JP2020035812A - 半導体装置および電力変換装置 - Google Patents

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大助 川瀬
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    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/45298—Fillers
    • H01L2224/45299—Base material
    • H01L2224/453—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45324—Aluminium (Al) as principal constituent
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83054—Composition of the atmosphere
    • H01L2224/83065—Composition of the atmosphere being reducing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Abstract

【課題】無電解Ｎｉメッキ層を含む電極を有する半導体装置において、無電解Ｎｉメッキ層でのクラックの発生が少なく、信頼性の高い半導体装置を提供する。【解決手段】半導体素子１００と、半導体素子の第１表面１０８ｄに形成された第１電極１１２と、を備える。第１電極は、第１無電解Ｎｉメッキ層を含む積層構造であり、第１無電解Ｎｉメッキ層は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、第１無電解Ｎｉメッキ層のＰ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記第１無電解Ｎｉメッキ層中のＮｉ３Ｐの結晶化率は０％以上２０％以下であることを特徴とする。【選択図】図１

Description

本発明は、半導体装置の構造とその製造方法に係り、特に、半導体装置を搭載する電力変換装置の小型化・高信頼化に有効な技術に関する。
半導体装置は、システムＬＳＩ（Large Scale Integration）や電力変換装置、ハイブリッド自動車等の制御装置等、幅広い分野で使用されている。この半導体装置においては、例えば電子部品の電極端子と回路基板上の回路パターンの電極端子との電気的接合には鉛を含んだ「はんだ」や「はんだ合金」によるものが主流であった。
一方、地球環境保全の観点から鉛の使用は厳しく制限されており、鉛の使用を制限して鉛を含まない材料で電極等の接合を行う開発が進められている。特に、「高温はんだ」に関してはその代替となる有効な材料がまだ見出されていない。半導体装置の実装技術においては「鉛フリーの階層はんだ」を用いることが必要不可欠なため、この「高温はんだ」に代わる材料の出現が望まれている。
また、インバータなどの電力変換器の主要部品であるパワーモジュールでは、低コスト化と小型化が求められている。同様に、パワーモジュール内のパワーデバイスチップにも低コスト化と小型化が求められ、パワーデバイスチップの高出力電流密度を実現する新しい技術が求められる。高出力電流密度になると、パワーデバイスの単位チップ面積当たりの損失が増え、チップ温度が上昇する。このため、損失密度が増えても高温動作可能な高信頼なパッケージ実装技術が求められている。
このような背景から、「高温はんだ」に代わり、高温高信頼な材料として金属粒子と有機化合物の複合材料を用いて電極を接合する接合材料が提案されている。
例えば、特許文献１には、「ＮｉまたはＣｕ電極に対して優れた接合強度が得られる接合技術として、酸化第二銅（ＣｕＯ）粒子と有機物からなる還元剤を含む接合材料を用いて、還元雰囲気下において接合を行う半導体装置」が開示されている。
特許文献１に記載の半導体装置は、加熱還元時に１００ｎｍ以下の銅粒子を生成させ、銅粒子同士を焼結させて接合する。特許文献１に記載の酸化第二銅（ＣｕＯ）粒子を用いた接合技術は、従来のナノ粒子接合と比較してＮｉやＣｕに対する接合性を改善することができ、Ｎｉ電極またはＣｕ電極用の接合材料として期待できる。
例えば、電力変換装置のインバータに使用されるＩＧＢＴ（Insulated Gate Bipolar Transistor）やフリーホイールダイオード等のパワー半導体チップのＮｉ電極に銅焼結層からなる接合層を介して電気的に接続端子に接続することが可能である。
パワー半導体チップのＮｉ電極は、Ａｌ金属の表面上に、例えば、無電解メッキ法によりＮｉ層を成長させるＮｉ電極形成方法がある。
また、特許文献２には、「無電解メッキ法によって形成されＮｉ電極を有する半導体装置」が開示されている。特許文献２に記載の半導体装置は、半導体チップ上に低リン濃度の第１層のＮｉメッキ層と高リン濃度の第２層のＮｉメッキ層を備え、第１層のＮｉメッキ層のリン濃度は４ｗｔ％以上６ｗｔ％未満となっている。Ｎｉメッキ層のリン濃度が低い場合、熱処理を施してもニッケルとリンの合金（例えば、Ｎｉ３Ｐ）の析出による硬化が起こりにくく、メッキ膜のクラックが生じにくいとしている。また、メッキ膜は熱処理によって全体が結晶化すると記載されている。
また、特許文献３には、「無電解メッキ法によって形成されたＮｉ／Ａｕ電極を有する半導体装置」が開示されている。特許文献３に記載の半導体装置は、Ｎｉメッキ層を非晶質とすることで、温度や応力変化に伴って結晶構造が変化したり、粒界ボイドが発生してメッキ被膜が割れたりすることがなく信頼性が高くなるとしている。
特許第５００６０８１号公報 特開２０１５−５６５３２号公報 特許第５６６９７８０号公報
しかしながら、本願発明者らが検討したところ、特許文献２のように、リン濃度が４ｗｔ％以上６ｗｔ％未満の場合においても、無電解Ｎｉメッキ浴の種類やメッキ成膜後の熱処理条件によってはクラックが生じやすいことが判明した。無電解Ｎｉメッキ膜にクラックが発生すると温度や応力変化によってクラックが進展し特性不良が生じる可能性がある。
また、半導体チップの無電解Ｎｉメッキ電極にクラックがあると、銅焼結層からなる接合層を用いて電気的に接続端子に接続した場合、接合層からパワー半導体チップに銅が拡散し、素子リーク電流の増大、素子耐圧の劣化、素子の特性が変動してしまう課題がある。
そこで、本発明の目的は、無電解Ｎｉメッキ層を含む電極を有する半導体装置において、無電解Ｎｉメッキ層でのクラックの発生が少なく、信頼性の高い半導体装置とその製造方法を提供することにある。
上記課題を解決するために、本発明は、半導体素子と、前記半導体素子の第１表面に形成された第１電極と、を備え、前記第１電極は、第１無電解Ｎｉメッキ層を含む積層構造であり、前記第１無電解Ｎｉメッキ層は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、前記第１無電解Ｎｉメッキ層のＰ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記第１無電解Ｎｉメッキ層中のＮｉ３Ｐの結晶化率は０％以上２０％以下であることを特徴とする。
また、本発明は、一対の直流端子と、交流出力の相数と同数の交流端子と、前記一対の直流端子間に接続され、スイッチング素子および逆極性のダイオードの並列回路が２個直列に接続された、交流出力の相数と同数のスイッチングレッグと、前記スイッチング素子を制御するゲート回路と、を有する電力変換装置であって、前記スイッチング素子は、上記に記載の特徴を有する半導体装置であることを特徴とする。
本発明によれば、無電解Ｎｉメッキ層を含む電極を有する半導体装置において、無電解Ｎｉメッキ層でのクラックの発生が少なく、信頼性の高い半導体装置とその製造方法を実現することができる。
これにより、半導体装置を搭載する電力変換装置の小型化・高信頼化が可能となる。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
本発明の第１の実施形態に係る半導体装置の断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法における各工程の断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法における各工程の断面図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキのプロセスフローを示す図である。 本発明の第１の実施形態に係る無電解ＮｉメッキのＮｉメッキ膜中のリン濃度とＮｉ結晶化度及びクラック発生の関係を示す特性図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ａ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｂ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｃ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｄ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｅ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｆ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｇ浴）のＸ線回折プロファイルフィッティング図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｆ浴）成膜のＮｉ結晶化度とＮｉ３Ｐ結晶化度のアニール温度依存性を示す特性図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキ（Ｆ浴）成膜のＸ線回折プロファイルのアニール温度依存性を示す特性図である。 本発明の第１の実施形態に係る無電解Ｎｉメッキのリン濃度の違いによるＮｉ３Ｐ結晶化度のアニール温度依存性を示す特性図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 図１６Ａの半導体装置のワイヤボンディング後の断面図である。 本発明の第３の実施形態に係る半導体装置の断面図である。 本発明の第４の実施形態に係る電力変換装置の概略構成を示す回路図である。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図１５を参照して、本発明の第１の実施形態に係る半導体装置とその製造方法について説明する。図１は、本発明の第１の実施形態に係る半導体装置の断面図であり、パワー半導体チップのフリーホイールダイオードに適用した場合の断面構造を示している。なお、以下では、ｎ型Ｓｉ基板を用いたダイオードを想定して説明するが、これに限定されるものではない。ｐ型Ｓｉ基板を用いた場合においても同様に、取り扱うことができる。また、縦方向に電流を流すＩＧＢＴの電極構造においても、同様に取り扱うことができる。更に、ＳｉＣやＧａＮ、ＧａＯといったワイドギャップ半導体に関しても同様に取り扱うことができる。
図１に示すように、本実施形態の半導体装置１００は、ｎ型Ｓｉからなる半導体基板１０８を備える。半導体基板１０８は、表面から順に（図１の上層側から下層側に向かって）、ｐ型半導体層１０８ａ、ｎ−型ドリフト層１０８ｂ、高濃度のｎ型不純物領域からなるｎ＋型半導体層１０８ｃを備え、これらの半導体層からなる半導体素子１５０を形成している。半導体基板１０８は、第１の半導体チップの電極構造体（カソード電極）１１２が形成される第１表面１０８ｄと、アノード電極１０９が形成される第２表面１０８ｅと、を有する。
半導体装置１００は、半導体素子１５０が形成された半導体基板１０８のｎ＋型半導体層１０８ｃの第１表面１０８ｄに、この半導体素子１５０と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０６ａ、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６ｂ、およびＮｉ層１０４が、この順に（図１の上層側から下層側に向かって）形成され第１の半導体チップの電極構造体（カソード電極）１１２と、Ｎｉ層１０４の表面１０４ａに配置され、銅焼結層１０３を介して第１の半導体チップの電極構造体１１２と接合された導電部材１０２と、を備える。
ここで、Ｎｉ層１０４は無電解Ｎｉメッキ層であり、Ｎｉ（ニッケル）、Ｐ（リン）を組成として含み、Ｐ（リン）の濃度は２．５ｗｔ％以上６ｗｔ％以下となっている。また、Ｎｉ層（無電解Ｎｉメッキ層）１０４におけるＮｉ（ニッケル）の結晶化率は７０％以上９５％以下となっており、Ｎｉ（ニッケル）とＰ（リン）の化合物Ｎｉ３Ｐの結晶化率は０％以上２０％以下となっている。
なお、第１の半導体チップは、半導体基板１０８と、第１の半導体チップの電極構造体（カソード電極）１１２と、を含んで構成されている。
第１のＡｌ金属層１０６ａ、Ｃｕ拡散防止層１０７、第２のＡｌ金属層１０６ｂ、およびＮｉ層１０４は、この順に（図１の上層側から下層側に向かって）形成されて、半導体基板１０８の裏面側の電極構造体であるカソード電極１１２を構成する。カソード電極１１２は、銅焼結層１０３を用いてセラミックス絶縁基板１０１上の導電部材１０２に接合されている。
半導体基板１０８の第２表面１０８ｅ側のアノード電極１０９は、ＡｌもしくはＡｌ合金からなる電極構造を有し、一部は、半導体基板１０８のｐ型半導体層１０８ａと接しており、他の一部は、絶縁酸化膜１１０と接している。また、絶縁酸化膜１１０上には、パッシベーション膜１１１が形成されている。パッシベーション膜１１１は、例えばポリイミドで構成されている。
［半導体装置１００の製造方法］
次に、図２および図３を用いて、図１に示す本実施形態の半導体装置１００の製造方法について説明する。図２および図３は、半導体装置１００の製造方法の各工程を示す図である。
＜半導体素子１５０の作製工程＞
図２（ａ）は、本実施形態におけるアノードＰ型半導体領域形成後の断面図である。
先ず、ダイオードを作製するためのＳｉウエハ９０を準備する。Ｓｉウエハには、耐圧に応じた比抵抗を有するウエハを用いることができる。例えば、１７００Ｖの耐圧をもつダイオードでは１２０Ωｃｍ程度、３．３ｋＶの耐圧をもつダイオードでは２５０Ωｃｍ程度とすることができる。このとき、Ｓｉウエハ９０は、比抵抗が高くｎ−層の役割を果たす。以降、ｐ型半導体層１０８ａが形成されたＳｉウエハ９０を、ｎ−ドリフト層１０８ｂと呼ぶ。
図示しない最初の工程で、Ｓｉ基板９０の表面全体に熱酸化により酸化膜を形成する。次に、ｐ型半導体層１０８ａを設ける領域を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉ基板９０の表面にレジスト材料を塗布した後、露光、現像することで、ｐ型半導体層１０８ａ領域が開口したレジストを形成する。その後、ｐ型不純物をイオン注入する。ｐ型不純物は例えば、ボロンが挙げられる。その後、レジストを除去し、不純物を活性化するためのアニールを施すことにより、図２（ａ）に示すように、ｐ型半導体層１０８ａが形成される。
図２（ｂ）は、本実施形態におけるコンタクト部形成後の断面図であり、図２（ｃ）は、アノード電極形成後の断面図である。
次に、Ｓｉ基板９０の表面（主面）に熱酸化によるシリコン酸化膜形成、および化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、絶縁酸化膜１１０を堆積し、ｐ型半導体層１０８ａとアノード電極１０９（図２（ｃ）参照）を接続するコンタクト部を形成するためのフォトリソグラフィ工程を行う。絶縁酸化膜１１０の表面にレジスト材料を塗布した後、露光、現像により形成されたレジストパターンをマスクに、絶縁酸化膜１１０をエッチングすることにより、図２（ｂ）に示すように、ｐ型半導体層１０８ａとアノード電極を接続するコンタクト部が形成される。
続いて、ＡｌもしくはＡｌ合金からなるアノード電極１０９をスパッタリング法により成膜し、フォトリソグラフィ工程によりレジストをパターニングし、エッチングすることにより、図２（ｃ）に示すように、アノード電極１０９が形成される。
次に、表面保護膜であるパッシベーション膜１１１（図３参照）を形成する。保護膜の形成法としては、例えば、ポリイミドの前駆体材料と感光材料とを含有する溶液を塗布し、ターミネーション領域を露光して前駆体をポリイミド化することで、パッシベーション膜（表面保護膜）１１１を形成することができる。
次に裏面カソード側の製造工程について説明する。
＜裏面カソード側の作製工程＞
図３（ａ）は、本実施形態における表面保護膜形成の裏面ｎ＋型半導体層形成後の断面図である。
先ず、ｎ−型ドリフト層１０８ｂの裏面を研削し、ウエハ厚を薄くする。ウエハ厚は、耐圧に応じて異なり、例えば、１７００Ｖ耐圧品では１９０μｍ程度、３３００Ｖ耐圧品では４００μｍ程度である。
その後、ｎ−型ドリフト層１０８ｂの裏面側からウエハ全面に、ｎ型不純物のイオン注入を行う。ｎ型不純物は、例えばリン（Ｐ）やヒ素（Ａｓ）等が挙げられる。
続いて、イオン注入したｎ型不純物を活性化させるためにレーザアニールを行い、ｎ＋型半導体層１０８ｃが形成される。
＜裏面カソード電極１１２の作製工程＞
次に、裏面のカソード電極１１２の製造方法について説明する。
図３（ｂ）は、本実施形態における裏面のカソード電極１１２形成後の断面図である。
カソード電極１１２は、スパッタリングにより裏面電極の第１のＡｌ金属層１０６ａを例えばＡｌＳｉ合金が０．６μｍ、Ｃｕ拡散防止層１０７を例えばチタン（Ｔｉ）が０．２μｍ、第２のＡｌ金属層１０６ｂを例えばＡｌＳｉ合金が２μｍを順に成膜することで形成する。
裏面のカソード電極１１２内にチタン（Ｔｉ）からなるＣｕ拡散防止層１０７を設けることで、後述する銅焼結層１０３からなる接合層を用いて、電気的に接続端子に接続した場合に、この接合層から第１の半導体チップ（ｐ型半導体層１０８ａ，ｎ−型ドリフト層１０８ｂ，ｎ＋型半導体層１０８ｃ）に銅が拡散することを防止し、長期接合信頼性が向上される。
なお、本実施形態では、Ｃｕ拡散防止層１０７にチタン（Ｔｉ）を用いたが、例えば、導電性を確保したままでＣｕ拡散防止層が形成可能な窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タングステン（Ｗ）等の材料が同様に使用可能である。
＜Ｎｉ層１０４の作製工程＞
図３（ｃ）は、本実施形態におけるＮｉ層１０４形成後の断面図である。
Ｎｉ層１０４は無電解メッキ法により形成する。図４に無電解Ｎｉメッキのプロセスフローを示す。図３（ｃ）および図４には図示しないが、本実施形態ではカソード電極１１２のみ無電解Ｎｉメッキを成膜するためアノード電極１０９側に表面保護テープを貼り付けて無電解Ｎｉメッキを行っている。また、アノード電極１０９側のみ無電解Ｎｉメッキを成膜する場合は、カソード電極１１２側に表面保護テープを貼り付けて無電解Ｎｉメッキを行う。
無電解Ｎｉメッキのプロセスは、最初に第２のＡｌ金属層１０６ｂ表面に付着している油分をアルカリ脱脂剤でクリーニングする。（工程１）次に、水酸化ナトリウム（ＮａＯＨ）をベースとした強アルカリ溶液で第２のＡｌ金属層１０６ｂをエッチングし、酸化皮膜を除去する。（工程２）次に、酸化皮膜除去時に生じたＡｌ（ＯＨ）３や不純物を酸洗浄により除去する。（工程３）次に、メッキ液中ですばやくＮｉ置換されるように亜鉛（Ｚｎ）を皮膜するジンケート処理を行う。（工程４）
ここで、図４に示す無電解メッキ工程においては、下地電極となる第２のＡｌ金属層１０６ｂは容易に酸化皮膜を形成するため、Ｎｉメッキ膜との密着性向上を目的に、亜鉛（Ｚｎ）置換を２回繰り返すダブルジンケート処理を行っている。（工程５，工程６）次に、無電解ＮｉメッキによりＮｉ膜を例えば３μｍ成膜する。（工程７）無電界Ｎｉメッキの反応では、還元剤である次亜リン酸塩が酸化され亜リン酸塩になる。
このとき電子を放出してＮｉイオンを還元しＮｉ（メッキ被膜）となる下記の反応でメッキが進行する。
Ｈ２ＰＯ２ −→Ｈ２ＰＯ３ −＋２ｅ−
Ｎｉ２ ＋＋２ｅ−→Ｎｉ
このため、無電解Ｎｉメッキ膜１０４は、リン（Ｐ）を含み、Ｐ含有量の違いにより性質の異なる被膜が得られる。また、無電解Ｎｉメッキ膜は、錯化剤やｐＨ濃度によってリン（Ｐ）の含有量が異なる。
インバータなどの電力変換器の主要部品であるパワーモジュールに実装される半導体装置１００は、パワー半導体チップと導電部材１０２（例えばＣｕ）で配線層が形成されたセラミック絶縁基板１０１と、酸化第二銅（ＣｕＯ）粒子を用いた接合剤で導電部材１０２とチップ裏面のカソード電極１１２が接合される。この接合工程において、還元雰囲気下、多段階加熱と加圧が加えられる。接合工程で多段階加熱は、例えば３５０℃の熱負荷がパワー半導体チップに与えられる。この熱負荷によって、無電解Ｎｉメッキ層１０４にクラックが発生すると、接合層からパワー半導体チップに銅が拡散し、素子リーク電流の増大や素子耐圧の劣化、素子の特性が変動してしまう課題がある。
図５は、本願発明者らが検討した、無電解Ｎｉメッキ膜１０４成膜後に３５０℃の熱処理を行った場合のＮｉメッキ膜中のリン（Ｐ）濃度とＮｉ結晶化度の実験結果である。Ｐ濃度はオージェ電子分光法により無電解Ｎｉメッキ層１０４中のＰ濃度を分析し、Ｎｉ結晶化度はＸ線回折法によって３０≦２θ≦６２ｄｅｇの範囲で、（結晶質ピーク積分強度総和／全ピーク積分強度総和）×１００％の算出式で求めている。
本願発明者らが検討した結果から、特許文献２のリン濃度が４ｗｔ％以上６ｗｔ％未満の場合においても、無電解Ｎｉメッキ浴の種類やメッキ成膜後の熱処理によってはクラックが生じやすい場合があり、クラック発生の抑制にはリン濃度に加えてＮｉメッキ膜のＮｉ結晶化度が高いことが必要であることがわかった。
本結果より、クラック抑制のためには、Ｎｉメッキ膜のリン（Ｐ）の濃度は２．５ｗｔ％以上６ｗｔ％以下となっており、ニッケル（Ｎｉ）の結晶化率が７０％以上９５％以下となっていることが必要である。
図６から図１２に、本願発明者らが検討したＡ浴（図６）からＧ浴（図１２）の無電解Ｎｉメッキ膜１０４成膜後に３５０℃の熱処理を行った場合のＸ線回折のプロファイルフィッティング結果をそれぞれ示す。Ａ浴からＧ浴は、Ｎｉメッキ膜中のリン（Ｐ）濃度がそれぞれ各図中に示す濃度となる条件に設定されたメッキ浴である。
Ｎｉの結晶化度が７０％以下でＮｉメッキ膜のクラックが発生するＡ浴、Ｂ浴、Ｃ浴及びＤ浴は、Ｎｉ（１１１）、Ｎｉ（２００）の回折ピークに加えて、ニッケル−リンの化合物に由来するＮｉ３Ｐ（３２１）及び（１４１）の回折ピークが観測され、熱処理によって相変化を起こしクラック発生に至ったと考えられる。
一方、Ｎｉの結晶化度７０％以上のＥ浴、Ｆ浴及びＧ浴は、Ｎｉ（１１１）、Ｎｉ（２００）の回折ピークが支配的で、わずかにＮｉ３Ｐ（３２１）のピークが観測されるのみであり、熱処理によってＮｉメッキ膜の相変化が少ないためクラック発生が抑制されたと考えられる。
図１３は、Ｎｉメッキ膜中のリン濃度が２．７ｗｔ％のＦ浴による無電解Ｎｉメッキ膜１０４成膜後の結晶化度のアニール温度依存性を示している。Ｎｉ３Ｐの結晶化度は、Ｎｉの結晶化度と同様にＸ線回折法によって３０≦２θ≦６２ｄｅｇの範囲でＮｉ３Ｐの回折ピークから（Ｎｉ３Ｐの結晶質ピーク積分強度総和／全ピーク積分強度総和）×１００％の算出式で求めている。
リン（Ｐ）濃度が低くＮｉメッキ膜成膜直後からＮｉ結晶化度が高い場合、その後の熱処理によってもＮｉ結晶化度の変化は少なく相変化が少ないためＮｉメッキ膜のクラック発生は抑制できる。一方、熱負荷が大きくなりニッケル−リンの化合物であるＮｉ３Ｐの結晶化度が高くとなるとクラックが発生する。
図１４は、Ｎｉメッキ膜中のリン濃度が２．７ｗｔ％のＦ浴による無電解Ｎｉメッキ膜１０４成膜後のＸ線回折プロファイルのアニール温度依存性を示している。Ｎｉメッキ成膜直後の段階でＮｉの（１１１）及び（２００）の回折線が確認でき、熱負荷が増大すると回折線がシャープになり、高温になるほど結晶化が進行していることがわかる。アニール温度が４００℃になるとニッケル−リンの化合物であるＮｉ３Ｐが生成されＮｉ３Ｐ（３２１）及び（１４１）の回折線が確認できる。
図１５は、リン（Ｐ）濃度が異なる無電解Ｎｉメッキ膜のＮｉ３Ｐの結晶化度のアニール温度依存性を示している。リン濃度が７．３ｗｔ％のＡ浴のＮｉメッキは、Ｎｉ３Ｐの結晶化が２５０℃以上で始まり、Ｎｉ３Ｐの結晶化度も高く３００℃以上でＮｉメッキ膜にクラックが発生する。また、リン濃度が２．７ｗｔ％のＦ浴のＮｉメッキは、Ｎｉ３Ｐの結晶化が３５０℃以上で始まり、４００℃でＮｉ３Ｐの結晶化度が２６％となりＮｉメッキ膜にクラックが発生する。一方、リン濃度が２．５ｗｔ％のＧ浴のＮｉメッキは、Ｎｉ３Ｐの結晶化が３５０℃以上で始まり、４００℃でＮｉ３Ｐの結晶化度が２０％となるがＮｉメッキ膜にクラックが発生しない。このようにアニール温度の高温化と共にニッケル−リンの化合物であるＮｉ３Ｐが生成され、Ｎｉ３Ｐの結晶化度が２０％を超えるとＮｉメッキ膜にクラックが発生する。
以上説明したように、本実施形態の半導体装置とその製造方法によれば、無電解Ｎｉメッキ層１０４は、Ｎｉ（ニッケル）、Ｐ（リン）を組成として含み、Ｐ（リン）の濃度は２．５ｗｔ％以上６ｗｔ％以下となっており、Ｎｉ（ニッケル）の結晶化率が７０％以上９５％以下となっており、Ｎｉ（ニッケル）とＰ（リン）の化合物Ｎｉ３Ｐの結晶化率は０％以上２０％以下とすることでＮｉメッキ膜の相変化を抑制でき、高耐熱性に優れた特性を得ることができる。
つまり、無電解Ｎｉメッキ層を含む電極を有する半導体装置において、無電解Ｎｉメッキ層でのクラックの発生が少なく、信頼性の高い半導体装置とその製造方法を実現することができる。また、これにより、当該半導体装置を搭載する電力変換装置の小型化・高信頼化が可能となる。
なお、本実施形態では、「Ｎｉ層（無電解Ｎｉメッキ層）１０４は、Ｎｉ（ニッケル）、Ｐ（リン）を組成として含み、Ｐ（リン）の濃度は２．５ｗｔ％以上６ｗｔ％以下であり、Ｎｉ層（無電解Ｎｉメッキ層）１０４におけるＮｉ（ニッケル）の結晶化率は７０％以上９５％以下であり、Ｎｉ（ニッケル）とＰ（リン）の化合物Ｎｉ３Ｐの結晶化率は０％以上２０％以下である」ことを特徴としているが、これらの条件のうち、少なくとも、「Ｐ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記第１無電解Ｎｉメッキ層中のＮｉ３Ｐの結晶化率は０％以上２０％以下である」という条件を満たすことで、効果の度合いは低下するが、従来に比べてクラックの発生を抑制することが可能である。
図１６Ａおよび図１６Ｂを参照して、本発明の第２の実施形態に係る半導体装置とその製造方法について説明する。図１６Ａは、本発明の第２の実施形態に係る半導体装置２００の断面図である。図１６Ｂは、図１６Ａの半導体装置２００のワイヤボンディング後の断面図である。
本実施形態の半導体装置２００は、実施例１と同様に、パワー半導体チップのフリーホイールダイオードに適用した場合の例である。なお、以下では、ｎ型Ｓｉ基板を用いたダイオードを想定して説明するが、これに限定されるものではない。ｐ型Ｓｉ基板を用いた場合においても同様に、取り扱うことができる。また、縦方向に電流を流すＩＧＢＴの電極構造においても、同様に取り扱うことができる。更に、ＳｉＣやＧａＮ、ＧａＯといったワイドギャップ半導体に関しても同様に取り扱うことができる。
図１６Ａに示すように、本実施形態の半導体装置２００は、半導体素子１５０が形成された半導体基板１０８の第２表面１０８ｅに、ＡｌもしくはＡｌ合金からなるＡｌ金属層１０９およびＮｉ層１０４がこの順に（図１６Ａの下層側から上層側に向かって）形成されている第２の半導体チップの電極構造体１１３をさらに備え、第１表面１０８ｄの第１の半導体チップの電極構造体１１２のＮｉ層１０４と同様にＮｉ層１０４は無電解Ｎｉメッキ層であり、Ｎｉ（ニッケル）、Ｐ（リン）を組成として含み、Ｐ（リン）の濃度は２．５ｗｔ％以上６ｗｔ％以下となっている。
第２の半導体チップの電極構造体１１３は、第１の半導体チップの電極構造体１１２が形成される半導体基板１０８の第１表面１０８ｄとは反対側の第２表面１０８ｅに形成されている。
また、Ｎｉ層（無電解Ｎｉメッキ層）１０４におけるＮｉ（ニッケル）の結晶化率は７０％以上９５％以下となっており、Ｎｉ（ニッケル）とＰ（リン）の化合物Ｎｉ３Ｐの結晶化率は０％以上２０％以下となっている。
このように、本実施形態の半導体装置２００は、第１の半導体チップの電極構造体１１２と第２の半導体チップの電極構造体１１３が、半導体基板１０８の両面に形成され、導電部材１０２は銅焼結層１０３を介して第１の半導体チップの電極構造体１１２と接合されている。また、図１６Ｂに示すように、第２の半導体チップの電極構造体１１３は、ボンディングワイヤ１５１によってセラミック絶縁基板１０１上の導電部材１０２に接続される。つまり、第２の半導体チップの電極構造体１１３は、ボンディングワイヤが接合されるボンディングパッド（パッド電極）である。
なお、第２の半導体チップの電極構造体１１３は、第１の実施形態の図２および図３で説明した第１の半導体チップの電極構造体１１２の作製工程と同様の工程を経て作製する。
本実施形態の半導体装置とその製造方法によれば、第１の実施形態の効果に加えて、半導体基板１０８の両面に同様な電極構成体（第１の半導体チップの電極構造体１１２と第２の半導体チップの電極構造体１１３）を設け、Ｓｉウエハ９０の表面及び裏面で対称性のよい電極膜を形成しているので、電極膜の応力によるウエハ反りを低減でき、製造性を向上させることができる。
また、パワーモジュールの高温動作に伴い、半導体チップの表面電極は発熱によりアルミニウムの結晶粒が粗大化し、半導体チップとの線熱膨張係数差により、半導体チップ表面電極に応力が加わりアルミニウムワイヤ（ボンディングワイヤ１５１）の接合部下の表面電極内にクラックが進展し信頼性が劣化する。この現象を防ぐために、半導体チップ表面電極に発生する応力を低減し、アルミニウム（Ａｌ）よりもシリコン（Ｓｉ）に近い線熱膨張係数をもつニッケル（Ｎｉ）をアルミニウム電極上に無電解Ｎｉメッキで成膜することでパワーモジュールの高温信頼性が向上できる。
また、Ｎｉ結晶化度が高く高硬度なＮｉ膜が得られるため、ワイヤボンディング時の半導体チップへの機械的ダメージを低減できる。
図１７を参照して、本発明の第３の実施形態に係る半導体装置とその製造方法について説明する。図１７は、本発明の第３の実施形態に係る半導体装置３００の断面図である。
本実施形態の半導体装置３００は、実施例１と同様に、パワー半導体チップのフリーホイールダイオードに適用した場合の例である。なお、以下では、ｎ型Ｓｉ基板を用いたダイオードを想定して説明するが、これに限定されるものではない。ｐ型Ｓｉ基板を用いた場合においても同様に、取り扱うことができる。また、縦方向に電流を流すＩＧＢＴの電極構造においても、同様に取り扱うことができる。更に、ＳｉＣやＧａＮ、ＧａＯといったワイドギャップ半導体に関しても同様に取り扱うことができる。
図１７に示すように、本実施形態の半導体装置３００は、半導体素子１５０が形成された半導体基板１０８の第２表面１０８ｅに、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０６ａ、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６ｂ、およびＮｉ層１０４がこの順に（図１７の下層側から上層側に向かって）形成されている第３の半導体チップの電極構造体３０１と、第３の半導体チップの電極構造体３０１のＮｉ層１０４の表面１０４ａに配置され、銅焼結層１０３を介して第３の半導体チップの電極構造体３０１と接合された導電部材１０２と、をさらに備え、第１表面１０８ｄの第１の半導体チップの電極構造体１１２のＮｉ層１０４と同様にＮｉ層１０４は無電解Ｎｉメッキ層であり、Ｎｉ（ニッケル）、Ｐ（リン）を組成として含み、Ｐ（リン）の濃度は２．５ｗｔ％以上６ｗｔ％以下となっている。また、Ｎｉ層（無電解Ｎｉメッキ層）１０４におけるＮｉ（ニッケル）の結晶化率は７０％以上９５％以下となっており、Ｎｉ（ニッケル）とＰ（リン）の化合物Ｎｉ３Ｐの結晶化率は０％以上２０％以下となっている。
このように、本実施形態の半導体装置３００は、第１の半導体チップの電極構造体１１２と第３の半導体チップの電極構造体３０１が、半導体基板１０８の両面に形成され、導電部材１０２は銅焼結層１０３を介して第１の半導体チップの電極構造体１１２および第３の半導体チップの電極構造体３０１に接合されている。
なお、第１の半導体チップの電極構造体１１２と第３の半導体チップの電極構造体３０１は、半導体基板１０８（半導体素子１５０）を挟んで上下対称に配置されており、第１の半導体チップの電極構造体１１２を構成する各膜の膜厚は、対称となる第３の半導体チップの電極構造体３０１を構成する各膜の膜厚と略同一に形成されている。
なお、第３の半導体チップの電極構造体３０１は、第１の実施形態の図２および図３で説明した第１の半導体チップの電極構造体１１２の作製工程と同様の工程を経て作製する。
本実施形態の半導体装置とその製造方法によれば、第２の実施形態の効果に加えて、半導体基板１０８の両面に同様な電極構成体（第１の半導体チップの電極構造体１１２と第３の半導体チップの電極構造体３０１）を設け、Ｓｉウエハ９０の表面及び裏面で対称性のよい電極膜を形成しているので、高温環境で顕著になる各部材の熱膨張差に起因する熱応力を小さくすることができる。理想的には銅焼結層１０３の熱膨張係数を導電部材１０２のそれに一致させることで、銅焼結層１０３に生じる熱応力が最小になり、長期信頼性が向上する。
図１８を参照して、本発明の半導体装置を電力変換装置に適用した第４の実施形態について説明する。図１８は、第１の実施形態に係る半導体装置１００を採用した電力変換装置５００の構成を示す回路図である。図１８は、本実施形態の電力変換装置５００の回路構成の一例と直流電源と三相交流モータ（交流負荷）との接続の関係を示す。なお、ここでは、第１の実施形態に係る半導体装置１００を採用した場合を想定して説明するが、第２の実施形態に係る半導体装置２００または第３の実施形態に係る半導体装置３００を採用する場合でも同様である。
本実施形態の電力変換装置５００では、第１の実施形態の半導体装置１００を電力スイッチング素子５０１〜５０６として用いている。電力スイッチング素子５０１〜５０６は、例えばＩＧＢＴである。
図１８に示すように、本実施形態の電力変換装置５００は、一対の直流端子であるＰ端子５３１、Ｎ端子５３２と、交流出力の相数と同数の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５とを備えている。
また、一対の電力スイッチング素子５０１および５０２の直列接続からなり、その直列接続点に接続されるＵ端子５３３を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０３および５０４の直列接続からなり、その直列接続点に接続されるＶ端子５３４を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０５および５０６の直列接続からなり、その直列接続点に接続されるＷ端子５３５を出力とするスイッチングレッグを備える。
電力スイッチング素子５０１〜５０６からなる３相分のスイッチングレッグは、Ｐ端子５３１、Ｎ端子５３２の直流端子間に接続されて、図示しない直流電源から直流電力が供給される。電力変換装置５００の３相の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５は図示しない三相交流モータに三相交流電源として接続されている。
電力スイッチング素子５０１〜５０６には、それぞれ逆並列にダイオード５２１〜５２６が接続されている。ＩＧＢＴからなる電力スイッチング素子５０１〜５０６のそれぞれのゲートの入力端子には、ゲート回路５１１〜５１６が接続されており、電力スイッチング素子５０１〜５０６はゲート回路５１１〜５１６によりそれぞれ制御される。なお、ゲート回路５１１〜５１６は統括制御回路（不図示）によって統括的に制御されている。
ゲート回路５１１〜５１６によって、電力スイッチング素子５０１〜５０６を統括的に適切に制御して、直流電源Ｖｃｃの直流電力は、三相交流電力に変換され、Ｕ端子５３３、Ｖ端子５３４、Ｗ端子５３５から出力される。
上記実施例１から実施例３の各実施形態に係る半導体装置を電力変換装置５００に適用することで、電力変換装置５００の長期信頼性が向上する。また、高温環境の場所に搭載することができ、なおかつ、専用の冷却器を持たなくても長期的な信頼性を確保することが可能になる。或いは、冷却器を小型化でき電力変換装置を小型化できる。
なお、本発明は、電子部品中の電気的接合部（例えば、半導体素子と回路部材との接合部）の接合層に関し、特に、無電解Ｎｉメッキ層を有する半導体装置に適用して好適である。
また、実施例２および実施例３では、半導体素子１５０の裏面電極（電極構造体１１２）および表面電極（電極構造体１１３，電極構造体３０１）の両方の無電解Ｎｉメッキ層１０４に本発明を適用する例を示したが、裏面電極（電極構造体１１２）は従来の方法で作製し、表面電極（電極構造体１１３，電極構造体３０１）のみに本発明を適用することも可能である。
また、実施例４では、本発明の半導体装置の電力変換装置への適用例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや、交流−直流コンバータなど、他の電力変換装置にも適用することもできる。
また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、図中の電気配線は説明上必要と考えられるものを示しており、製品上、必ずしも全ての電気配線を示しているとは限らない。
なお、本発明は、以下の付記１から付記６に記載の特徴も有している。
［付記１］
（ａ）半導体基板の裏面に、スパッタリングにより第１のＡｌ（アルミニウム）金属膜を成膜する工程、
（ｂ）前記（ａ）工程の後、スパッタリングにより前記第１のＡｌ（アルミニウム）金属膜上にＣｕ拡散防止層となるＴｉ（チタン）膜を成膜する工程、
（ｃ）前記（ｂ）工程の後、スパッタリングにより前記Ｔｉ（チタン）膜上に第２のＡｌ（アルミニウム）金属膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、無電解メッキ法により前記第２のＡｌ（アルミニウム）金属膜上にＮｉ（ニッケル）膜を成膜する工程、
を有する半導体装置の製造方法であって、
前記Ｎｉ（ニッケル）膜は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、Ｐ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記Ｎｉ（ニッケル）膜中のＮｉ３Ｐの結晶化率が０％以上２０％以下であることを特徴とする半導体装置の製造方法。
［付記２］
付記１に記載の半導体装置の製造方法であって、
前記Ｎｉ（ニッケル）膜は、Ｎｉ（ニッケル）の結晶化率が７０％以上９５％以下であることを特徴とする半導体装置の製造方法。
［付記３］
（ａ）半導体基板の表面に、スパッタリングによりＡｌ（アルミニウム）金属膜を成膜する工程、
（ｂ）前記（ａ）工程の後、無電解メッキ法により前記Ａｌ（アルミニウム）金属膜上にＮｉ（ニッケル）膜を成膜する工程、
を有する半導体装置の製造方法であって、
前記Ｎｉ（ニッケル）膜は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、Ｐ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記Ｎｉ（ニッケル）膜中のＮｉ３Ｐの結晶化率が０％以上２０％以下であることを特徴とする半導体装置の製造方法。
［付記４］
付記３に記載の半導体装置の製造方法であって、
前記Ｎｉ（ニッケル）膜は、Ｎｉ（ニッケル）の結晶化率が７０％以上９５％以下であることを特徴とする半導体装置の製造方法。
［付記５］
付記１に記載の半導体装置の製造方法であって、
前記（ａ）工程の前、或いは、前記（ｄ）工程の後に、
（ｅ）半導体基板の表面に、スパッタリングにより第１のＡｌ（アルミニウム）金属膜を成膜する工程、
（ｆ）前記（ｅ）工程の後、スパッタリングにより前記第１のＡｌ（アルミニウム）金属膜上にＣｕ拡散防止層となるＴｉ（チタン）膜を成膜する工程、
（ｇ）前記（ｆ）工程の後、スパッタリングにより前記Ｔｉ（チタン）膜上に第２のＡｌ（アルミニウム）金属膜を成膜する工程、
（ｈ）前記（ｇ）工程の後、無電解メッキ法により前記第２のＡｌ（アルミニウム）金属膜上にＮｉ（ニッケル）膜を成膜する工程、
を有する半導体装置の製造方法であって、
前記Ｎｉ（ニッケル）膜は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、Ｐ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記Ｎｉ（ニッケル）膜中のＮｉ３Ｐの結晶化率が０％以上２０％以下であることを特徴とする半導体装置の製造方法。
［付記６］
付記５に記載の半導体装置の製造方法であって、
前記Ｎｉ（ニッケル）膜は、Ｎｉ（ニッケル）の結晶化率が７０％以上９５％以下であることを特徴とする半導体装置の製造方法。
９０…Ｓｉウエハ（Ｓｉ基板）
１００，２００，３００…半導体装置
１０１…セラミック（絶縁）基板
１０２…導電部材
１０３…銅焼結層
１０４…Ｎｉ層（無電解Ｎｉメッキ膜）
１０４ａ…Ｎｉ層の表面
１０６ａ…第１のＡｌ金属層
１０６ｂ…第２のＡｌ金属層
１０７…Ｃｕ拡散防止層
１０８…半導体基板
１０８ａ…ｐ型半導体層
１０８ｂ…ｎ−型ドリフト層
１０８ｃ…ｎ＋型半導体層
１０８ｄ…（半導体基板の）第１表面
１０８ｅ…（半導体基板の）第２表面
１０９…アノード電極（Ａｌ金属層）
１１０…絶縁酸化膜
１１１…パッシベーション膜（表面保護膜）
１１２…第１の半導体チップの電極構造体（カソード電極）
１１３…第２の半導体チップの電極構造体（アノード電極）
１５０…半導体素子
１５１…ボンディングワイヤ
３０１…第３の半導体チップの電極構造体（アノード電極）
５００…電力変換装置
５０１〜５０６…電力スイッチング素子
５１１〜５１６…ゲート回路
５２１〜５２６…ダイオード
５３１…Ｐ端子
５３２…Ｎ端子
５３３…Ｕ端子
５３４…Ｖ端子
５３５…Ｗ端子

Claims (9)

  1. 半導体素子と、
    前記半導体素子の第１表面に形成された第１電極と、を備え、
    前記第１電極は、第１無電解Ｎｉメッキ層を含む積層構造であり、
    前記第１無電解Ｎｉメッキ層は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、
    前記第１無電解Ｎｉメッキ層のＰ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記第１無電解Ｎｉメッキ層中のＮｉ３Ｐの結晶化率は０％以上２０％以下であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１無電解Ｎｉメッキ層は、Ｎｉ（ニッケル）の結晶化率が７０％以上９５％以下であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記第１無電解Ｎｉメッキ層は、前記第１電極において、前記第１表面の反対側に配置され、銅焼結層を介して導電部材に接合されることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記半導体素子の前記第１表面とは反対側の第２表面に形成された第２電極をさらに備え、
    前記第２電極は、第２無電解Ｎｉメッキ層を含む積層構造であり、
    前記第２無電解Ｎｉメッキ層は、Ｎｉ（ニッケル）およびＰ（リン）を組成として含み、
    前記第２無電解Ｎｉメッキ層のＰ（リン）濃度は２．５ｗｔ％以上６ｗｔ％以下であり、かつ、前記第２無電解Ｎｉメッキ層中のＮｉ３Ｐの結晶化率が０％以上２０％以下であることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記第２無電解Ｎｉメッキ層は、Ｎｉ（ニッケル）の結晶化率が７０％以上９５％以下であることを特徴とする半導体装置。
  6. 請求項４に記載の半導体装置であって、
    前記第２無電解Ｎｉメッキ層は、前記第２電極において、前記第２表面の反対側に配置され、銅焼結層を介して導電部材に接合されることを特徴とする半導体装置。
  7. 請求項４に記載の半導体装置であって、
    前記第１電極の積層構造と前記第２電極の積層構造は、前記半導体素子を挟んで対称に配置された積層構造であり、
    前記第１電極の積層構造を構成する膜の膜厚は、対称となる前記第２電極の積層構造を構成する膜の膜厚と略同一であることを特徴とする半導体装置。
  8. 請求項４に記載の半導体装置であって、
    前記第２電極は、ボンディングワイヤが接合されるボンディングパッドであることを特徴とする半導体装置。
  9. 一対の直流端子と、
    交流出力の相数と同数の交流端子と、
    前記一対の直流端子間に接続され、スイッチング素子および逆極性のダイオードの並列回路が２個直列に接続された、交流出力の相数と同数のスイッチングレッグと、
    前記スイッチング素子を制御するゲート回路と、を有する電力変換装置であって、
    前記スイッチング素子は、請求項１から８のいずれか１項に記載の半導体装置であることを特徴とする電力変換装置。
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