WO2022186192A1 - 半導体素子、電力変換装置および半導体素子の製造方法 - Google Patents

半導体素子、電力変換装置および半導体素子の製造方法 Download PDF

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bonding electrode
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雅司 小田原
昌利 砂本
隆二 上野
祥太郎 中村
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三菱電機株式会社
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    • H01L29/868—PIN diodes

Definitions

  • the present disclosure relates to a semiconductor device, a power converter, and a method of manufacturing a semiconductor device.
  • the back side of the semiconductor element is joined to the semiconductor substrate by soldering, and the front side of the semiconductor element is made of aluminum alloy.
  • An electrode (surface electrode) made of, for example, is joined to a wiring circuit or the like by wire bonding of aluminum or the like.
  • a mounting method that directly solders electrodes made of aluminum alloy, copper, etc. to the front side of the semiconductor element, or a copper wire bonding method is adopted.
  • a bonding electrode layer of nickel, gold, copper, or the like can be formed to a thickness of about 1 ⁇ m or more on an electrode (front electrode) of an aluminum alloy or the like on the surface of a semiconductor element. ing.
  • the thickness of the film formed by the vacuum film forming method is usually about 1.0 ⁇ m or less, and if an attempt is made to increase the thickness of the bonding electrode layer, the film forming takes an order of magnitude longer than the plating method, resulting in increased manufacturing costs. It gets bulky.
  • an electroless plating method is attracting attention, which can selectively form a bonding electrode layer on an electrode made of an aluminum alloy or the like, and can form a bonding electrode layer thicker than about 1.0 ⁇ m at a low cost and at a high speed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-19829
  • a contact hole is intentionally provided by an interlayer insulating film between a semiconductor substrate and an electrode, and the shape of the contact hole is used to form the same shape as the contact hole on the surface of the electrode. are uniformly formed.
  • the present disclosure has been made to solve the above problems, and aims to improve the long-term reliability of semiconductor devices.
  • a semiconductor chip an electrode provided on at least one main surface of the semiconductor chip; a first bonding electrode provided on the electrode; and a second bonding electrode provided on the first bonding electrode,
  • the electrode has a convex portion on the surface on the side of the first bonding electrode, In the first bonding electrode, the surface on the second bonding electrode side is smooth,
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to Embodiments 1 and 2.
  • FIG. FIG. 2 is a flowchart of the method for manufacturing a semiconductor device according to the first and second embodiments.
  • FIG. 3 is a schematic cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first and second embodiments.
  • FIG. 4 is a schematic cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first and second embodiments.
  • FIG. 5 is a schematic cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first and second embodiments.
  • FIG. 6 is a flowchart of electroless plating in Embodiments 1 and 3.
  • FIG. 7 is a schematic cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a schematic cross-sectional view of a conventional semiconductor device relating to first and second embodiments.
  • FIG. 9 is a flowchart of electroless plating in Embodiments 2 and 4.
  • FIG. 10 is a schematic cross-sectional view for explaining the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 11 is a schematic cross-sectional view of a semiconductor device in Embodiments 3 and 4.
  • FIG. FIG. 12 is a flowchart of a method for manufacturing a semiconductor device according to Embodiments 3 and 4.
  • FIG. FIG. 13 is a schematic cross-sectional view of a conventional semiconductor device relating to third and fourth embodiments.
  • FIG. 14 is a schematic cross-sectional view of a semiconductor device according to Embodiment 5.
  • FIG. FIG. 15 is a flowchart of electroless plating according to Embodiment 5.
  • FIG. 16 is a schematic cross-sectional view of a conventional semiconductor device according to the fifth embodiment.
  • FIG. 17 is a block diagram showing the configuration of the power conversion system according to the sixth embodiment.
  • the semiconductor device of this embodiment includes: a semiconductor chip 1; an electrode 4 (electrode layer) provided as a wiring layer on the front side (one main surface) of the semiconductor chip 1; a first bonding electrode 6 provided on the electrode 4 (the surface opposite to the semiconductor chip 1); and a second bonding electrode 7 provided on the first bonding electrode 6 (the surface opposite to the semiconductor chip 1).
  • the electrode 4 has a convex portion on the surface on the side of the first bonding electrode 6, In the first bonding electrode 6, the surface on the second bonding electrode 7 side is smooth, The surface of the second bonding electrode 7 opposite to the first bonding electrode 6 is smooth.
  • a back electrode 5 (back electrode layer) is provided on the back side of the semiconductor chip 1 (the surface opposite to the electrode 4).
  • the height of the projections of the electrode 4 is preferably 1.0 ⁇ m or more.
  • the height of the projections of the electrode 4 can be calculated by the following method. That is, an arbitrary cross section obtained by irradiating a gallium ion beam with a focused ion beam device (FIB device) is observed with a scanning electron microscope (SEM) at a magnification of 5000 times. It is possible to measure the heights of arbitrary 10 points among the observed protrusions and regard the average value as the height of the protrusions of the electrode 4 .
  • the surface of the first bonding electrode 6 on the side of the second bonding electrode 7 and the surface of the second bonding electrode 7 on the side opposite to the first bonding electrode 6 are substantially smooth, and may not be completely smooth. , may have some height difference. In this case, the height difference is preferably 0.5 ⁇ m or less.
  • the above height difference can be calculated by the following method. That is, an arbitrary cross section obtained by irradiating a gallium ion beam with a focused ion beam device (FIB device) is observed with a scanning electron microscope (SEM) at a magnification of 5000 times. Within a range of 20 ⁇ m in the horizontal direction of the surface to be observed, an arbitrarily determined measurement point is used as a reference point, the difference between the highest point and the lowest point is measured, and the average value is taken as the first bonding electrode 6. It can be regarded as the height difference between the surface on the second bonding electrode 7 side and the surface of the second bonding electrode 7 on the side opposite to the first bonding electrode 6 .
  • a gate oxide film 2 may be provided between the semiconductor chip 1 and the electrode 4 , and a gate electrode 3 may be provided within the gate oxide film 2 . In this case, the projection of the electrode 4 is positioned above the gate oxide film 2 .
  • the semiconductor chip 1 is made of silicon carbide, for example.
  • the constituent material of the semiconductor chip 1 is not limited to silicon carbide, and may be silicon, gallium arsenide, gallium nitride, or the like, or a front-back conduction type semiconductor element such as an IGBT or a diode. Even in such a case, similar effects are expected.
  • the size of the semiconductor chip 1 is, for example, about 7 mm ⁇ 14 mm.
  • the electrode 4 preferably contains aluminum or an aluminum alloy.
  • Aluminum alloys include, for example, aluminum alloys containing aluminum and silicon, silicon, copper, or the like.
  • the first bonding electrode 6 preferably contains nickel, nickel phosphorous, or nickel boron.
  • Examples of the first bonding electrode 6 include an electroless nickel plating layer.
  • the second joining electrode 7 preferably contains gold or palladium.
  • Examples of the second bonding electrode 7 include an electroless gold plating layer and an electroless palladium plating layer.
  • the first bonding electrode 6 and the second bonding electrode 7 are not limited to the nickel plating layer, the gold plating layer and the palladium plating layer, and the electrode 4, the first bonding electrode 6 and the second bonding electrode 7 Any plating layer that enables bonding may be used. Even if an electrolytic copper plating layer or the like is used as such a plating layer, it is expected that the same effect can be obtained.
  • the first joining electrode 6 and the second joining electrode 7 are preferably formed by electroless plating.
  • the gate oxide film 2 is made of an insulating material such as silicon oxide.
  • the gate electrode 3 is made of, for example, a conductive material such as polysilicon.
  • the back electrode 5 is composed of a plurality of metal layers. Since the back electrode 5 may be used for bonding, the back electrode 5 is an electrode made of nickel or a nickel alloy containing silicon, copper, or the like, and is plated with nickel or gold, which has excellent bonding properties. It is preferable to use an electrode consisting of
  • the semiconductor element shown in FIG. 1 is a front-back conduction type semiconductor element having a front electrode (electrode 4 ) and a back electrode 5 . That is, the electrode 4 is a front electrode of a front-back conduction type semiconductor element.
  • the electrode 4 has a convex portion on the surface on the first bonding electrode 6 side, and the first bonding electrode 6 has a smooth surface on the second bonding electrode 7 side.
  • the surface of the second bonding electrode 7 opposite to the first bonding electrode 6 is smooth. This suppresses the generation of voids during bonding of the first bonding electrode 6 and the second bonding electrode 7, thereby improving the adhesion of the bonding portion. Therefore, long-term reliability of the semiconductor device can be improved.
  • the method for manufacturing a semiconductor device includes: a first step (electrode forming step) of forming an electrode on at least one main surface of a semiconductor chip; A second step of forming a first bonding electrode on the electrode (first bonding electrode forming step); and a third step of forming a second bonding electrode on the first bonding electrode (second bonding electrode forming step).
  • a convex portion is formed on the surface of the electrode on the side of the first bonding electrode.
  • the surface of the first bonding electrode on the side of the second bonding electrode is formed smooth.
  • the surface of the second bonding electrode opposite to the first bonding electrode is formed smooth.
  • the formation of the electrode 4 on the semiconductor chip 1 (first step), the formation of the back electrode 5, the masking of the back electrode 5, the electroless plating treatment (second step). step and third step), and masking stripping are performed in this order.
  • FIG. 3 to 5 are schematic cross-sectional views showing the manufacturing process flow of the semiconductor device shown in FIG.
  • FIG. 3 shows a cross-sectional structure of the semiconductor element before forming the electrode 4, the back electrode 5, the first bonding electrode 6, and the second bonding electrode 7 in the first embodiment.
  • FIG. 1 A specific method for manufacturing the semiconductor device shown in FIG. 1 will be described below with reference to FIGS. From the viewpoint of manufacturing efficiency, it is preferable that all the steps in the first embodiment are performed in a wafer state.
  • gate oxide film 2 including gate electrode 3 is first formed of an insulating material as gate oxide film 2.
  • a deposition method such as thermal oxidation or chemical vapor deposition, for example, it is patterned by photolithography or etching to form a lower portion of the gate oxide film 2 (in FIG. chip 1 side).
  • the gate electrode 3 is formed by patterning by the above-described method.
  • patterning is performed by the above-described method to form the gate oxide film 2.
  • the thickness of the gate oxide film 2 including the gate electrode 3 is preferably, for example, 1.0 ⁇ m or more and 3.0 ⁇ m or less.
  • First step electrode forming step
  • an aluminum alloy with low electric resistance is used by sputtering, which is easy to control the process.
  • the semiconductor element of the present embodiment includes gate oxide film 2 and gate electrode 3
  • electrode 4 is formed while maintaining the irregularities caused by gate oxide film 2 and gate electrode 3.
  • a convex portion is formed.
  • a titanium compound such as titanium or titanium nitride may be formed as a barrier metal between the semiconductor chip 1 and the aluminum alloy and between the gate oxide film 2 and the aluminum alloy. .
  • the thickness of the electrode 4 is, for example, preferably 0.5 ⁇ m or more and 5.0 ⁇ m or less, and the height of the projection of the electrode 4 is preferably 1.0 ⁇ m or more.
  • the electrodes 4 may contain, in addition to aluminum, silicon of about 1% by mass, silicon of about 1% by mass, and zero About 0.5% by mass of copper or the like may be added, and its concentration is preferably constant in the electrode.
  • nickel for example, is used to form the back electrode 5 composed of a plurality of metal layers on the semiconductor chip 1 opposite to the surface on which the electrode 4 is formed. is patterned by sputtering with easy process control, and then gold is patterned by sputtering with easy process control.
  • a barrier metal such as a titanium alloy or a nickel alloy may be formed between the semiconductor chip 1 and nickel depending on the application.
  • the thickness of the back electrode 5 is, for example, preferably 0.3 ⁇ m or more and 5.0 ⁇ m or less for the nickel layer, and preferably 0.01 ⁇ m or more and 0.2 ⁇ m or less for the gold layer.
  • the back electrode masking is performed to prevent the back electrode 5 from being damaged during the subsequent film forming process of the first bonding electrode 6 and the second bonding electrode 7 . This is done by attaching a film coated with an adhesive that can be peeled off by irradiating it with ultraviolet light.
  • the masking tape attached to the back electrode surface of the wafer is peeled off. Specifically, for example, using a masking tape that is peeled off when irradiated with ultraviolet light, the masking tape is peeled off by irradiating the back surface of the wafer that has undergone electroless plating with ultraviolet light.
  • degreasing is performed.
  • Degreasing is performed to remove light organic matter contamination, oils and fats, oxide films, etc. remaining on the surface of the electrode 4 and to impart wettability to the surface of the electrode 4 . It is preferable to saponify the residue by using an alkaline chemical solution that has a strong etching power for aluminum alloys and the like.
  • the purpose of the pickling is to neutralize the surface of the electrode 4, etch the surface of the electrode 4, increase the reactivity with the zincate solution described later, and improve the adhesion of the plating.
  • the zincate treatment is a treatment in which an oxide film (eg, aluminum oxide film) is removed while etching the surface of an electrode (eg, aluminum alloy electrode) to form a film of zinc or the like on the electrode surface.
  • an oxide film eg, aluminum oxide film
  • an electrode eg, aluminum alloy electrode
  • Zinc ions receive electrons on the surface of the aluminum alloy, forming a zinc film on the surface of the aluminum.
  • the zinc-coated aluminum alloy is immersed in nitric acid to dissolve the zinc once. Then, by immersing the aluminum alloy in the zincate solution again, the oxide film of aluminum is removed and zinc is uniformly coated. This operation smoothes the surface of the aluminum.
  • the zincate treatment is performed at least twice, preferably three times, because the more the number of zincate treatments, the more uniform the aluminum surface and the better the finish of the plating layer. When a uniform zinc film is formed on the surface of the electrode 4 by this zincate treatment, a sound plating layer can be adhered in the subsequent electroless plating treatment.
  • the components of the reducing agent are incorporated into the plating layer, so the electroless nickel plating layer becomes an alloy.
  • Hypophosphorous acid is generally used as a reducing agent, and this phosphorus is taken into the plating layer, so the electroless nickel plating layer contains phosphorus.
  • the initial nickel deposition rate is intentionally reduced in order to improve the degree of unevenness formation (filling property) of the aluminum alloy.
  • the reactivity decreases in the convex portions of the electrode 4 due to the action of the stabilizer and complexing agent contained in the plating solution, but the reactivity increases in the concave portions of the electrode 4. Since the agent concentrates and has higher reactivity than the convex portions, the electroless nickel plating layer is formed smoothly. To reduce the nickel deposition rate, it is effective to lower the temperature of the nickel plating bath or to suppress the supply of the nickel source and reducing agent to the reaction surface.
  • the nickel deposition rate is preferably 4.0 ⁇ m/hr or more and 10 ⁇ m/hr or less, more preferably 6.0 ⁇ m/hr or more and 8.0 ⁇ m/hr or less. As will be described later, the speed is maintained until the electroless nickel plating layer becomes smooth.
  • the nickel deposition rate is increased by increasing the temperature of the nickel plating bath or promoting the diffusion of the nickel source and reducing agent to the reaction surface.
  • a smooth electroless nickel plating layer is deposited on the aluminum alloy having uneven portions.
  • the nickel deposition rate is preferably 10 ⁇ m/hr or more and 15 ⁇ m/hr or less, more preferably 11 ⁇ m/hr or more and 13 ⁇ m/hr or less.
  • the thickness of the electroless nickel plating layer is preferably, for example, 1.0 ⁇ m or more and 7.0 ⁇ m or less. Moreover, when there is a height difference on the surface of the electroless nickel plating layer, it is preferably 0.5 ⁇ m or less.
  • the third step (second bonding electrode forming step) is performed. Electroless gold plating will be described as an example of the third step.
  • the electroless gold plating used here is generally a substitution type, and gold plating is deposited by replacing nickel with gold.
  • Substitution-type electroless gold plating is performed on an electroless nickel plating layer, and utilizes the action of nickel and gold being substituted by the action of a complexing agent contained in the plating solution. Since it is a substitution type, the reaction stops when the surface of nickel is covered with gold. Therefore, it is difficult to increase the thickness of the plating layer, which is generally about 0.05 ⁇ m in many cases.
  • the underlying electroless nickel plating layer is preferably smooth.
  • a smooth first bonding electrode 6 (nickel plating layer) and a second bonding electrode 7 (gold plating layer) are deposited on the surface of the electrode 4 having a convex portion by electroless plating.
  • a semiconductor device can be obtained by
  • the resulting semiconductor element is less susceptible to local corrosion than when the surfaces of the electroless nickel plating layer and the electroless gold plating layer have irregularities as shown in FIG.
  • the resulting semiconductor element suppresses the occurrence of voids in the recesses during soldering, compared to the case where the surfaces of the electroless nickel plating layer and the electroless gold plating layer have unevenness as shown in FIG. be done. Therefore, the semiconductor device of this embodiment is expected to have an effect of extending the operating life even in a power cycle test when it is incorporated in a power module.
  • the present embodiment even if the electrode 4 has unevenness, by forming the surfaces of the first bonding electrode 6 and the second bonding electrode 7 smooth, local nickel corrosion and Since the generation of voids is suppressed, the solderability is improved, and the long-term reliability of the semiconductor element can be secured.
  • Embodiment 2 CMP (Chemical Mechanical Polishing) is additionally performed in the electroless plating step of the manufacturing method shown in the first embodiment. Since the constituent elements of the semiconductor device of this embodiment have been described in the first embodiment, redundant description will be omitted.
  • CMP Chemical Mechanical Polishing
  • Electroless nickel plating and CMP will be described below, but since the other steps are the same as in Embodiment 1, redundant description will be omitted.
  • FIG. 9 is a flowchart of the first joining electrode forming step (second step) in Embodiment 2.
  • the procedure up to the second zincate treatment is the same as in Embodiment 1, but after that, electroless nickel plating and CMP are performed in this order. First, electroless nickel plating will be explained.
  • the components of the reducing agent are incorporated into the plating layer, so the electroless nickel plating layer becomes an alloy.
  • Hypophosphorous acid is generally used as a reducing agent, and this phosphorus is taken into the plating layer, so the electroless nickel plating layer contains phosphorus.
  • the nickel plating layer is affected by the uneven surface of the aluminum alloy, so the upper surface of the electroless nickel plating layer becomes uneven.
  • the thickness of the electroless nickel plating layer is reduced by 1.0 ⁇ m due to the subsequent CMP, it is preferable to form the electroless nickel plating layer thicker than the final desired thickness.
  • CMP means a process for flattening irregularities by improving mechanical polishing performance by surface chemical action of slurry.
  • the electroless nickel plating layer is subjected to CMP, the slurry collides with the steps of the uneven surface to generate heat energy, which promotes a chemical reaction at the steps. Therefore, the convex portion is selectively etched so as to eliminate the step, and the electroless nickel plating layer is flattened.
  • a smooth surface shape can be obtained by polishing the electroless nickel plated layer of the convex portion by 1.0 ⁇ m by CMP.
  • a smooth electroless gold plating layer is formed by electroless gold plating.
  • the fact that the second bonding electrode is an electroless gold plating layer is an example, and the second bonding electrode may be an electroless palladium plating layer, for example.
  • a semiconductor element can be obtained by depositing a smooth first bonding electrode (nickel plating layer) and a second bonding electrode (gold plating layer) by an electroless plating method.
  • the resulting semiconductor element is less susceptible to local corrosion than when the surfaces of the electroless nickel plating layer and the electroless gold plating layer have irregularities as shown in FIG.
  • the resulting semiconductor element suppresses the occurrence of voids in the recesses during soldering, compared to the case where the surfaces of the electroless nickel plating layer and the electroless gold plating layer have unevenness as shown in FIG. be done. Therefore, the semiconductor device of this embodiment is expected to have an effect of extending the operating life even in a power cycle test when it is incorporated in a power module.
  • the present embodiment even if the electrodes have unevenness, by forming the surfaces of the first bonding electrode 6 and the second bonding electrode 7 to be smooth, local nickel corrosion and voids are eliminated. is suppressed, solderability is improved, and long-term reliability of the semiconductor element can be ensured.
  • Embodiment 3 in the semiconductor element of the present embodiment, a first bonding electrode is also provided on the back electrode 5 (on the opposite side of the semiconductor chip 1), similarly to the electrode 4 (front electrode) in the first embodiment.
  • An electrode 61 and a second bonding electrode 71 are formed. Since other components have been described in the first embodiment, overlapping descriptions will be omitted.
  • the back electrode 5 is made of, for example, aluminum (the same material as the electrode 4) or an aluminum alloy containing silicon, silicon, copper, or the like, so that it can be plated by electroless plating. be done.
  • a smooth electroless nickel plating layer is simultaneously deposited on the electrode 4 having uneven portions and the smooth back electrode 5. .
  • electroless gold plating a smooth electroless gold plating layer is simultaneously deposited on the electroless nickel plating layer on the electrode 4 and the electroless nickel plating layer on the back electrode 5 .
  • the fact that the second bonding electrode is an electroless gold plating layer is an example, and the second bonding electrode may be an electroless palladium plating layer, for example.
  • the resulting semiconductor element is less susceptible to local corrosion than when the surfaces of the electroless nickel plating layer and the electroless gold plating layer have irregularities as shown in FIG.
  • the resulting semiconductor element suppresses the occurrence of voids in the recesses during soldering, compared to the case where the surfaces of the electroless nickel plating layer and the electroless gold plating layer have unevenness as shown in FIG. be done. Therefore, the semiconductor device of this embodiment is expected to have an effect of extending the operating life even in a power cycle test when it is incorporated in a power module.
  • the present embodiment even if the electrodes have unevenness, by forming the surfaces of the first bonding electrode and the second bonding electrode to be smooth, local nickel corrosion and voids occur. is suppressed, the solderability is improved, and the long-term reliability of the semiconductor element can be ensured.
  • Embodiment 4 the semiconductor element having the configuration shown in Embodiment 3 is formed, but the first bonding electrode 6 is formed on the electrode 4 by the manufacturing method shown in Embodiment 2, and the back electrode is formed. 5 is formed by the manufacturing method shown in Embodiment 2, except that CMP is not performed. Other components have been described in Embodiments 1 and 3, so overlapping descriptions will be omitted.
  • the back electrode 5 is made of, for example, aluminum (the same material as the electrode 4) or an aluminum alloy containing silicon, silicon, copper, or the like, so that it can be plated by electroless plating. be done.
  • a smooth electroless nickel plating layer is deposited on the electrode 4 having uneven portions.
  • a smooth electroless nickel plating layer is deposited on the smooth back electrode 5 .
  • electroless gold plating a smooth electroless gold plating layer is simultaneously deposited on the electroless nickel plating layer on the electrode 4 and the electroless nickel plating layer on the back electrode 5 .
  • the fact that the second bonding electrode is an electroless gold plating layer is an example, and the second bonding electrode may be an electroless palladium plating layer, for example.
  • the resulting semiconductor element is less susceptible to local corrosion than when the surfaces of the electroless nickel plating layer and the electroless gold plating layer have irregularities as shown in FIG.
  • the resulting semiconductor element suppresses the occurrence of voids in the recesses during soldering, compared to the case where the surfaces of the electroless nickel plating layer and the electroless gold plating layer have unevenness as shown in FIG. be done. Therefore, the semiconductor device of this embodiment is expected to have an effect of extending the operating life even in a power cycle test when it is incorporated in a power module.
  • the present embodiment even if the electrodes have unevenness, by forming the surfaces of the first bonding electrode and the second bonding electrode to be smooth, local nickel corrosion and voids occur. is suppressed, the solderability is improved, and the long-term reliability of the semiconductor element can be ensured.
  • Embodiment 5 in any one of the semiconductor elements according to Embodiments 1 to 4, the second bonding electrode 7 is composed of multiple layers. Since the other components have been described in the first to fourth embodiments, redundant description will be omitted.
  • the second bonding electrode has a two-layer structure consisting of first layer 7a and second layer 7b.
  • the first layer 7a preferably contains palladium, palladium phosphorus or a palladium alloy. Examples of the first layer 7a include an electroless palladium plated layer.
  • the second layer 7b preferably contains gold. As the second layer 7b, for example, an electroless gold plating layer can be used.
  • the first layer 7a and the second layer 7b are not limited to the palladium plated layer and the gold plated layer, and are plated layers that enable the bonding of the first bonding electrode 6, the first layer 7a and the second layer 7b. I wish I had. Even if an electrolytic copper plating layer or the like is used as such a plating layer, it is expected that the same effect can be obtained.
  • the first layer 7a and the second layer 7b are preferably formed by electroless plating.
  • FIG. 15 is a flow diagram of electroless plating in this embodiment.
  • the procedure up to electroless nickel plating is the same as in the first embodiment, and then electroless palladium plating and electroless gold plating are performed in this order. Electroless palladium plating and electroless gold plating will be described below, but since the other steps have been described in the first to fourth embodiments, redundant description will be omitted.
  • the electroless palladium plating used here is generally a substitution type, and palladium plating is deposited by replacing nickel with palladium.
  • Formic acid and hypophosphorous acid are used as reducing agents.
  • the thickness of the first layer 7a is preferably, for example, 0.1 ⁇ m or more and 1.0 ⁇ m or less.
  • Electroless gold plating is generally of the substitution type, as described above, but may be of the substitution-reduction type, or the substitution type and the reduction type may be carried out successively.
  • the electroless gold plating layer locally corrodes the electroless nickel plating layer through the electroless palladium plating layer. If the surface of the electroless nickel plated layer has unevenness, the presence of the electroless palladium plated layer promotes local corrosion of the concave portions due to the galvanic action. Therefore, when there is an electroless palladium plating layer, the underlying electroless nickel plating layer is preferably smooth.
  • a smooth first bonding electrode 6 (nickel plating layer) and a smooth second bonding electrode 7 on the surface of the electrode 4 having protrusions are formed by an electroless plating method.
  • a semiconductor element can be obtained by depositing the layer 7a (palladium plating layer) and the second layer 7b (gold plating layer).
  • the configuration of the second bonding electrode 7 is not limited to two layers, and may be three or more layers.
  • the layer in contact with the first bonding electrode 6 that is, the bottom layer preferably contains palladium, palladium phosphorus, or a palladium alloy, and is the farthest from the first bonding electrode 6 .
  • the layer, ie the top layer preferably comprises gold.
  • the bottom layer is an electroless palladium plating layer
  • the top layer is a reduction type electroless gold plating layer
  • the layer between the top layer and the bottom layer i.e., the intermediate layer.
  • the layer may be configured to be a substitutional electroless gold plating layer.
  • the resulting semiconductor element is less susceptible to local corrosion than when the surfaces of the electroless nickel plating layer, the electroless palladium plating layer, and the electroless gold plating layer have irregularities as shown in FIG. be.
  • the electroless palladium plating layer is smooth, diffusion of nickel to the surface of the electroless gold plating layer is prevented, and the bonding strength with solder is improved.
  • the resulting semiconductor element has a recessed portion during soldering, compared to the case where the surfaces of the electroless nickel plated layer, the electroless palladium plated layer, and the electroless gold plated layer have uneven portions as shown in FIG. void generation is suppressed. Therefore, the semiconductor device of this embodiment is expected to have an effect of extending the operating life even in a power cycle test when it is incorporated in a power module.
  • the surfaces of the first bonding electrode and the first and second layers, which are the second bonding electrode are formed to be smooth. This suppresses the local corrosion of nickel and the generation of voids, thereby improving the solderability and ensuring the long-term reliability of the semiconductor element.
  • Embodiment 6 applies any one of the semiconductor devices according to the first to fifth embodiments described above to a power converter. Although the present disclosure is not limited to a specific power converter, a case where the present disclosure is applied to a three-phase inverter will be described below as a sixth embodiment.
  • FIG. 17 is a block diagram showing the configuration of a power conversion system to which the power conversion device according to this embodiment is applied.
  • the power conversion system shown in FIG. 17 is composed of a power supply 100, a power conversion device 200 and a load 300.
  • the power supply 100 is a DC power supply and supplies DC power to the power converter 200 .
  • the power supply 100 can be configured with various devices, for example, it can be configured with a DC system, a solar battery, or a storage battery, or it can be configured with a rectifier circuit or an AC/DC converter connected to an AC system. good too.
  • the power supply 100 may be configured by a DC/DC converter that converts DC power output from the DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300 , converts the DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300 .
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, and a control circuit that outputs a control signal for controlling the main conversion circuit 201 to the main conversion circuit 201. 203.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power converter 200 .
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices, such as a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an electric motor for an air conditioner.
  • the main conversion circuit 201 includes a switching element (not shown) and a freewheeling diode (not shown). By switching the switching element, the DC power supplied from the power supply 100 is converted into AC power, and the load is 300 supplies.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and It can consist of six freewheeling diodes in anti-parallel. At least one of each switching element and each freewheeling diode of main conversion circuit 201 is a switching element or freewheeling diode of semiconductor device 202 corresponding to the semiconductor element of any one of the first to fifth embodiments described above.
  • each upper and lower arm forms each phase (U phase, V phase, W phase) of the full bridge circuit.
  • Output terminals of the upper and lower arms, that is, three output terminals of the main conversion circuit 201 are connected to the load 300 .
  • the main conversion circuit 201 includes a drive circuit (not shown) for driving each switching element. may be provided.
  • the drive circuit generates a drive signal for driving the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201 .
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the driving signal is a voltage signal (ON signal) equal to or higher than the threshold voltage of the switching element, and when maintaining the switching element in the OFF state, the driving signal is a voltage equal to or less than the threshold voltage of the switching element. signal (off signal).
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300 . Specifically, based on the power to be supplied to the load 300, the time (on time) during which each switching element of the main conversion circuit 201 should be in the ON state is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the ON time of the switching element according to the voltage to be output. Then, a control command (control signal) to the drive circuit provided in the main conversion circuit 201 so that an ON signal is output to the switching element that should be in the ON state at each time point, and an OFF signal is output to the switching element that should be in the OFF state. to output The drive circuit outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element according to this control signal.
  • any one of the semiconductor elements of Embodiments 1 to 5 is applied as the semiconductor device 202 constituting the main conversion circuit 201. Therefore, the power conversion device according to the present embodiment 200 can achieve improved long-term reliability.
  • the present disclosure is not limited to this, and can be applied to various power converters.
  • a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used. You can apply it.
  • the present disclosure can be applied to a DC/DC converter or an AC/DC converter when power is supplied to a DC load or the like.
  • the power conversion device to which the present disclosure is applied is not limited to the case where the above-described load is an electric motor. It can also be used as a device, and can also be used as a power conditioner for a photovoltaic power generation system, an electricity storage system, or the like.

Abstract

半導体チップ（１）と、前記半導体チップ（１）の少なくとも一方の主面に設けられた電極（４）と、前記電極（４）上に設けられた第１接合用電極（６）と、前記第１接合用電極（６）上に設けられた第２接合用電極（７）と、を備え、前記電極（４）は、前記第１接合用電極（６）側の表面に凸部を有し、前記第１接合用電極（６）において、前記第２接合用電極（７）側の表面は平滑であり、前記第２接合用電極（７）において、前記第１接合用電極（６）と反対側の表面は平滑である、半導体素子。

Description

半導体素子、電力変換装置および半導体素子の製造方法
　本開示は、半導体素子、電力変換装置および半導体素子の製造方法に関する。
　表裏導通型の半導体素子（特に、ＩＧＢＴやダイオードといった電力変換用のパワー素子）を半導体基板に実装する場合、半導体素子の裏側は半導体基板とはんだ付けによって接合され、半導体素子の表側では、アルミニウム合金等からなる電極（表電極）がアルミニウム等のワイヤボンディングによって配線回路等に接合されていた。
　しかし、現在では、製造時間の短縮と材料費削減のため、アルミニウム合金や銅等からなる電極を半導体素子の表側に直接はんだ付けする実装方法、または、銅のワイヤボンド法が採用されている。はんだ接合時の応力緩和および電極消耗を防ぐため半導体素子の表面のアルミニウム合金等の電極（表電極）上に、ニッケル、金、銅等の接合用電極層を１μｍ程度より厚く形成できることが要望されている。
　しかし、蒸着やスパッタといった真空成膜法で半導体素子の表側に接合用電極層を形成する場合、アルミニウム合金等の電極上にだけパターニング成膜することは難しい。また真空成膜法による膜の厚みは通常１．０μｍ程度以下であり、接合用電極層の厚みの増大を図ろうとすると、めっき法よりも桁違いに成膜に時間がかかるため、製造コストが嵩んでしまう。そのため、アルミニウム合金等からなる電極上に選択的に接合用電極層を形成でき、低コストかつ高速で１．０μｍ程度より厚い接合用電極層を形成できる無電解めっき法が注目されている。
　特許文献１（特開２００５－１９８２９号公報）では、半導体基板と電極との間に層間絶縁膜によるコンタクトホールを意図的に設け、その形状を利用して、電極の表面にコンタクトホールと同一形状の凹部が一様に形成されている。
特開２００５－１９８２９号公報
　なお、特許文献１に記載されるような方法で、電極の表面に凹凸部を形成する場合、ニッケルめっき層および金めっき層の表面に凹凸が生じる結果、ニッケルめっき層および金めっき層の接合時にボイドが発生し、接合部の密着性が低下するため、半導体素子の長期信頼性を向上させることは難しいと考えられる。
　本開示は、上記の課題を解決するためになされたものであり、半導体素子の長期信頼性を向上させることを目的とする。
　半導体チップと、
　前記半導体チップの少なくとも一方の主面に設けられた電極と、
　前記電極上に設けられた第１接合用電極と、
　前記第１接合用電極上に設けられた第２接合用電極と、を備え、
　前記電極は、前記第１接合用電極側の表面に凸部を有し、
　前記第１接合用電極において、前記第２接合用電極側の表面は平滑であり、
　前記第２接合用電極において、前記第１接合用電極と反対側の表面は平滑である、半導体素子。
　本開示によれば、半導体素子の長期信頼性を向上させることができる。
図１は、実施の形態１および２における半導体素子の断面概略図である。 図２は、実施の形態１および２における半導体素子の製造方法のフロー図である。 図３は、実施の形態１および２における半導体素子の製造方法を説明するための断面概略図である。 図４は、実施の形態１および２における半導体素子の製造方法を説明するための断面概略図である。 図５は、実施の形態１および２における半導体素子の製造方法を説明するための断面概略図である。 図６は、実施の形態１および３における無電解めっきのフロー図である。 図７は、実施の形態１における半導体素子の製造方法を説明するための断面概略図である。 図８は、実施の形態１および２に関する従来の半導体素子の断面概略図である。 図９は、実施の形態２および４における無電解めっきのフロー図である。 図１０は、実施の形態２における半導体素子の製造方法を説明するための断面概略図である。 図１１は、実施の形態３および４における半導体素子の断面概略図である。 図１２は、実施の形態３および４における半導体素子の製造方法のフロー図である。 図１３は、実施の形態３および４に関する従来の半導体素子の断面概略図である。 図１４は、実施の形態５における半導体素子の断面概略図である。 図１５は、実施の形態５における無電解めっきのフロー図である。 図１６は、実施の形態５における従来の半導体素子の断面概略図である。 図１７は、実施の形態６の電力変換システムの構成を示すブロック図である。
　以下、本開示の実施の形態について説明する。なお、図面において、長さ、幅、厚さ、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜変更されており、実際の寸法関係を表すものではない。
　実施の形態１．
　＜半導体素子＞
　図１を参照して、本実施の形態の半導体素子は、
　半導体チップ１と、
　半導体チップ１の表側（一方の主面）に配線層として設けられた電極４（電極層）と、
　電極４上（半導体チップ１と反対側の表面）に設けられた第１接合用電極６と、
　第１接合用電極６上（半導体チップ１と反対側の表面）に設けられた第２接合用電極７と、を備える。
　電極４は、第１接合用電極６側の表面に凸部を有し、
　第１接合用電極６において、第２接合用電極７側の表面は平滑であり、
　第２接合用電極７において、第１接合用電極６と反対側の表面は平滑である。
　図１において、半導体チップ１の裏側（電極４と反対側の表面）には裏電極５（裏電極層）が設けられている。
　電極４の凸部の高さは、１．０μｍ以上であることが好ましい。電極４の凸部の高さは、以下の方法により算出することが可能である。すなわち、集束イオンビーム装置（ＦＩＢ装置）によりガリウムイオンビームを照射して得た任意の断面を、走査型電子顕微鏡（ＳＥＭ）にて５０００倍で観察する。観察される凸部のうち、任意の１０点の高さを測定して、その平均値を電極４の凸部の高さとみなすことができる。
　第１接合用電極６における第２接合用電極７側の表面および第２接合用電極７における第１接合用電極６と反対側の表面は実質上平滑であり、完全に平滑でなくてもよく、いくらかの高低差があってもよい。この場合、上記高低差は、０．５μｍ以下であることが好ましい。
　上記高低差は、以下の方法により算出することが可能である。すなわち、集束イオンビーム装置（ＦＩＢ装置）によりガリウムイオンビームを照射して得た任意の断面を、走査型電子顕微鏡（ＳＥＭ）にて５０００倍で観察する。観察される表面の水平方向２０μｍの範囲内において、任意に決定した測定点を基準点とし、最も高いところと最も低いところの差を測定して、その平均値を第１接合用電極６における第２接合用電極７側の表面および第２接合用電極７における第１接合用電極６と反対側の表面の高低差とみなすことができる。
　半導体チップ１と電極４との間にはゲート酸化膜２を設けてもよく、ゲート酸化膜２内にはゲート電極３を設けてもよい。この場合、電極４の凸部は、ゲート酸化膜２の上方に位置する。
　半導体チップ１は、例えば、シリコンカーバイドから構成される。ただし、半導体チップ１の構成材料は、シリコンカーバイドに限定されず、シリコン、ガリウムヒ素、ガリウムナイトライド等であってもよく、ＩＧＢＴやダイオードといった表裏導通型の半導体素子でもよい。このような場合でも、同様の効果を奏することが期待される。半導体チップ１の大きさは、例えば、７ｍｍ×１４ｍｍ程度である。
　電極４は、アルミニウムまたはアルミニウム合金を含むことが好ましい。アルミニウム合金としては、例えば、アルミニウムと、ケイ素、シリコン、銅等と、を含むアルミニウム合金が挙げられる。
　第１接合用電極６は、ニッケル、ニッケルリンまたはニッケルボロンを含むことが好ましい。第１接合用電極６としては、例えば、無電解ニッケルめっき層が挙げられる。
　第２接合用電極７は、金またはパラジウムを含むことが好ましい。第２接合用電極７としては、例えば、無電解金めっき層、無電解パラジウムめっき層が挙げられる。
　ただし、第１接合用電極６および第２接合用電極７は、ニッケルめっき層、金めっき層およびパラジウムめっき層に限定されず、電極４、第１接合用電極６および第２接合用電極７の接合を可能とするめっき層であればよい。このようなめっき層として、例えば、電解銅めっき層等を利用しても、同様の効果を奏することが期待される。
　第１接合用電極６および第２接合用電極７は、無電解めっき法によって形成されたものであることが好ましい。
　ゲート酸化膜２は、例えば、酸化シリコン等の絶縁性材料から構成される。
　ゲート電極３は、例えば、ポリシリコン等の導電性材料から構成される。
　裏電極５は、複数の金属層で構成される。裏電極５は接合の用途を担う場合があるため、裏電極５として、ニッケル、または、シリコン、銅等とを含むニッケル合金からなる電極上に、接合性に優れたニッケルまたは金のめっきを施してなる電極を用いることが好ましい。
　なお、図１に示される半導体素子は、表電極（電極４）と裏電極５とを備える表裏導通型の半導体素子である。すなわち、電極４は、表裏導通型の半導体素子の表電極である。
　本実施の形態においては、電極４が、第１接合用電極６側の表面に凸部を有し、第１接合用電極６において、第２接合用電極７側の表面は平滑であり、第２接合用電極７において、第１接合用電極６と反対側の表面は平滑である。これにより、第１接合用電極６および第２接合用電極７の接合時にボイドの発生を抑制し、接合部の密着性が向上する。したがって、半導体素子の長期信頼性を向上させることができる。
　＜半導体素子の製造方法＞
　本実施の形態における半導体素子の製造方法は、
　半導体チップの少なくとも一方の主面に電極を形成する第１工程（電極形成工程）と、
　電極上に第１接合用電極を形成する第２工程（第１接合用電極形成工程）と、
　第１接合用電極上に第２接合用電極を形成する第３工程（第２接合用電極形成工程）と、を備える。
　第１工程において、電極における第１接合用電極側の表面に凸部が形成される。
　第２工程において、第１接合用電極における第２接合用電極側の表面は平滑に形成される。
　第３工程において、第２接合用電極における第１接合用電極と反対側の表面は平滑に形成される。
　以下、図２を参照して、本実施の形態の半導体素子の製造方法の一例について説明する。
　本実施の形態の半導体素子の製造方法では、主に、半導体チップ１上への電極４の形成（第１工程）、裏電極５の形成、裏電極５のマスキング、無電解めっき処理（第２工程および第３工程）、および、マスキング剥離が、この順で実施される。
　また、図３～５は、図１に示した半導体素子の製造プロセスフローを示す断面模式図である。図３には、実施の形態１において、電極４、裏電極５、第１接合用電極６および第２接合用電極７を形成する前の半導体素子の断面構造が示される。
　以下、図２～５を参照して、図１に示される半導体素子を製造する具体的な方法を説明する。なお、実施の形態１の各工程は、全てウエハ状態で実施されることが製造効率の観点から好ましい。
　（ゲート酸化膜およびゲート電極の形成）
　図３を参照して、本実施の形態の半導体素子がゲート酸化膜２およびゲート電極３を備える場合、ゲート電極３を内包するゲート酸化膜２は、まず、ゲート酸化膜２として絶縁性材料である酸化シリコンを、例えば熱酸化法または化学気相成長等の堆積法により成膜した後、例えばフォトリソグラフィまたはエッチングによりパターニングして、ゲート酸化膜２の下部（図３中、ゲート電極３より半導体チップ１側）を形成する。次に、ゲート電極３として導電性材料であるポリシリコンを、上述の方法で成膜した後、上述の方法によりパターニングして、ゲート電極３を形成する。そして、ゲート電極３を覆うように、酸化シリコンを上述の方法で成膜した後、上述の方法によりパターニングして、ゲート酸化膜２を形成する。
　ゲート電極３を内包するゲート酸化膜２の厚みは、例えば、１．０μｍ以上３．０μｍ以下であることが好ましい。
　（第１工程：電極形成工程）
　図４を参照して、電極形成の工程（第１工程）では、半導体チップ１上に密着性の高い電極を形成するために、例えば、電気抵抗の低いアルミニウム合金が、プロセス制御の容易なスパッタリングでパターニング形成される。本実施の形態の半導体素子がゲート酸化膜２およびゲート電極３を備える場合、ゲート酸化膜２およびゲート電極３によって生じる凹凸を維持したまま電極４が形成されるため、電極４の上側の表面に凸部が形成される。なお、用途に応じて、半導体チップ１とアルミニウム合金の間に、および、ゲート酸化膜２とアルミニウム合金の間に、バリアメタルとして、例えば、チタンや窒化チタン等のチタン化合物が形成されてもよい。
　電極４の厚みは、例えば、０．５μｍ以上５．０μｍ以下であることが好ましく、電極４の凸部の高さは、１．０μｍ以上であることが好ましい。電極４には、半導体チップ１がシリコンカーバイドから構成される場合、半導体チップ１との密着性をより高めるために、アルミニウムの他に例えば１質量％程度のケイ素、１質量％程度のシリコン、０．５質量％程度の銅等が添加されてもよく、その濃度は電極中で一定であることが好ましい。
　（裏電極形成）
　図５を参照して、裏電極形成の工程では、電極４が形成された面とは反対の半導体チップ１上に複数の金属層で構成される裏電極５を形成するために、例えば、ニッケルが、プロセス制御の容易なスパッタリングでパターニング形成され、次に、金が、プロセス制御の容易なスパッタリングでパターニング形成される。なお、用途に応じて、半導体チップ１とニッケルの間に、バリアメタルとして、例えばチタン合金やニッケル合金等が形成されてもよい。
　裏電極５の厚みは、例えば、ニッケル層は０．３μｍ以上５．０μｍ以下であることが好ましく、金層は０．０１μｍ以上０．２μｍ以下であることが好ましい。
　（裏電極マスキング）
　次に、裏電極マスキングは、後に続く第１接合用電極６および第２接合用電極７の成膜処理中に、裏電極５が損傷を受けないようにするため実施する。紫外光を照射することで剥離できる接着剤を塗布したフィルムを貼付することでなされる。
　（無電解めっき）
　次に、無電解めっき処理を行う。このプロセスについては、別途図６を参照して後述する。
　（マスキング剥離）
　最後に、ウエハの裏電極表面に貼付したマスキングテープを剥離する。具体的には、例えば、紫外光を照射することで剥離するマスキングテープを利用して、無電解めっき処理を終えたウエハの裏面に紫外線を照射することで、マスキングテープを剥離する。
　（無電解めっきプロセス）
　以下、無電解めっきプロセスの詳細について説明する。
　図６を参照して、ウエハ上の電極４上に、第１接合用電極６および第２接合用電極７を無電解めっき法により成膜するプロセスでは、脱脂、酸洗い、第１ジンケート、ジンケート剥離、第２ジンケート、無電解ニッケルめっき、および、無電解金めっきが、この順で行われる。このとき、各工程の間には十分な水洗時間を確保し、前の工程の処理液または残渣が次の工程に持ち込まれないように注意する必要がある。
　次に、各工程の概略を説明する。
　最初に、脱脂を行う。脱脂は、電極４の表面に残留した軽度の有機物汚染、油脂分、酸化膜等を除去し、電極４の表面に濡れ性を付与するために行われる。残渣は、アルミニウム合金等に対するエッチング力が強いアルカリ性の薬液を利用して、油脂分を鹸化することが好ましい。
　次に、酸洗いを実施する。酸洗いは、電極４の表面の中和と、電極４の表面をエッチングし、後述するジンケート液との反応性を高め、めっきの付着力を向上させることが目的である。
　次に、ジンケート処理を実施する。ジンケート処理とは、電極（例えば、アルミニウム合金電極）の表面をエッチングしながら、酸化膜（例えば、アルミニウム酸化膜）を除去し、電極表面に亜鉛等の皮膜を形成する処理である。一般的には、亜鉛がイオンとして溶解した水溶液に、アルミニウム合金を浸漬すると、亜鉛の方がアルミニウムよりも標準酸化還元電位が貴であるため、アルミニウムがイオンとして溶解し、このときに生じた電子によって亜鉛イオンがアルミニウム合金の表面で電子を受け取り、アルミニウムの表面に亜鉛の被膜が形成される。
　この後、亜鉛で被覆されたアルミニウム合金を硝酸に浸漬し亜鉛をいったん溶解する。そして、再度、アルミニウム合金をジンケート液に浸漬することで、アルミニウムの酸化膜を除去すると共に亜鉛を均一に被覆する。この操作によって、アルミニウムの表面は平滑になる。回数を増やすほどアルミニウムの表面は均一になり、めっき層の出来栄えも良くなるため、少なくとも２回、好ましくは３回のジンケート処理を行う。このジンケート処理によって、電極４の表面に均一な亜鉛の被膜が形成されると、その後の無電解めっき処理において、健全なめっき層を付着させることができる。
　次に、第２工程（第１接合用電極形成工程）の一例として、無電解ニッケルめっきについて説明する。
　亜鉛で被覆されたアルミニウム合金を無電解ニッケルめっき液に浸漬すると、亜鉛とニッケルが標準酸化還元電位の差に基づいて亜鉛とニッケルが置換し、アルミニウム合金上にニッケルが析出する。その後、めっき液中に含まれる還元剤の作用によって、ニッケル上に自触媒的にニッケルが析出する。
　この自触媒的析出時には、還元剤の成分がめっき層に取り込まれるため、無電解ニッケルめっき層は合金となる。一般に還元剤として次亜リン酸が利用されており、このリンがめっき層中に取り込まれるため、無電解ニッケルめっき層にはリンが含まれる。
　この際、アルミニウム合金の凹凸の形成の程度（フィリング性）を向上させるため、意図的に初期のニッケルの析出速度を低下させる。図７に示すように、ニッケルの析出速度を低下させると、めっき液中に含まれる安定剤と錯化剤の働きにより電極４の凸部で反応性が低下するが、電極４の凹部では促進剤が濃縮して凸部に比べて反応性が高くなるため、無電解ニッケルめっき層は平滑に形成される。ニッケルの析出速度を下げるには、ニッケルめっき浴の低温化、または、反応面へのニッケル源および還元剤の供給を抑制することが有効である。この場合のニッケルの析出速度は、４．０μｍ／ｈｒ以上１０μｍ／ｈｒ以下であることが好ましく、６．０μｍ／ｈｒ以上８．０μｍ／ｈｒ以下であることがより好ましい。後述するように、無電解ニッケルめっき層が平滑になるまで当該速度で実施する。
　一方、上述の方法でニッケルの析出速度を低下させると、生産性が低下するだけでなく、反応面へのニッケルの供給に偏りが生じて、ウエハ面内の膜厚にムラが生じる。そのため、ニッケルの初期析出により無電解ニッケルめっき層の凹凸を除去した後は、ニッケルめっき浴の温度を上昇または反応面へのニッケル源および還元剤の拡散を促進させることで、ニッケルの析出速度を上げ、凹凸部を有するアルミニウム合金に対して平滑な無電解ニッケルめっき層を析出させる。この場合のニッケルの析出速度は、１０μｍ／ｈｒ以上１５μｍ／ｈｒ以下であることが好ましく、１１μｍ／ｈｒ以上１３μｍ／ｈｒ以下であることがより好ましい。
　無電解ニッケルめっき層の厚さは、例えば、１．０μｍ以上７．０μｍ以下であることが好ましい。また、無電解ニッケルめっき層の表面に高低差がある場合、０．５μｍ以下であることが好ましい。
　そして、最後に、第３工程（第２接合用電極形成工程）を実施する。第３工程の一例として、無電解金めっきについて説明する。
　ここで利用する無電解金めっきは、一般的には置換型であり、ニッケルと金が置換することで金めっきが析出する。置換型の無電解金めっきは、無電解ニッケルめっき層の上に施され、めっき液中に含まれる錯化剤の作用によってニッケルと金が置換する作用を利用している。置換型であるため、ニッケルの表面が金で被覆されてしまうと反応が停止するため、めっき層を厚くするのは難しく、一般的には０．０５μｍ程度である場合が多い。
　なお、無電解ニッケルめっき層の表面に凹凸がある場合、無電解金めっきをすることで凹部でニッケルが局所的に腐食してリンリッチとなるため、接合強度が低下し、接合信頼性が低下する。そのため、下地の無電解ニッケルめっき層は平滑であることが好ましい。
　以上説明したプロセスフローにて、無電解めっき法によって、凸部を有する電極４の表面に平滑な第１接合用電極６（ニッケルめっき層）と第２接合用電極７（金めっき層）を析出させてなる半導体素子を得ることができる。
　得られた半導体素子は、図８に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、局所的な腐食が抑制される。また、得られた半導体素子は、図８に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、はんだ接合時に凹部でのボイドの発生が抑制される。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
　以上のとおり、本実施の形態においては、電極４に凹凸がある場合でも、第１接合用電極６と第２接合用電極７の表面を平滑に形成することで、局所的なニッケルの腐食およびボイドの発生を抑制されるので、はんだ付け性が向上し、半導体素子の長期信頼性を確保することできる。
　実施の形態２．
　実施の形態２では、実施の形態１に示す製造方法の無電解めっき工程において、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）が追加で行われている。本実施の形態の半導体素子の構成要素については、実施の形態１で説明しているため、重複する説明は省略する。
　以下、無電解ニッケルめっきおよびＣＭＰについて説明するが、その他の工程については実施の形態１と同様であるため、重複する説明は省略する。
　図９は、実施の形態２における第１接合用電極形成工程（第２工程）のフロー図である。実施の形態２において、第二ジンケート処理までは実施の形態１と同じ手順であるが、その後に無電解ニッケルめっきおよびＣＭＰをこの順で行う。まず、無電解ニッケルめっきについて説明する。
　亜鉛で被覆されたアルミニウム合金を無電解ニッケルめっき液に浸漬すると、亜鉛とニッケルが標準酸化還元電位の差に基づいて亜鉛とニッケルが置換し、アルミニウム合金上にニッケルが析出する。その後、めっき液中に含まれる還元剤の作用によって、ニッケル上に自触媒的にニッケルが析出する。
　この自触媒的析出時には、還元剤の成分がめっき層に取り込まれるため、無電解ニッケルめっき層は合金となる。一般に還元剤として次亜リン酸が利用されており、このリンがめっき層中に取り込まれるため、無電解ニッケルめっき層にはリンが含まれる。
　この際、図１０に示すように、ニッケルめっき層はアルミニウム合金の凹凸面の影響を受けるため、無電解ニッケルめっき層の上面は凹凸形状となる。なお、次に続く工程のＣＭＰにより無電解ニッケルめっき層が１．０μｍ目減りすることを考慮し、最終的に所望する無電解ニッケルめっき層よりも厚く形成しておくことが好ましい。
　次に、ＣＭＰを実施する。ＣＭＰとは、スラリーのもつ表面化学作用により機械的研磨性能を向上させることで凹凸を平坦化する処理を意味する。無電解ニッケルめっき層にＣＭＰを行うと、凹凸面の段差にスラリーが衝突し、熱エネルギーが発生するため、段差で化学反応が促進される。したがって、段差を解消するように凸部が選択的にエッチングされ、無電解ニッケルめっき層が平坦化される。本実施の形態では、ＣＭＰにより凸部の無電解ニッケルめっき層を１．０μｍ研磨することにより平滑な表面形状を得ることができる。そして、実施の形態１と同様に、無電解金めっきにより平滑な無電解金めっき層が形成される。なお、実施の形態１と同様に、第２接合用電極が無電解金めっき層であることは一例であり、第２接合用電極は、例えば、無電解パラジウムめっき層であってもよい。
　以上説明したプロセスフローにて、無電解めっき法によって、平滑な第１接合用電極（ニッケルめっき層）と第２接合用電極（金めっき層）を析出させてなる半導体素子を得ることができる。
　得られた半導体素子は、図８に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、局所的な腐食が抑制される。また、得られた半導体素子は、図８に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、はんだ接合時に凹部でのボイドの発生が抑制される。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
　以上のとおり、本実施の形態においては、電極に凹凸がある場合でも、第１接合用電極６と第２接合用電極７の表面を平滑に形成することで、局所的なニッケルの腐食およびボイドの発生を抑制されるので、はんだ付け性が向上し、半導体素子の長期信頼性を確保することできる。
　実施の形態３．
　図１１を参照して、本実施の形態の半導体素子では、実施の形態１における電極４（表電極）と同様に、裏電極５上（半導体チップ１の反対側）にも、第１接合用電極６１および第２接合用電極７１が形成されている。他の構成要素については、実施の形態１で説明しているため、重複する説明は省略する。
　本実施の形態においては、裏電極５は無電解めっきによりめっきが可能であるようにするため、例えば、アルミニウム（電極４と同じ材料）、または、ケイ素、シリコン、銅等を含むアルミニウム合金が使用される。
　図１２を参照して、本実施の形態の半導体素子の製造方法では、主に、半導体チップ１上への電極４の形成、裏電極５の形成、および、無電解めっき処理が、この順で実施される。
　本実施の形態においては、実施の形態１で示した無電解ニッケルめっきを行うことによって、凹凸部を有する電極４および平滑な裏電極５に対して同時に平滑な無電解ニッケルめっき層を同時に析出させる。そして、無電解金めっきを行うことによって、電極４上の無電解ニッケルめっき層および裏電極５上の無電解ニッケルめっき層に対して同時に平滑な無電解金めっき層を析出させる。なお、実施の形態１と同様に、第２接合用電極が無電解金めっき層であることは一例であり、第２接合用電極は、例えば、無電解パラジウムめっき層であってもよい。
　以上説明したプロセスフローにて、無電解めっき法によって、半導体チップ１の表裏両面に第１接合用電極６，６１および第２接合用電極７，７１が形成された半導体素子を得ることができる。
　得られた半導体素子は、図１３に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、局所的な腐食が抑制される。また、得られた半導体素子は、図１３に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、はんだ接合時に凹部でのボイドの発生が抑制される。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
　以上のとおり、本実施の形態においては、電極に凹凸がある場合でも、第１接合用電極と第２接合用電極の表面を平滑に形成することで、局所的なニッケルの腐食およびボイドの発生を抑制されるので、はんだ付け性が向上し、半導体素子の長期信頼性を確保することできる。
　実施の形態４．
　実施の形態４では、実施の形態３に示す構成の半導体素子が形成されているが、実施の形態２に示す製造方法で電極４上に第１接合用電極６が形成されており、裏電極５上への第１接合用電極６１の形成は、ＣＭＰを実施しないことを除いては、実施の形態２に示す製造方法で形成されている。他の構成要素については、実施の形態１および３で説明しているため、重複する説明は省略する。
　本実施の形態においては、裏電極５は無電解めっきによりめっきが可能であるようにするため、例えば、アルミニウム（電極４と同じ材料）、または、ケイ素、シリコン、銅等を含むアルミニウム合金が使用される。
　図１２を参照して、本実施の形態の半導体素子の製造方法では、主に、半導体チップ１上への電極４の形成、裏電極５の形成、および、無電解めっき処理が、この順で実施される。
　本実施の形態においては、実施の形態２で示した無電解ニッケルめっきおよびＣＭＰを行うことによって、凹凸部を有する電極４に対して平滑な無電解ニッケルめっき層を析出させ、実施の形態２で示したＣＭＰを行わず、無電解ニッケルめっきを行うことによって、平滑な裏電極５に対して平滑な無電解ニッケルめっき層を析出させる。そして、無電解金めっきを行うことによって、電極４上の無電解ニッケルめっき層および裏電極５上の無電解ニッケルめっき層に対して同時に平滑な無電解金めっき層を析出させる。なお、実施の形態１と同様に、第２接合用電極が無電解金めっき層であることは一例であり、第２接合用電極は、例えば、無電解パラジウムめっき層であってもよい。
　以上説明したプロセスフローにて、無電解めっき法によって、半導体チップ１の表裏両面に第１接合用電極６，６１および第２接合用電極７，７１が形成された半導体素子を得ることができる。
　得られた半導体素子は、図１３に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、局所的な腐食が抑制される。また、得られた半導体素子は、図１３に示されるような無電解ニッケルめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、はんだ接合時に凹部でのボイドの発生が抑制される。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
　以上のとおり、本実施の形態においては、電極に凹凸がある場合でも、第１接合用電極と第２接合用電極の表面を平滑に形成することで、局所的なニッケルの腐食およびボイドの発生を抑制されるので、はんだ付け性が向上し、半導体素子の長期信頼性を確保することできる。
　実施の形態５．
　実施の形態５では、上述した実施の形態１～４にかかる半導体素子のいずれかにおいて、第２接合用電極７が多層からなる。他の構成要素については、実施の形態１～４で説明しているため、重複する説明は省略する。
　図１４を参照して、本実施の形態の半導体素子において、第２接合用電極が第１層７ａおよび第２層７ｂからなる２層構造を有する。第１層７ａは、パラジウム、パラジウムリンまたはパラジウム合金を含むことが好ましい。第１層７ａとしては、例えば、無電解パラジウムめっき層が挙げられる。第２層７ｂは、金を含むことが好ましい。第２層７ｂとしては、例えば、無電解金めっき層が挙げられる。
　ただし、第１層７ａおよび第２層７ｂは、パラジウムめっき層および金めっき層に限定されず、第１接合用電極６、第１層７ａおよび第２層７ｂの接合を可能とするめっき層であればよい。このようなめっき層として、例えば、電解銅めっき層等を利用しても、同様の効果を奏することが期待される。
　第１層７ａおよび第２層７ｂは、無電解めっき法によって形成されたものであることが好ましい。
　図１５は、本実施の形態における無電解めっきのフロー図である。本実施の形態において、無電解ニッケルめっきまでは実施の形態１と同じ手順であるが、その後に無電解パラジウムめっきおよび無電解金めっきをこの順で行う。以下、無電解パラジウムめっきおよび無電解金めっきについて説明するが、その他の工程については実施の形態１～４で説明しているため、重複する説明は省略する。
　ここで利用する無電解パラジウムめっきは、一般的には置換型であり、ニッケルとパラジウムが置換することでパラジウムめっきが析出する。還元剤としては、ギ酸や次亜リン酸が利用される。第１層７ａの厚みは、例えば、０．１μｍ以上１．０μｍ以下であることが好ましい。
　この無電解パラジウムめっき層を、無電解ニッケルめっき層および無電解金めっき層の間に設けることで、熱により金めっき層の表面にニッケルが拡散することを抑制することができる。
　次に、無電解金めっきを実施する。無電解金めっきは、上述のように、一般的に置換型であるが、置換還元型でもよく、置換型および還元型を連続して実施してもよい。
　一方、いずれの方法で無電解金めっきを実施しても、無電解金めっき層は、無電解パラジウムめっき層を通して、無電解ニッケルメッキ層を局所的に腐食する。そして、無電解ニッケルめっき層の表面に凹凸がある場合、無電解パラジウムめっき層があれば、ガルバニック作用により凹部の局所的な腐食が促進される。そのため、無電解パラジウムめっき層がある場合、下地の無電解ニッケルめっき層は平滑であることが好ましい。
　以上説明したプロセスフローにて、無電解めっき法によって、凸部を有する電極４の表面に平滑な第１接合用電極６（ニッケルめっき層）と、平滑な第２接合用電極７である第１層７ａ（パラジウムめっき層）および第２層７ｂ（金めっき層）と、を析出させてなる半導体素子を得ることができる。
　なお、第２接合用電極７の構成は、２層に限定されず、３層以上であってもよい。この場合、第２接合用電極７において、第１接合用電極６と接する層、すなわち、最下層は、パラジウム、パラジウムリンまたはパラジウム合金を含むことが好ましく、第１接合用電極６から最も離れた層、すなわち、最上層は、金を含むことが好ましい。例えば、第２接合用電極７が３層からなる場合、最下層を無電解パラジウムめっき層、最上層を還元型の無電解金めっき層、最上層と最下層との間の層、すなわち、中間層を置換型の無電解金めっき層、となるように構成することが挙げられる。
　得られた半導体素子は、図１６に示されるような無電解ニッケルめっき層、無電解パラジウムめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、局所的な腐食が抑制される。また、無電解パラジウムめっき層が平滑であることにより、無電解金めっき層の表面へのニッケルの拡散がを防止され、はんだとの接合強度が向上する。さらに、得られた半導体素子は、図１６に示されるような無電解ニッケルめっき層、無電解パラジウムめっき層および無電解金めっき層の表面に凹凸部がある場合と比べて、はんだ接合時に凹部でのボイドの発生が抑制される。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
　以上のとおり、本実施の形態においては、電極に凹凸がある場合でも、第１接合用電極と、第２接合用電極である第１層および第２層と、の表面を平滑に形成することで、局所的なニッケルの腐食およびボイドの発生を抑制されるので、はんだ付け性が向上し、半導体素子の長期信頼性を確保することできる。
　実施の形態６.
　本実施の形態は、上述した実施の形態１～５にかかる半導体素子のいずれかを電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本開示を適用した場合について説明する。
　図１７は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図１７に示す電力変換システムは、電源１００、電力変換装置２００および負荷３００から構成されている。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池または蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１７に示されるように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えており、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子および各還流ダイオードの少なくともいずれかは、上述した実施の形態１～５のいずれかの半導体素子に相当する半導体装置２０２が有するスイッチング素子または還流ダイオードである。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示せず）を備えているが、駆動回路は半導体装置２０２に内蔵されていてもよいし、半導体装置２０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置２００では、主変換回路２０１を構成する半導体装置２０２として、実施の形態１～５の半導体素子のいずれかを適用するため、本実施の形態に係る電力変換装置２００は、向上された長期信頼性を実現することができる。
　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
　また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機もしくはレーザー加工機、または、誘導加熱調理器もしくは非接触給電システムの電源装置として用いることもでき、さらには、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　半導体チップ、２　ゲート酸化膜、３　ゲート電極、４　電極、５　裏電極、６，６１　第１接合用電極、７，７１　第２接合用電極、７ａ　第１層、７ｂ　第２層、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　半導体装置、２０３　制御回路、３００　負荷。

Claims (20)

  1. 　半導体チップと、
    　前記半導体チップの少なくとも一方の主面に設けられた電極と、
    　前記電極上に設けられた第１接合用電極と、
    　前記第１接合用電極上に設けられた第２接合用電極と、を備え、
    　前記電極は、前記第１接合用電極側の表面に凸部を有し、
    　前記第１接合用電極において、前記第２接合用電極側の表面は平滑であり、
    　前記第２接合用電極において、前記第１接合用電極と反対側の表面は平滑である、半導体素子。
  2. 　前記電極は、アルミニウムまたはアルミニウム合金を含み、
    　前記第１接合用電極は、ニッケル、ニッケルリンまたはニッケルボロンを含み、
    　前記第２接合用電極は、金を含む、請求項１に記載の半導体素子。
  3. 　前記第２接合用電極は、多層からなる、請求項１または２に記載の半導体素子。
  4. 　前記第２接合用電極における多層の最下層は、パラジウム、パラジウムリンまたはパラジウム合金を含み、
    　前記第２接合用電極における多層の最上層は、金を含む、請求項３に記載の半導体素子。
  5. 　前記凸部の高さは、１．０μｍ以上である、請求項１～４のいずれか１項に記載の半導体素子。
  6. 　前記半導体チップと前記電極との間に設けられたゲート酸化膜と、
    　前記ゲート酸化膜内に設けられたゲート電極と、をさらに備え、
    　前記凸部は、前記ゲート酸化膜の上方に位置する、請求項１～５のいずれか１項に記載の半導体素子。
  7. 　前記半導体素子は、表電極と裏電極とを備える表裏導通型の半導体素子であり、
    　前記電極は、前記表電極を含む、請求項１～６のいずれか１項に記載の半導体素子。
  8. 　前記第１接合用電極および前記第２接合用電極が、前記裏電極上にも設けられている、請求項７に記載の半導体素子。
  9. 　請求項１～８のいずれか１項に記載の前記半導体素子を有し、入力される電力を変換して出力する主変換回路と、
    　前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
  10. 　半導体素子の製造方法であって、
    　半導体チップの少なくとも一方の主面に電極を形成する第１工程と、
    　前記電極上に第１接合用電極を形成する第２工程と、
    　前記第１接合用電極上に第２接合用電極を形成する第３工程と、を備え、
    　前記第１工程において、前記電極の前記第１接合用電極側の表面に凸部が形成され、
    　前記第２工程において、前記第１接合用電極の前記第２接合用電極側の表面が平滑に形成され、
    　前記第３工程において、前記第２接合用電極の前記第１接合用電極と反対側の表面が平滑に形成される、製造方法。
  11. 　前記電極はアルミニウムまたはアルミニウム合金を含み、
    　前記第１接合用電極は、ニッケル、ニッケルリンまたはニッケルボロンを含み、
    　前記第２接合用電極は、金を含む、請求項１０に記載の製造方法。
  12. 　前記第２接合用電極は、多層からなる、請求項１０または１１に記載の製造方法。
  13. 　前記第２接合用電極における多層の最下層は、パラジウム、パラジウムリンまたはパラジウム合金を含み、
    　前記第２接合用電極における多層の最上層は、金を含む、請求項１２に記載の製造方法。
  14. 　前記凸部の高さは、１．０μｍ以上である、請求項１０～１３のいずれか１項に記載の製造方法。
  15. 　前記第１工程の前に、前記半導体チップと前記電極との間にゲート酸化膜と、前記ゲート酸化膜内にゲート電極と、を形成する工程をさらに備え、
    　前記第１工程において、前記凸部が前記ゲート酸化膜の上方に形成される、請求項１０～１４のいずれか１項に記載の製造方法。
  16. 　前記半導体素子は、表電極と裏電極とを備える表裏導通型の半導体素子であり、
    　前記電極は、前記表電極を含む、請求項１０～１５のいずれか１項に記載の製造方法。
  17. 　前記第１接合用電極および前記第２接合用電極が、前記裏電極上にも形成される、請求項１６に記載の製造方法。
  18. 　前記第１接合用電極は、無電解ニッケルめっき法によって形成され、４．０μｍ／ｈｒ以上１０μｍ／ｈｒ以下のニッケルの析出速度で、前記第２接合用電極側の表面が平滑になるまで行う、請求項１０～１７のいずれか１項に記載の製造方法。
  19. 　前記第１接合用電極は、無電解ニッケルめっき法およびＣＭＰ法をこの順に行うことによって形成される、請求項１０～１７のいずれか１項に記載の製造方法。
  20. 　請求項１０～１９のいずれか１項に記載の製造方法で製造された、半導体素子。
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