JP6892023B1 - 半導体装置、半導体装置の製造方法および電力変換装置 - Google Patents

半導体装置、半導体装置の製造方法および電力変換装置 Download PDF

Info

Publication number
JP6892023B1
JP6892023B1 JP2020564692A JP2020564692A JP6892023B1 JP 6892023 B1 JP6892023 B1 JP 6892023B1 JP 2020564692 A JP2020564692 A JP 2020564692A JP 2020564692 A JP2020564692 A JP 2020564692A JP 6892023 B1 JP6892023 B1 JP 6892023B1
Authority
JP
Japan
Prior art keywords
metal member
semiconductor device
metal
insulating
outer edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020564692A
Other languages
English (en)
Other versions
JPWO2022029828A1 (ja
Inventor
佐藤 祐司
祐司 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6892023B1 publication Critical patent/JP6892023B1/ja
Publication of JPWO2022029828A1 publication Critical patent/JPWO2022029828A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/43Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/03011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

ボンディングされた配線部材の半導体素子を含む下地への影響を軽減して信頼性を向上させた半導体装置を得る。第一主面を有する半導体素子(1)と、第一主面上に形成された第一金属部材(2)と、第一金属部材(2)の上面上に形成された第二金属部材(3)と、第二金属部材(3)の上面上に形成された第三金属部材(4)と、第三金属部材(4)の上面上に形成された銅を主成分とする第四金属部材(5)と、第三金属部材(4)の形成位置に対応した第四金属部材(5)の上面上に接合する銅を主成分とする配線部材(6)と、を備えた半導体装置である。

Description

本開示は、銅配線を用いるための電極構造を有する半導体装置、半導体装置の製造方法および電力変換装置に関する。
近年、電力用の半導体装置では、高電流密度化が求められている。高電流密度化のために、高温の条件下での駆動に耐えうる半導体装置が求められている。そのような半導体装置においては、半導体装置と外部端子を接続する金属配線として、銅配線(ワイヤ)を用いることが提案されている。
一般に、直径100μm程度の金属ワイヤを半導体装置にボンディングするのに、超音波による振動エネルギーを金属ワイヤに付与してボンディングする手法がある。この手法では、金属ワイヤとして銅ワイヤをボンディングする際の超音波のエネルギーは、アルミニウムワイヤをボンディングする際の超音波エネルギーよりも大きいエネルギーが必要とされる。
このため、従来の半導体装置では、銅ワイヤをボンディングするために、電極が形成された半導体素子に大きなエネルギーが作用する。このエネルギーによる下地への影響を軽減するために、銅ワイヤがボンディングされる電極の最表面には銅を用い、さらに、銅の下には最表面の銅よりビッカース硬度の高い銅(Cu)、或いはニッケル(Ni)を形成することで、ワイヤボンディング性を向上させる方法が記載されている(例えば、特許文献1)。
特開2018−37684号公報
しかしながら、特許文献1に記載の半導体装置においては、銅ワイヤをボンディングする場合、硬度の高い材料の下に硬度の低い材料があると、硬度の高い材料で生じたクラックは、硬度の低いアルミニウムへも進展するので、半導体装置の信頼性が劣化するという問題点があった。
本開示は、上述のような問題を解決するためになされたもので、金属配線のボンディング時の半導体素子を含む下地への影響を軽減することで、信頼性を向上させた半導体装置を得ることを目的としている。
本開示に係る半導体装置は、第一主面を有する半導体素子と、第一主面上に形成された
第一金属部材と、第一金属部材の上面上に形成された第二金属部材と、第二金属部材の上
面上に形成された第三金属部材と、第三金属部材の上面上に形成された銅を主成分とする
第四金属部材と、第三金属部材の形成位置に対応した第四金属部材の上面上に接合する銅
を主成分とする配線部材と、を備え、第一金属部材の材料は、アルミニウムであり、第二
金属部材の材料は、銅である、半導体装置である。
本開示によれば、第一金属部材の上面上に形成された第二金属部材と、第二金属部材の上面上に形成された第三金属部材とを形成し、銅を主成分とする配線部材を第三金属部材の形成位置に対応した第四金属部材の上面上に設けたので、ボンディングされた配線部材の半導体素子を含む下地への影響を軽減することが可能となり、半導体装置の信頼性を向上させることができる。
実施の形態1における半導体装置を示す平面構造模式図である。 実施の形態1における半導体装置を示す断面構造模式図である。 実施の形態1における半導体装置を示す断面構造模式図である。 実施の形態1における他の半導体装置を示す平面構造模式図である。 実施の形態1における他の半導体装置を示す断面構造模式図である。 実施の形態1における他の半導体装置を示す断面構造模式図である。 実施の形態1における半導体装置の製造工程を示す断面構造模式図である。 実施の形態1における半導体装置の製造工程を示す断面構造模式図である。 実施の形態1における半導体装置の製造工程を示す断面構造模式図である。 実施の形態1における半導体装置の製造工程を示す断面構造模式図である。 実施の形態1における半導体装置の製造工程を示す断面構造模式図である。 実施の形態1における半導体装置の製造工程を示す断面構造模式図である。 実施の形態2における半導体装置を示す断面構造模式図である。 実施の形態2における他の半導体装置を示す断面構造模式図である。 実施の形態2における他の半導体装置を示す平面構造模式図である。 実施の形態2における他の半導体装置を示す平面構造模式図である。 実施の形態2における他の半導体装置を示す平面構造模式図である。 実施の形態2における他の半導体装置を示す平面構造模式図である。 実施の形態2における半導体装置の製造工程を示す断面構造模式図である。 実施の形態2における半導体装置の製造工程を示す断面構造模式図である。 実施の形態2における半導体装置の製造工程を示す断面構造模式図である。 実施の形態2における半導体装置の製造工程を示す断面構造模式図である。 実施の形態2における半導体装置の製造工程を示す断面構造模式図である。 実施の形態2における他の半導体装置の製造工程を示す断面構造模式図である。 実施の形態3における半導体装置を示す平面構造模式図である。 実施の形態3における半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態3における他の半導体装置を示す断面構造模式図である。 実施の形態4における半導体装置を示す平面構造模式図である。 実施の形態4における他の半導体装置を示す平面構造模式図である。 実施の形態4における他の半導体装置を示す平面構造模式図である。 実施の形態4における他の半導体装置を示す平面構造模式図である。 実施の形態4における他の半導体装置を示す平面構造模式図である。 実施の形態4における他の半導体装置を示す平面構造模式図である。 実施の形態5における電力変換装置を適用した電力変換システムの構成を示すブロック図である。
はじめに、本開示の半導体装置の全体構成について、図面を参照しながら説明する。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。また、同一の符号を付したものは、同一又はこれに相当するものであり、このことは明細書の全文において共通することである。
実施の形態1.
図1は、実施の形態1における半導体装置を示す平面構造模式図である。図2は、実施の形態1における半導体装置を示す断面構造模式図である。図2は、図1の一点鎖線AAにおける断面構造模式図である。
図において、半導体装置100は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図において、半導体素子1の第一主面上には、第一金属部材2が配置(形成)されている。第一金属部材2の上面上には、第二金属部材3が形成されている。第二金属部材3の上面上には、第三金属部材4が形成されている。第三金属部材4の上面上には、第四金属部材5が形成されている。第四金属部材5の上面上には、銅を主成分とするボンディングワイヤ6が接合されている。第四金属部材5の上面上の接合領域61は、ボンディングワイヤ6と第四金属部材5の上面との接合部分である。ボンディングワイヤ6は、第四金属部材5の上面上の接合領域61に接合している。
図1において、ボンディングワイヤ6と第四金属部材5との接合領域61は、点線にて表示している。ボンディングワイヤ6の接合領域61は、第四金属部材5の外縁よりも内側に形成されている。ボンディングワイヤ6の接合領域61の対向する辺方向にボンディングワイヤ6は延在している。
図2において、ボンディングワイヤ6は、ボンディングワイヤ6の接合領域61の対向する側のボンディングワイヤ6の延在方向に対して第四金属部材の上面から離れる方向へ屈曲している。言い換えると、ボンディングワイヤ6は、第四金属部材5の上面との距離が増加する方向へ屈曲している。
半導体素子1は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの電力用半導体素子などを用いることができる。また、半導体素子1の材料としては、珪素(Si:Silicon)、炭化珪素(SiC:Silicon Cabide)、および窒化ガリウム(GaN:Gallium Nitride)を用いることができる。
しかしながら、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5が形成できる半導体素子1であれば、構造・材料・形状は問わない。半導体素子1の厚さは、50μmから500μmが考えられる。半導体素子1の厚さは、半導体素子1の適用される定格電圧、電流に応じて適宜選択されることができる。
第一金属部材2は、半導体素子1の第一主面上に形成される。第一金属部材2の材料としては、例えば、アルミニウム(Al)を用いることができる。ただし、第一金属部材2の材料としては、Alに限定されるものではなく、銅(Cu)、ニッケル(Ni)、タングステン(W)、コバルト(Co)、クロム(Cr)、チタン(Ti)およびこれらの合金材料を適用することができる。第一金属部材2の膜厚は、1μmから50μmの範囲である。
第一金属部材2としてNiを用いる場合は、Niの膜厚は厚いほうがワイヤボンディング性が向上する効果は高いが、Niの膜厚を厚すぎると膜応力が増加して割れる可能性が高くなるため、膜厚としては5μmから20μmの範囲が望ましい。
第二金属部材3は、第一金属部材2の上面上に形成される。第二金属部材3の材料としては、例えば、Cuを用いることができる。第二金属部材3の材料としては、Cuに限定されるものではなく、マグネシウム(Mg)、鉄(Fe)、すず(Sn)、パラジウム(Pd)および亜鉛(Zn)を適用することができる。第二金属部材3の膜厚は、1μmから50μmの範囲である。
第三金属部材4は、第二金属部材3の上面上に形成される。第三金属部材4の材料としては、例えばNiを用いることができる。第三金属部材4の材料としては、Niに限定されるものではなく、Co、Cr、W、窒化チタン(TiN)およびこれらの合金材料を適用することができる。第三金属部材4の膜厚は、1μmから50μmの範囲である。第三金属部材4の材料としてCoおよびCrを用いた場合は、これらの材料をめっきで形成することができるので、第三金属部材4の膜厚は、1μmから20μmの範囲であることがより好ましい。
第四金属部材5は第三金属部材4の上面上に形成される。第四金属部材5としては、Cuを主成分とする材料を用いることができる。第四金属部材5の膜厚は、1μmから50μmの範囲である。
ここで、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の材料の関係について説明する。
第四金属部材5は、後述するボンディングワイヤ6としてCuを主成分とする材料を用いることから、Cuボンディングワイヤ6の半導体素子1の第一主面上へのワイヤボンディング性を考慮した場合、Cuを主成分とする材料が選択される。そして、第二金属部材3または第三金属部材4のいずれかは、Cuボンディングワイヤ6の半導体素子1の第一主面上へのワイヤボンディング時の下方へ負荷(ダメージ)を軽減するために、第四金属部材5の硬度以上の材料が用いられる。ここで、硬度とは、例えば、ビッカース硬度により規定される値であるが、他の硬度の指標を用いても同様の関係となる。
特に、第三金属部材4としてNiを用いることで、ワイヤボンディング時に発生する負荷(ダメージ)を第二金属部材3よりも下方へ伝搬することを抑制するダメージ抑制層として機能する。
第二金属部材3は、半導体装置100が動作時の発熱による熱応力に起因するダメージを抑制するダメージ抑制層として機能する。このため、第二金属部材3の硬度は、第三金属部材4の硬度以下の材料が用いられる。
第一金属部材2の硬度は、第二金属部材3および第三金属部材4の硬度以下(柔らかい)の材料である。上述のように、第二金属部材3は、第一金属部材2の硬度以上の材料を用いることで、熱応力によるダメージの影響を第一金属部材2へ伝搬することを抑制することができる。なお、各材料の硬度については、同じでも効果があるが、各材料間の硬度差が生じる材料を用いることが効果的である。
具体的には、第一金属部材2から第四金属部材5までの層構成の中に、Cu/Ni/Cuのサンドイッチ構造を含んでいることが必要である。特に、このCu/Ni/Cuのサンドイッチ構造は、第四金属部材5/第三金属部材4/第二金属部材3のように、それぞれが隣接して配置されていることが望ましい。しかしながら、必ずしも隣接している必要はなく、第四金属部材5/第二金属部材3/第一金属部材2または、第四金属部材5/第三金属部材4/第一金属部材2の層構造のように、結果的に、NiがCuに挟まれた構成となっていればよい。第一金属部材2、第二金属部材3および第三金属部材4のうち、Cu、Niでない金属部材は、第一金属部材2であれば、半導体素子1の第一主面に形成することが、一般的であるAlであることが考えられる。そして、この場合の構成としては、第一金属部材2から第四金属部材5までの構成としてAl/Cu/Ni/Cuの構成が考えられる。その他の場合として、Cu、Ni、Cuでない層は、上に記載の金属とし、バリアメタルや密着層としての機能を果たすことが想定される。
また、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5以外に、これらの金属部材間に、適宜拡散バリア層や、密着層を挟むことがきる。拡散バリア層または密着層としては、W、Co、Cr、Ti、Pd、Ptおよびこれらの合金を適用することができ、本開示の効果が得られれば、これに限定されず他の材料でも構わない。
さらに、第四金属部材5の上面上に、第四金属部材5の上面からの酸化防止のために、酸化防止膜を別途形成してもよい。酸化防止膜としては、有機系材料または、金属などの無機材料でも適用することができる。酸化防止膜が、金属材料である場合は、Au、Ag、PdおよびPtなどを用いることができる。酸化防止膜は、貴金属材料であることが望ましい。ただし、本開示の効果を損なわなければ、これに限定されず適用することができる。
このように、金属部材間に拡散バリア層を設けることで、各層間での金属原子の相互拡散が抑制できる。また、金属部材間に密着層を設けることで、各層間の密着性を向上させることができる。さらに、金属部材間に酸化防止膜を設けることで、酸化による不具合(密着性不足)を抑制することができる。
配線部材6は、第四金属部材5の上面上に形成される。配線部材6の材料としては、Cuを主成分としたものが適用できる。配線部材6の成分中には、Cu以外に他の金属や有機成分などの異種材料を含んでいてもよい。また、配線部材6の表面が、他の金属や有機成分などでコーティングされていてもよい。配線部材6の形状としては、板状、箔状、またはワイヤ状が適用できる。配線部材6として最適な形状は、ワイヤ状であり、ワイヤ状の配線部材6の太さとしては、直径100μmから500μmであることが望ましい。ただし、特に本開示の効果を損なわなければ、構造、材料および形状は問わない。
図3は、実施の形態1における他の半導体装置を示す平面構造模式図である。図4は、実施の形態1における他の半導体装置を示す断面構造模式図である。図4は、図3の一点鎖線BBにおける断面構造模式図である。
図において、半導体装置101は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図3において、半導体装置100の最外縁は、半導体素子1の外縁である。半導体素子1の外縁よりも内側には、第四金属部材5の外縁がある。絶縁部材8は、第四金属部材5の外周(外縁)を囲んで配置されている。ボンディングワイヤ6と第四金属部材5との接合領域61は、点線にて表示している。ボンディングワイヤ6の接合領域61は、第四金属部材5の外縁よりも内側に形成されている。ボンディングワイヤ6の接合領域61の対向する辺方向にボンディングワイヤ6は延在している。
図4において、ボンディングワイヤ6は、ボンディングワイヤ6の接合領域61の対向する辺のボンディングワイヤ6の延在方向に対して第四金属部材5の上面から離れる方向へ屈曲している。言い換えると、ボンディングワイヤ6は、接合領域61の外縁よりも外側で第四金属部材5の上面との距離が増加する方向へ屈曲している。また、絶縁部材8の上面は、第四金属部材5の上面よりも高い位置に配置される。言い換えると、絶縁部材8の上面は、第四金属部材5の上面よりも上方へ突出している。
図5は、実施の形態1における他の半導体装置を示す断面構造模式図である。図6は、実施の形態1における他の半導体装置を示す断面構造模式図である。
図5において、半導体装置102は、図4の半導体装置101と同等の構成を備えているが、絶縁部材8の形態が異なっている。図4の半導体装置101では、絶縁部材8の上面は、第四金属部材5の上面よりも上方に配置されるが、半導体装置102では、絶縁部材8の上面は、第四金属部材5の上面よりも下方に配置されている。
積層された金属部材である第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5は、半導体装置として機能させるため、他の領域との絶縁性を確保するために、外周部の側面が絶縁性の材料である絶縁部材8で覆われることも考えられる。この場合は、半導体素子1自体は、積層された金属部材よりも大きな外形を有しており、絶縁部材8は、半導体素子1の第一主面(上面)上に形成される。
図4においては、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面と接している。絶縁部材8の上面は、第四金属部材5の上面よりも上方へ突出している。
図5においては、図4とは異なり、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち少なくとも積層された金属部材の一部の側面と接していればよい。
図6においては、図4で示した構造を複数個並べて配置してもよく、絶縁部材8が、半導体素子1の終端部となってもよい。図4に示した構造を複数個並べる構成とした場合、積層された金属部材の構成としては、少なくとも1つが図4に示した構造となっていれば、その他の領域が図4と異なる構造となっていてもよい。また、絶縁部材8が、半導体素子1の終端部となっている場合は、半導体素子1と絶縁部材8との位置関係は、絶縁部材8が、半導体素子1の第一主面の外縁よりも内側に形成されていてもよく、半導体素子1の終端部を共有して形成されていてもよい。また、絶縁部材8は、半導体素子1の第一主面の外縁よりも外側へはみ出していてもよい。さらに、絶縁部材8は、半導体素子1の側面および第一主面に対向する第二主面(裏面)を覆って配置されていてもよい。
絶縁部材8の材料としては、ポリイミドなどが考えられるが、本開示の機能を損なわれなければ、どのような材料でも適用できる。
次に、本実施の形態に記載の半導体装置100の製造方法について説明する。
図7から図12は、実施の形態1における半導体装置の製造工程を示す断面構造模式図である。
本実施の形態1の主要な製造工程は、大きく分けて6つ工程である。第一工程としては、半導体素子1に半導体素子として機能させるための処理をおこなう(半導体素子準備工程)。第二工程としては、半導体素子1の第一主面上に、第一金属部材2を形成する(第一金属部材形成工程)。第三工程としては、第一金属部材2の上面上に、第二金属部材3を形成する(第二金属部材形成工程)。第四工程としては、第二金属部材3の上面上に、第三金属部材4を形成する(第三金属部材形成工程)。第五工程としては、第三金属部材4の上面上に第四金属部材5を形成する(第四金属部材形成工程)。第六工程としては、第四金属部材5の上面上に、配線部材であるボンディングワイヤ6を形成する(配線部材形成工程)。これらの工程を経ることで、半導体装置100が製造できる。
はじめに、第一工程は、半導体素子1に半導体素子として機能させるための処理を行う。
次に、図7に示すように、第二工程は、半導体素子1の第一主面上に第一金属部材2を形成する。第一金属部材2の形成方法としては、化学気相成長法(Chemical Vaper Deposition:CVD法)、物理気相成長法(Physical Vaper Deposition:PVD法)またはめっき法が考えられる。めっき法としては、無電解めっきと電解めっきの2種類がある。めっき法を用いた場合、めっき処理工程の詳細な工程(プロセス)については、第一金属部材2が形成できれば、どのような工程・手法・形成条件でも適用できる。また、めっき膜を形成するため必要な前工程があれば、必要に応じて実施してもよい。
PVD法としては、例えば、スパッタ成膜が適用できる。スパッタ成膜の種類として、マグネトロンスパッタ、蒸着、またはイオンビームスパッタと数多くのスパッタ方法があり、目的とする第一金属部材2が形成できれば、どのようなスパッタ方法でも適用できる。
また、スパッタ成膜時の電源の種類としては、直流型と交流型とがあるが、目的とする第一金属部材2が形成できれば、どのようなスパッタ方法でも適用できる。なお、スパッタ成膜条件としては、成膜時の加熱の有無、アシスト成膜の有無、投入電力およびガス流量等の設定パラメータが多くあるが、目的とする第一金属層が形成できれば、どのような成膜条件でも適用できる。
電解めっき法を用いて第一金属部材2を形成する場合には、めっき膜形成のためのシード層の形成と、必要に応じて半導体素子1の第一主面との密着性向上のために密着膜の形成が必要となる場合がある。シード層の形成方法と密着層の形成方法は、上述したCVD法またはPVD法を適用することができ、目的とする膜が形成できれば、いずれの形成方法を用いても構わない。しかしながら、半導体素子1の構成あるいはシード層および密着層として必要な膜厚の観点から、シード層と密着層との形成は、スパッタ成膜で実施することが望ましい。
次に、図8に示すように、第三工程として、第一金属部材2の上面上に、第二金属部材3を形成する。第二金属部材3の形成方法としては、上述の第一金属部材2と同様の形成方法を適用することができる。
次に、図9に示すように、第四工程として、第二金属部材3の上面上に、第三金属部材4を形成する。第三金属部材4の形成方法としては、上述の第一金属部材2と同様の形成方法を適用することができる。
次に、図10に示すように、第五工程として、第三金属部材4の上面上に、第四金属部材5を形成する。第四金属部材5の形成方法としては、上述の第一金属部材2と同様の形成方法を適用することができる。
次に、図11に示すように、第六工程として、第四金属部材5の上面上に、ボンディングワイヤ6を形成する。ボンディングワイヤ6の形成方法としては、熱圧着、超音波エネルギーによる接合およびはんだなどの接合材による接合がある。本開示の目的を鑑みれば、ボンディングワイヤ6の形成方法としては、超音波エネルギーによる接合で行うことが望ましい。超音波エネルギーによる接合形成は、荷重、振幅および処理時間など様々なパラメータがあるが、目的とする接合が得られれば、どのような方法、条件でも適用できる。ツール9を用いて、ボンディングワイヤ6を第四金属部材5の上面方向11へ押し当てながら、ツール9を半導体素子1の第一主面に平行な方向に振動10することで超音波エネルギーを加えることで、第四金属部材5の上面とボンディングワイヤ6とが、第四金属部材5の上面と接合領域61で接合される。
これらの工程を経ることで、図12に示した半導体装置100を製造することができる。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
実施の形態2
本実施の形態2においては、実施の形態1で用いた第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち、少なくとも第四金属部材5の外縁は、その他の金属部材の外縁よりも内側に形成されるようにした点で異なる。金属部材を積層することで、金属部材の総膜厚が必然的に増加する。金属部材の総膜厚が増加することで、半導体素子1と直接金属部材とが接する箇所では応力が発生しやすくなるため、半導体素子1にクラックが入るなどの半導体素子1への損傷が起こる懸念がある。このように、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成したので、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。なお、その他の点については、実施の形態1と同様であるので、詳しい説明は省略する。
図13は、実施の形態2における半導体装置を示す断面構造模式図である。図において、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図13において、半導体素子1の第一主面上には、第一金属部材2が形成(接合)されている。第一金属部材2の上面上には、第二金属部材3が形成されている。第二金属部材3の上面上には、第三金属部材4が形成されている。第三金属部材4の上面上には、第四金属部材5が形成されている。第四金属部材5の上面上には、銅を主成分とするボンディングワイヤ6が接合されている。第四金属部材5の上面上の接合領域61は、ボンディングワイヤ6と第四金属部材5の上面との接合部分である。ボンディングワイヤ6は、第四金属部材5の上面上の接合領域61に接合している。第四金属部材5の外縁は、第一金属部材2、第二金属部材3および第三金属部材4の外縁よりも内側に配置されている。
図14は、実施の形態2における他の半導体装置を示す断面構造模式図である。図15は、実施の形態2における他の半導体装置を示す平面構造模式図である。図14においては、第四金属部材5の外縁よりも外側である第三金属部材4の上面の外周領域に絶縁部材8が配置されている。絶縁部材8は、第四金属部材5の側面と接している。絶縁部材8の上面は、第四金属部材5の上面よりも上部へ突出している。図15においては、絶縁部材8は、第四金属部材5の側面に接して、第三金属部材4の上面の外周領域から半導体素子1の第一主面上まで、第三金属部材4、第二金属部材3および第二金属部材3の側面に接して配置されている。
図16は、実施の形態2における他の半導体装置を示す断面構造模式図である。図16は、図13に示した半導体装置200の第二金属部材3および第三金属部材4が、第四金属部材5と同じ外形(外縁)とした形状である。図において、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図16において、半導体素子1の第一主面上には、第一金属部材2が形成(接合)されている。第一金属部材2の上面上には、第二金属部材3が形成されている。第二金属部材3の上面上には、第三金属部材4が形成されている。第三金属部材4の上面上には、第四金属部材5が形成されている。第四金属部材5の上面上には、銅を主成分とするボンディングワイヤ6が接合されている。第四金属部材5の上面上の接合領域61は、ボンディングワイヤ6と第四金属部材5の上面との接合部分である。ボンディングワイヤ6は、第四金属部材5の上面上の接合領域61に接合している。第二金属部材3、第三金属部材4および第四金属部材5の外縁は、同じ大きさであり、第一金属部材2の外縁は、第二金属部材3の外縁よりも外側に配置されている。
図17は、実施の形態2における他の半導体装置を示す断面構造模式図である。図18は、実施の形態2における他の半導体装置を示す平面構造模式図である。図17においては、第四金属部材5の外縁よりも外側である第一金属部材2の上面の外周領域に絶縁部材8が配置されている。絶縁部材8は、第四金属部材5、第三金属部材4および第二金属部材3の側面と接している。絶縁部材8の上面は、第四金属部材5の上面よりも上部へ突出している。図18においては、絶縁部材8は、第四金属部材5から第二金属部材3までの側面に接して、第一金属部材2の上面の外周領域から半導体素子1の第一主面上まで配置されている。
このように、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくとも1つの金属部材の周囲に配置されていればよい。絶縁部材8の配置としては、第三金属部材4の上面上で、第四金属部材5の側面に接して第四金属部材5の周囲に配置されていてもよい。また、絶縁部材8の配置としては、第一金属部材2の上面上で、第二金属部材3、第三金属部材4および第四金属部材5の側面に接して第二金属部材3、第三金属部材4および第四金属部材5の周囲に配置されていてもよい。さらに、絶縁部材8の配置としては、第一金属部材2の上面上で、第二金属部材3、第三金属部材4および第四金属部材5の側面に接して第二金属部材3、第三金属部材4および第四金属部材5の周囲に配置されていてもよい。この場合、絶縁部材8は。第一金属部材2の側面および半導体素子1の第一主面上に配置されていてもよい。
上述のように、第四金属部材5の外縁は、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に配置されることで、応力による半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。第四金属部材5の外縁は、第一金属部材2、第二金属部材3および第三金属部材4のいずれかの複数の金属部材の外縁よりも内側に配置されることでも、同様の効果を得ることができる。
例えば、第一金属部材2と第二金属部材3との外縁が一致しており、第三金属部材4と第四金属部材5との外縁が一致しており、第三金属部材4と第四金属部材5との外縁が、第一金属部材2と第二金属部材3との外縁よりも内側に配置されてもよい。
あるいは、第二金属部材3と第三金属部材4と第四金属部材5との外縁が一致しており、第二金属部材3と第三金属部材4と第四金属部材5との外縁が、第一金属部材2の外縁よりも内側に配置されていてもよい。また、第一金属部材2と第二金属部材3と第三金属部材4との外縁が一致しており、第四金属部材5の外縁が、第一金属部材2と第二金属部材3と第三金属部材4との外縁よりも内側に配置されていてもよい。
本開示の効果をより得るためには、第二金属部材3の外縁は、第一金属部材2の外縁の内側にある方が望ましい。また、第四金属部材5の外縁は、第二金属部材3と第三金属部材4のどちらか、あるいはその両方の外縁よりも外側にある場合においても、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4のいずれかの金属部材の外縁の内側に配置されていればよい。
このように、金属部材を積層することで、金属部材の総膜厚が必然的に増加する。金属部材の総膜厚が増加することで、半導体素子1と直接金属部材とが接する箇所では応力が発生しやすくなるため、半導体素子1にクラックが入るなどの半導体素子1への損傷が起こる懸念がある。
しかしながら、例えば、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成することで、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。
次に、本実施の形態に記載の半導体装置200の製造方法について説明する。
図19から図23は、実施の形態2における半導体装置の製造工程を示す断面構造模式図である。
例えば、図14に示した第四金属部材5の外縁を、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に配置する方法としては、レジスト材または金属マスクを用いて、金属部材の形成領域を制限する方法がある。
レジスト材を用いて、第四金属部材5の外縁を第三金属部材4の外縁よりも内側に配置する場合は、以下工程を経ることでできる。
まず、図19に示すように、実施の形態1で示した第五工程までを実施して、半導体素子1の第一主面上に第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5を形成する。この際、第六工程を実施前に以下の工程を実施する。
次に、図20に示すように、第七工程として、第四金属部材5の上面上に、レジスト材7を塗布する(レジスト材塗布工程)。用いるレジスト材7としては、ポジレジストあるいはネガレジストが適用できる。レジスト材7としてフォトレジストを用いた場合、第四金属部材5まで形成された半導体素子1上へのレジストパターンの形成工程は、まず、レジスト材7を第四金属部材5まで形成された半導体素子1の第四金属部材5の上面上に塗布し、スピンコートすることで第四金属部材5まで形成された半導体素子1上の全面に均一にレジスト材7を行き渡らせる(濡れ広がらせる)。
次に、図21に示すように、第八工程として、均一に濡れ広がったレジスト材7が塗布され、第四金属部材5まで形成された半導体素子1上に、所定のパターンを設けたフォトマスクを置き、露光機で紫外線を照射する(写真製版工程)。紫外線の照射後、紫外線を照射したレジスト材7が塗布され、第四金属部材5まで形成された半導体素子1を現像液に浸して、紫外線照射で硬化しなかった領域のレジスト材7を除去する(写真製版工程)。
次に、図22に示すように、第九工程として、硬化しなかったレジスト材7が除去され、第四金属部材5の上面が露出した半導体素子1に対し、硬化したレジスト材7をマスクとして、レジスト材7が除去された箇所を、エッチングする(金属部材加工工程)。第四金属部材5のエッチング方法としては、ウェットエッチングまたはドライエッチングを適応することができる。第四金属部材5のエッチング方法としては、目的とするエッチングができれば、どのような方法でも適用可能である。
次に、図23示すように、第十工程として、レジスト材7を除去することで、第四金属部材5の所望のパターンを形成することが可能である(レジスト材除去工程)。レジスト材7の除去方法としては、ウェットエッチングまたはドライエッチングを適用することがでる。目的とする形状を維持したままレジスト材7を除去するためには、ウェットエッチングで選択的に除去する方法が望ましい。ウェットエッチングで用いるエッチング液としては、目的とする第四金属部材5の形状を維持したままレジスト材7が除去できれば、どのようなエッチング液であっても適用できる。
また、金属マスクを用いて第四金属部材5をエッチングする場合は、第四金属部材5が形成された半導体素子1の上面上に、金属マスクを配置してスパッタエッチングすることで、所望の形状の第四金属部材5を形成することができる。
なお、第三金属部材4の上面上に、外縁が第三金属部材4よりも内側にある第四金属部材5の形成方法を例に説明したが、図23に示しめすように第一金属部材2の上面上に、外縁が第一金属部材2の外縁よりも内側にある第二金属部材3を形成する場合でも同様の方法で形成することができる。各金属部材、ボンディングワイヤ6は、実施の形態との同様の方法で形成することができる。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
また、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成したので、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置の信頼性を向上することができる。
実施の形態3
本実施の形態3においては、実施の形態1、実施の形態2で用いた第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち、隣接する金属部材の界面のうち、少なくとも一つ以上の界面の外周領域に絶縁部材8が配置(挿入)した点が異なる。このように、積層された隣接する金属部材の外周領域に絶縁部材8を配置したので、半導体素子1の外周領域における応力の発生を低減できる。その結果、金属部材よりも柔らかい絶縁部材8によって応力の発生しやすい金属部材の外周領域での応力発生を抑制し、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置の信頼性を向上することができる。なお、その他の点については、実施の形態1、実施の形態2と同様であるので、詳しい説明は省略する。なお、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくともいずれか一つの側面に接して周囲を囲む。絶縁部材81は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくともいずれか一つの外周領域に配置される。
図25は、実施の形態3における半導体装置を示す平面構造模式図である。図26は、実施の形態3における半導体装置を示す断面構造模式図である。図26は、図25の一点鎖線CCにおける断面構造模式図である。図において、半導体装置300は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図25において、ボンディングワイヤ6と第四金属部材5との接合領域61は、点線にて表示している。ボンディングワイヤ6の接合領域61は、第四金属部材5の外縁よりも内側に形成されている。ボンディングワイヤ6の接合領域61の対向する辺方向にボンディングワイヤ6は延在している。第四金属部材5の外縁よりも内側には、絶縁部材81が配置されている。絶縁部材81は、接合領域61に対応する位置に絶縁部材81の開口部82を備える。絶縁部材81の開口部82は、二点鎖線にて表示している。絶縁部材81の内縁は、開口部82の外縁である。
図26において、絶縁部材81は、第一金属部材2の上面の外周領域に配置されている。絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材8の接合領域61に対応する領域には、開口部82が設けられている。絶縁部材81の開口部82では、第二金属部材3の厚さは、絶縁部材8の上面上に配置される第二金属部材3の厚さよりも絶縁部材81の厚さ分だけ厚くなる。このため、第二金属部材3の形状としては、第二金属部材3の下面側は、第一金属部材2の上面に向かって凸形状である。第二金属部材3の上面は平坦である。第三金属部材4の上面と下面とは、平坦な第二金属部材3の上面に配置されるため、その形状を反映して平坦面となっている。同様に、第四金属部材5の上面と下面とは、平坦な第三金属部材4の上面に配置されるため、その形状を反映して平坦面となっている。
第一金属部材2と第二金属部材3との層間に絶縁部材81を配置することで、絶縁部材81が配置された第一金属部材2の外周領域では、第一金属部材2と第二金属部材3とが絶縁部材8によって、上下に分断(縁切り)された構造となる。このように、金属部材よりも硬度が低い(柔らかい)絶縁部材81を用いて、第一金属部材2と第二金属部材3とを分断したので、連続して金属部材を積層した場合に比べて、応力発生に寄与する金属部材の厚みを減少したので、応力発生を抑制することができる。その結果、絶縁部材81を挿入することで、半導体素子1へ加わる応力を低減でき、クラックの発生による半導体素子1の損傷を低減でき、半導体装置200の信頼性を向上することができる。
ただし、第一金属部材2の外周領域に形成される絶縁部材81の第一金属部材2の外縁から内側への距離は短すぎると、金属部材の減少量が少ないため、応力緩和効果が限定的となり、半導体素子1へのクラック等による損傷の抑制効果も限定となる。逆に、絶縁部材81の第一金属部材2の外縁からの距離が長すぎると、第一金属部材2の上面上の絶縁部材81で覆われている領域が広範囲となる。絶縁部材81は、放熱性が低いため、第一金属部材2の上面上を広範囲に覆うことで、半導体装置200での放熱を妨げるので、絶縁部材81の第一金属部材2の外縁からの長さは、10μm以上100μm以下であることが望ましい。言い換えると、絶縁部材81の上面上の第二金属部材3の長さは、10μm以上100μm以下である。
また、絶縁部材81の材料としては、例えば、ポリイミドが適用できる。ただし、これに限定するものではなく、同様の効果が得られる材料であれば適用でき、特に、金属部材よりも硬度の低い材料であることが望ましい。
図27は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置301は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図27において、絶縁部材81は、第二金属部材3の下面の外周領域に配置されている。絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材81の接合領域61に対応する領域には、開口部82が設けられている。絶縁部材81の開口部82では、第一金属部材2の厚さは、絶縁部材81の下面に接して配置される第一金属部材2の厚さよりも絶縁部材8の厚さ分だけ厚くなる。言い換えると、絶縁部材81を配置した第一金属部材2の外周領域の厚さは、絶縁部材81の開口部82での厚さよりも絶縁部材81の厚さ分だけ薄くなっている。第一金属部材2の形状としては、第二金属部材3の下面に向かって凸形状である。第二金属部材3の上面は平坦である。第三金属部材4の上面と下面とは、平坦な第二金属部材3の上面に配置されるため、その形状を反映して平坦面となっている。同様に、第四金属部材5の上面と下面とは、平坦な第三金属部材4の上面に配置されるため、その形状を反映して平坦面となっている。
図28は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置302は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図28において、半導体装置302の形状としては、半導体装置300と半導体装置301との形状を合わせたような形状となっている。絶縁部材81は、第一金属部材2と第二金属部材3の界面を跨いで(界面を越えて両側に)配置されている。このため、第一金属部材2の形状としては、第二金属部材3の下面に向かって凸形状である。また、第二金属部材3の形状としては、第一金属部材2の上面に向かって凸形状である。第一金属部材2の凸部と第二金属部材3の凸部とが接しており、その周囲を絶縁部材81が囲んでいる。
図28において、絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材81の接合領域61に対応する領域には、開口部82が設けられている。絶縁部材81の開口部82では、第一金属部材2の厚さは、絶縁部材81の下面に接して配置される第一金属部材2の厚さよりも絶縁部材81の厚さ分だけ厚くなる。絶縁部材81の開口部82では、第二金属部材3の厚さは、絶縁部材81の上面上に配置される第二金属部材3の厚さよりも絶縁部材81の厚さ分だけ厚くなる。また、絶縁部材81の開口部82では、第一金属部材2の厚さは、絶縁部材81の下面に接して配置される第一金属部材2の厚さよりも絶縁部材81の厚さ分だけ厚くなる。言い換えると、絶縁部材81を配置した第一金属部材2の外周領域の厚さは、絶縁部材81の開口部82での厚さよりも絶縁部材81の厚さ分だけ薄くなっている。第二金属部材3の上面は平坦である。第三金属部材4の上面と下面とは、平坦な第二金属部材3の上面に配置されるため、その形状を反映して平坦面となっている。同様に、第四金属部材5の上面と下面とは、平坦な第三金属部材4の上面に配置されるため、その形状を反映して平坦面となっている。
図29は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置303は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図29において、半導体装置303の形状としては、半導体装置300で第一金属部材2の上面の外周領域に絶縁部材81を配置後、その形状に合わせて(維持して)第二金属部材3、第三金属部材4、第四金属部材5およびボンディングワイヤ6をそれぞれ配置している。このため、絶縁部材81の開口部82に対応する領域では、第二金属部材3、第三金属部材4および第四金属部材5の形状は下方に凸形状(上方に凹形状)である。また、ボンディングワイヤ6の形状も、第四金属部材5の形状を反映して、第四金属部材5との接合領域61では、下方に凸形状となっている。
図29において、絶縁部材81は、第一金属部材2の上面の外周領域に配置されている。絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材81の接合領域61に対応する領域には、開口部82が設けられている。第二金属部材3の厚さは、形成箇所(絶縁部材81の有無)によらず均一であるが、絶縁部材81の開口部82では、絶縁部材81の厚み分だけ窪んでいる(凹形状である)。第三金属部材4および第四金属部材5の形状は、第二金属部材3の上面に配置されるため、下地となる第二金属部材3の形状を反映して、第二金属部材3と同様の形状となる。ボンディングワイヤ6は、第四金属部材5の上面と接合されているが、その接合領域61は、絶縁部材81の開口部82に対応する第四金属部材5の凹部内である。このため、ボンディングワイヤ6は、接合領域61に対応する部分が凸形状となっている。
図30は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置304は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図30において、半導体装置304は、図28に示した半導体装置303の第四金属部材5の上面を平坦にした形状である。その他については、図28に示した半導体装置303と同様な形状をしている。
図31は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置305は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図31において、半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。図26に示した半導体装置300と同様の金属部材の構成であるが、半導体装置305では、絶縁部材8は、半導体素子1の第一主面上の外周領域で、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の周囲を囲んで配置した点が異なる。第一金属部材2の上面の外周領域に配置された絶縁部材81の側面は、金属部材の周囲に配置した絶縁部材8と接している。
図32は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置306は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図32に示す半導体装置306は、図31に示した半導体装置305の第一金属部材2の外縁を第一金属部材2を囲んで配置された絶縁部材8の外縁と同じ位置とした点が異なる。図31において、半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁よりも外側に配置されている。第一金属部材2の上面の外周領域には、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して、周囲を囲んで絶縁部材8が配置される。絶縁部材8の外縁は、第一金属部材2の外縁と面一となっている。第一金属部材2の上面の外周領域に配置された絶縁部材81の側面は、金属部材の周囲に配置した絶縁部材8と接している。
図33は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置307は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図33に示す半導体装置307は、図32に示した半導体装置306の第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して周囲を囲んで配置した絶縁部材8を取り除いた点が異なる。第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して周囲を囲んで配置した絶縁部材8を取り除いたことで、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面が露出している。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁よりも外側に配置されている。第一金属部材2の上面の外周領域には、上面を露出して絶縁部材81が突出している。絶縁部材81の外縁は、第一金属部材2の外縁と面一となっている。
図34は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置308は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図34に示す半導体装置308は、図33に示した半導体装置307の第一金属部材2の側面に接して周囲を囲んで配置した絶縁部材8を配置した点が異なる。半導体素子1の第一主面上の外周領域では、絶縁部材81は、第二金属部材3の外縁よりも外側へ突出した第一金属部材2の外周領域の上面を覆い、絶縁部材8は、第一金属部材2の側面に接している。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁よりも外側に配置されている。絶縁部材8の外縁は、半導体素子1の外縁と面一となっている。
図35は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置309は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図35に示す半導体装置309は、図34に示した半導体装置308の第一金属部材2の外縁が、第二金属部材3、第三金属部材4および第四金属部材5の外縁と同じ位置にした点が異なる。半導体素子1の第一主面上の外周領域には、絶縁部材8が、配置されている。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁と同じ位置に配置されている。絶縁部材81は、第一金属部材2の外周領域に配置されている。絶縁部材81の外縁は、第一金属部材2の外縁と同じ位置である。絶縁部材8の外縁は、半導体素子1の外縁と面一となっている。
図36は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置310は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図36に示す半導体装置310は、図34に示した半導体装置309の絶縁部材8の上面が第四金属部材5の上面よりも上方に配置した点が異なる。半導体素子1の第一主面上の外周領域には、絶縁部材8が、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の側面に接して配置される。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。絶縁部材8の外縁は、半導体素子1の外縁と面一となっている。
次に、絶縁部材81の形成方法について、説明する。
絶縁部材81の形成方法としては、例えば、絶縁部材81自体をパターニングして形成することもできる。また、実施の形態2に記載したレジスト材を用いる場合は、絶縁部材81の上面に、レジスト材などを別途塗布して、実施の形態2に記載の第四金属部材5をパターニングしたのと同様の方法で形成することができる。
絶縁部材81をレジスト材のよう直接にパターニングする場合には、実施の形態2の工程に記載のレジスト材を絶縁部材81の材料に置き換えて参照することで形成することができる。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
また、第一金属部材2と第二金属部材3との外周領域の層間に絶縁部材81を配置したので、連続して金属部材を積層した場合に比べて応力発生を抑制することができる。その結果、絶縁部材8を挿入することで、半導体素子1へ加わる応力を低減でき、クラックの発生による半導体素子1の損傷を低減でき、半導体装置の信頼性を向上することができる。
実施の形態4
本実施の形態4においては、実施の形態1、実施の形態2および実施の形態3で用いた第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置した点が異なる。このように、第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置したので、ボンディングワイヤ6による第一金属部材2へのクラックの発生を抑制できる。なお、その他の点については、実施の形態1、実施の形態2および実施の形態3と同様であるので、詳しい説明は省略する。
図37は、実施の形態4における半導体装置を示す断面構造模式図である。図において、半導体装置400は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8と、を備える。
図において、第三金属部材4は、下面が第三金属部材4の上面と接して、第四金属部材5で上面と側面とが覆われている。ボンディングワイヤ6は、第三金属部材4の配置位置に合わせて第三金属部材4の上方の第四金属部材5の上面に配置される。
第三金属部材4の配置(挿入)の目的としては、ボンディングワイヤ6を第四金属部材5の上面上に接合したことによるボンディングワイヤ6の配置箇所を起点に金属部材にクラックが発生し、発生したクラックにより、半導体素子1が損傷することを防ぐためである。このため、第三金属部材4は、少なくともボンディングワイヤ6が配置される領域の直下のみに第三金属部材4があればよい。例えば、第三金属部材4としてNiを、第二金属部材3および第四金属部材5とをCuを用いて構成した場合、部分的に形成されたNiの周囲はCuで覆われることになるが、CuはNiに比べて熱伝導率が高く、熱伝導率の高い材料であるCuの割合が増えることで、半導体装置400の放熱性が改善し、半導体装置400の信頼性を向上することができる。
図38から図43は、実施の形態4における半導体装置を示す平面構造模式図である。図37から図42においては、第三金属部材4を点線で示し、第四金属部材5の上面からの平面図である。
図38において、第三金属部材4の形状は、四角形(正方形)である。図39において、第三金属部材4の形状は、三角形である。図40において、第三金属部材4の形状は、五角形である。図41において、第三金属部材4の形状は、円形である。図42において、第三金属部材4の形状は、十字形である。図43において、第三金属部材4の形状は、台形である。このように、第三金属部材4の平面形状としては、円形、楕円形、正方形、長方形、五角形、六角形、三角形、台形、十字形、星型のような多角形またはドーナツ型の様々な形を用いることができ、ボンディングワイヤ6の配置領域の直下に配置されていればよい。第三金属部材4の大きさとしては、ボンディングワイヤ6が接合される接合領域61よりも大きいほうがよい。図38から図43に示したように、第四金属部材5の上面に接合されるボンディングワイヤ6の本数に合わせて、ボンディングワイヤ6の接合領域61に合わせて第三金属部材4を複数個配置してもよい。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
また、第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置したので、ボンディングワイヤ6による第一金属部材2へのクラックの発生を抑制できる。
実施の形態5.
ここでは、上述した実施の形態1〜4において説明した半導体装置を適用した電力変換装置について説明する。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態5として、三相のインバータに本開示を適用した場合について説明する。
図44は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。図44に示す電力変換システムは、電源1000、電力変換装置2000、負荷3000から構成される。電源1000は、直流電源であり、電力変換装置2000に直流電力を供給する。電源1000は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池、蓄電池により構成することができる。また、交流系統に接続された整流回路またはAC/DCコンバータにより構成してもよい。また、電源1000を、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成してもよい。
電力変換装置2000は、電源1000と負荷3000との間に接続された三相のインバータであり、電源1000から供給された直流電力を交流電力に変換し、負荷3000に交流電力を供給する。電力変換装置2000は、図44に示すように、直流電力を交流電力に変換して出力する主変換回路2001と、主変換回路2001を制御する制御信号を主変換回路2001に出力する制御回路2003とを備えている。
負荷3000は、電力変換装置2000から供給された交流電力によって駆動される三相の電動機である。なお、負荷3000は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置2000の詳細について説明する。主変換回路2001は、スイッチング素子と還流ダイオードを備えている(図示せず)。スイッチング素子がスイッチングすることによって、電源1000から供給される直流電力が交流電力に変換されて、負荷3000に供給される。主変換回路2001の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路2001は2レベルの三相フルブリッジ回路であり、6つのスイッチング素子とそれぞれのスイッチング素子に逆並列された6つの還流ダイオードから構成することができる。
主変換回路2001の各スイッチング素子および各還流ダイオードの少なくともいずれかは、上述した実施の形態1〜4の少なくともいずれかに係る半導体装置に相当する半導体装置2002が有するスイッチング素子または還流ダイオードである。6つのスイッチング素子は2つのスイッチング素子ごとに直列接続された上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち、主変換回路2001の3つの出力端子は、負荷3000に接続される。
また、主変換回路2001は、各スイッチング素子を駆動する駆動回路(図示せず)を備えているが、駆動回路は半導体装置2002に内蔵されていてもよいし、半導体装置2002とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路2001のスイッチング素子を駆動する駆動信号を生成し、主変換回路2001のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路2003からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号(オン信号)であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号(オフ信号)となる。
制御回路2003は、負荷3000に所望の電力が供給されるように、主変換回路2001のスイッチング素子を制御する。具体的には、負荷3000に供給すべき電力に基づいて主変換回路2001の各スイッチング素子がオン状態となるべき時間(オン時間)を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するPWM制御によって主変換回路2001を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路2001が備える駆動回路に制御指令(制御信号)を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置2000では、主変換回路2001を構成する半導体装置2002として実施の形態1〜4に係る半導体装置を適用する。これにより、ボンディングワイヤ6として、銅ワイヤ等を接合領域61により強固に良好に接合させることができる。その結果、電力変換装置2000の信頼性を向上させることができる。
本実施の形態では、2レベルの三相インバータに本開示を適用する例について説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、2レベルの電力変換装置としたが、3レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には、単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはDC/DCコンバータまたはAC/DCコンバータに本開示を適用することも可能である。
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触給電システムの電源装置として用いることもでき、さらには、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
今回開示された実施の形態は例示であってこれに制限されるものではない。本開示は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 半導体素子、2 第一金属部材、3 第二金属部材、4 第三金属部材、5 第四金属部材、6 配線部材、7 レジスト材、8,81 絶縁部材、61 接合領域、82 開口部、100, 101,103,200,201,202,210,211,212,300,301,302,303,304,305,306,307,308,309,310,400,2002 半導体装置、1000 電源、2000 電力変換装置、2001 主変換回路、2003 制御回路、3000 負荷。

Claims (16)

  1. 第一主面を有する半導体素子と、
    前記第一主面上に形成された第一金属部材と、
    前記第一金属部材の上面上に形成された第二金属部材と、
    前記第二金属部材の上面上に形成された第三金属部材と、
    前記第三金属部材の上面上に形成された銅を主成分とする第四金属部材と、
    前記第三金属部材の形成位置に対応した前記第四金属部材の上面上に接合する銅を主成分とする配線部材と、
    を備え、
    前記第一金属部材の材料は、アルミニウムであり、前記第二金属部材の材料は、銅である、半導体装置。
  2. 前記第三金属部材の材料は、ニッケルである、請求項1に記載の半導体装置。
  3. 第一主面を有する半導体素子と、
    前記第一主面上に形成された第一金属部材と、
    前記第一金属部材の上面上に形成された第二金属部材と、
    前記第二金属部材の上面上に形成された第三金属部材と、
    前記第三金属部材の上面上に形成された銅を主成分とする第四金属部材と、
    前記第三金属部材の形成位置に対応した前記第四金属部材の上面上に接合する銅を主成分とする配線部材と、
    前記第一金属部材、前記第二金属部材、前記第三金属部材および前記第四金属部材のすくなくとも一つの金属部材間には、前記配線部材の前記第四金属部材との接合領域に対応する位置に開口部を有して配置される絶縁部材と、
    を備え
    前記絶縁部材は、前記金属部材間の外周領域に配置され、前記開口部内では、前記第一金属部材および前記第二金属部材の少なくとも一方が凸形状である、半導体装置。
  4. 前記第二金属部材および前記第三金属部材のいずれか一方の硬度は、前記第四金属部材の硬度以上の材料である、請求項1から請求項3のいずれか1項に記載の半導体装置。
  5. 前記第二金属部材の硬度は、前記第三金属部材の硬度以下の材料である、請求項1から請求項4のいずれか1項に記載の半導体装置。
  6. 前記第一金属部材の硬度は、前記第二金属部材および前記第三金属部材の硬度以下の材料である、請求項1から請求項5のいずれか1項に記載の半導体装置。
  7. 前記第四金属部材の外縁は、前記第四金属部材よりも下方に形成される前記第一金属部材から前記第三金属部材の少なくともいずれかの外縁よりも内側に形成されている、請求項1から請求項6のいずれか1項に記載の半導体装置。
  8. 前記絶縁部材上に配置される前記第二金属部材、前記第三金属部材および前記第四金属部材の長さは、10μm以上100μm以下である、請求項に記載の半導体装置。
  9. 前記第一金属部材の材料は、アルミニウムであり、前記第二金属部材の材料は、銅であり、前記第三金属部材の材料は、ニッケルである、請求項3から請求項8のいずれか1項に記載の半導体装置。
  10. 前記第三金属部材は、前記第二金属部材の上面上に部分的に形成されている、請求項1から請求項9のいずれか1項に記載の半導体装置。
  11. 前記第三金属部材の形状は、円形または多角形である、請求項10に記載の半導体装置。
  12. 前記第三金属部材の厚みは、1μm以上50μm以下である、請求項1から請求項11のいずれか1項に記載の半導体装置。
  13. 請求項1から請求項12のいずれか1項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
    を備えた、電力変換装置。
  14. 第一主面を有する半導体素子を準備する半導体素子準備工程と、
    前記第一主面上に第一金属部材を形成する第一金属部材形成工程と、
    前記第一金属部材の上面上に第二金属部材を形成する第二金属部材形成工程と、
    前記第二金属部材の上面上に第三金属部材を形成する第三金属部材形成工程と、
    前記第三金属部材の上面上に銅を主成分とする第四金属部材を形成する第四金属部材形成工程と、
    前記第三金属部材の形成位置に対応した前記第四金属部材の上面上に銅を主成分とする配線部材を接合する配線部材形成工程と、
    を備え、
    前記第一金属部材の材料は、アルミニウムであり、前記第二金属部材の材料は、銅である、半導体装置の製造方法。
  15. 前記第三金属部材の材料は、ニッケルである、請求項14に記載の半導体装置の製造方法。
  16. 第一主面を有する半導体素子を準備する半導体素子準備工程と、
    前記第一主面上に第一金属部材を形成する第一金属部材形成工程と、
    前記第一金属部材の上面上に第二金属部材を形成する第二金属部材形成工程と、
    前記第二金属部材の上面上に第三金属部材を形成する第三金属部材形成工程と、
    前記第三金属部材の上面上に銅を主成分とする第四金属部材を形成する第四金属部材形成工程と、
    前記第三金属部材の形成位置に対応した前記第四金属部材の上面上に銅を主成分とする配線部材を接合する配線部材形成工程と、
    前記第一金属部材、前記第二金属部材、前記第三金属部材および前記第四金属部材のすくなくとも一つの金属部材間には、前記配線部材の前記第四金属部材との接合領域に対応する位置に開口部を有する絶縁部材を形成する工程と、
    を備え
    前記絶縁部材は、前記金属部材間の外周領域に配置され、前記開口部内では、前記第一金属部材および前記第二金属部材の少なくとも一方が凸形状である、半導体装置の製造方法。
JP2020564692A 2020-08-03 2020-08-03 半導体装置、半導体装置の製造方法および電力変換装置 Active JP6892023B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/029642 WO2022029828A1 (ja) 2020-08-03 2020-08-03 半導体装置、半導体装置の製造方法および電力変換装置

Publications (2)

Publication Number Publication Date
JP6892023B1 true JP6892023B1 (ja) 2021-06-18
JPWO2022029828A1 JPWO2022029828A1 (ja) 2022-02-10

Family

ID=76429656

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020564692A Active JP6892023B1 (ja) 2020-08-03 2020-08-03 半導体装置、半導体装置の製造方法および電力変換装置

Country Status (5)

Country Link
US (1) US20230253349A1 (ja)
JP (1) JP6892023B1 (ja)
CN (1) CN116134593A (ja)
DE (1) DE112020007480T5 (ja)
WO (1) WO2022029828A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023181210A1 (ja) * 2022-03-23 2023-09-28 三菱電機株式会社 半導体装置及びその製造方法並びに電力変換装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016082230A (ja) * 2014-10-13 2016-05-16 ゼネラル・エレクトリック・カンパニイ ワイヤボンドを有するパワーオーバーレイ構造体およびその製造方法
JP2016115700A (ja) * 2014-12-11 2016-06-23 株式会社神戸製鋼所 電極構造
JP2017107937A (ja) * 2015-12-08 2017-06-15 三菱電機株式会社 電力用半導体装置
JP2018186220A (ja) * 2017-04-27 2018-11-22 株式会社 日立パワーデバイス 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016143557A1 (ja) 2015-03-10 2016-09-15 三菱電機株式会社 パワー半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016082230A (ja) * 2014-10-13 2016-05-16 ゼネラル・エレクトリック・カンパニイ ワイヤボンドを有するパワーオーバーレイ構造体およびその製造方法
JP2016115700A (ja) * 2014-12-11 2016-06-23 株式会社神戸製鋼所 電極構造
JP2017107937A (ja) * 2015-12-08 2017-06-15 三菱電機株式会社 電力用半導体装置
JP2018186220A (ja) * 2017-04-27 2018-11-22 株式会社 日立パワーデバイス 半導体装置

Also Published As

Publication number Publication date
WO2022029828A1 (ja) 2022-02-10
CN116134593A (zh) 2023-05-16
US20230253349A1 (en) 2023-08-10
DE112020007480T5 (de) 2023-05-17
JPWO2022029828A1 (ja) 2022-02-10

Similar Documents

Publication Publication Date Title
JP6892023B1 (ja) 半導体装置、半導体装置の製造方法および電力変換装置
JP2019102535A (ja) 半導体モジュール、その製造方法及び電力変換装置
WO2020136810A1 (ja) 半導体装置、半導体装置の製造方法及び電力変換装置
US11495509B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6927437B1 (ja) パワーモジュールおよび電力変換装置
JP2014053403A (ja) パワーモジュール半導体装置
JP7109650B2 (ja) 電力用半導体装置および電力変換装置
US10083889B2 (en) Electronic component package including sealing resin layer, metal member, ceramic substrate, and electronic component and method for manufacturing the same
WO2020246456A1 (ja) 半導体装置および電力変換装置
WO2021240748A1 (ja) 半導体装置およびその製造方法ならびに電力変換装置
JP2020043154A (ja) 半導体装置及びその製造方法、並びに、電力変換装置
CN116888708A (zh) 半导体元件、电力转换装置以及半导体元件的制造方法
JP7088421B1 (ja) 半導体装置および電力変換装置
JP7438466B1 (ja) 半導体装置及びその製造方法並びに電力変換装置
US11830795B2 (en) Semiconductor device, power conversion device, and method for manufacturing semiconductor device
JP7176662B1 (ja) 半導体装置および電力変換装置
JP2021061332A (ja) 半導体装置および電力変換装置
WO2022249951A1 (ja) パワー半導体装置及び電力変換装置
JP6885522B1 (ja) 半導体装置、電力変換装置および半導体装置の製造方法
JP7314886B2 (ja) 素子パッケージおよび半導体装置
JP2023013642A (ja) 半導体装置
JP4962409B2 (ja) 半導体装置及びその製法
WO2020110860A1 (ja) 半導体装置、電力用半導体モジュール、電力変換装置および電力用半導体モジュールの製造方法
JP2024061247A (ja) 半導体装置、電力変換装置および半導体装置の製造方法
CN111788694A (zh) 半导体元件、半导体装置、电力变换装置以及半导体元件的制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201117

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20201117

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20201218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210427

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210510

R151 Written notification of patent or utility model registration

Ref document number: 6892023

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250