WO2013172394A1 - 半導体装置 - Google Patents

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中嶋　経宏
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富士電機株式会社
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Definitions

  • the present invention relates to a semiconductor device.
  • this power conversion device includes a BJT (Bipolar Junction Transistor), an IGBT (Insulated Gate Bipolar Transistor), a MOS-FET (Metal Oxide Semiconductor Field Transistor effect transistor). Many power semiconductor devices such as FWD (Free Wheeling Diode) are mounted.
  • BJT Bipolar Junction Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • MOS-FET Metal Oxide Semiconductor Field Transistor effect transistor
  • the power semiconductor device mounted on the power conversion device has historically been replaced by a current-driven BJT with a high loss to a voltage-driven IGBT or MOSFET with a low loss.
  • IGBTs are particularly attracting attention because they are devices that have both high-speed switching characteristics and voltage drive characteristics of MOSFETs and low on-voltage characteristics of bipolar transistors. .
  • a direct current smoothing circuit composed of an electrolytic capacitor, a direct current reactor and the like is not required.
  • Matrix converters have attracted attention as direct conversion circuits that can be used. Since this matrix converter is used under AC voltage, the switching devices used as its components require bidirectional switching devices that have bidirectional electrical characteristics that can control current in the forward and reverse directions. And As such a bidirectional switching device, an IGBT having a breakdown voltage characteristic in both the forward direction and the reverse direction (hereinafter referred to as a reverse blocking IGBT) is known.
  • the reverse blocking IGBT is an IGBT having a high reliability characteristic in the reverse breakdown voltage (reverse breakdown voltage) in addition to the normal forward breakdown voltage (forward breakdown voltage), and the low cost of the reverse blocking IGBT having such characteristics. Offering in is required.
  • FIG. 5 is a cross-sectional view showing a structure of a main part of a conventional reverse blocking IGBT.
  • the reverse blocking IGBT prior to the reverse blocking IGBT 100 required a deep diffusion layer (p-type separation layer) reaching the back surface from the front surface of the semiconductor substrate. .
  • this deep diffusion layer involves many undesired problems (characteristic defects and high cost) with respect to device characteristics and manufacturing equipment. are known.
  • a shallower p + -type isolation layer 4 from the front surface of the substrate to a predetermined depth is formed instead of the conventional p-type isolation layer formed of a deep diffusion layer.
  • the above-mentioned problems that occurred in the reverse blocking IGBT having the p-type isolation layer made of the conventional deep diffusion layer were reduced and the practicality was increased.
  • the V-shaped groove 8 is formed at a depth that contacts the bottom of the p + -type isolation layer 4 from the back side of the substrate facing the p-type isolation layer 4. .
  • a p-type collector layer 9 is formed on the back flat portion surrounded by the V-shaped groove 8.
  • a p-type thin layer 11 is formed along the inner surface (side wall portion 10) of the V-shaped groove 8. The p-type thin layer 11 is in contact with the p + -type isolation layer 4 and the p-type collector layer 9.
  • the p-type separation layer 4 Since the p-type thin layer 11 connects the p-type separation layer 4 and the p-type collector layer 9 with the same conductivity type, the p-type separation layer 4 has the same function as the p-type separation layer formed of the deep diffusion layer. .
  • a conventional p-type isolation layer consisting of a diffusion layer having a depth that requires long-time diffusion at a high temperature is simply not formed.
  • Reference numeral 5 denotes a guard ring
  • reference numeral 6 denotes a field insulating film
  • reference numeral 7 denotes a field plate
  • reference numeral 12 denotes a collector electrode.
  • the reverse breakdown voltage failure caused by the Al (aluminum) spike phenomenon can be reduced.
  • a collector electrode having a Si (aluminum silicon) film as a first layer is provided (see, for example, Patent Document 2 below).
  • the Al spike phenomenon is a phenomenon in which the collector electrode and the member to be joined are mounted at the time of soldering to mount the chip, and the metal film on the back surface of the chip constituting the collector electrode is directly applied to the Si substrate.
  • This is a phenomenon in which Al atoms in the Al—Si film that comes into contact with Si atoms in the Si substrate are interdiffused, and Al atoms called “Al spikes” are deposited in minute dents from which Si atoms have escaped from the Si substrate.
  • Al spike phenomenon is likely to occur when the Si concentration in the Al-Si film is low or absent.
  • JP 2011-181770 A (FIGS. 1 to 3) JP 2007-36211 (Abstract, paragraph 0016) JP 2006-59929 A (paragraphs 0018 to 0019)
  • the conventional reverse blocking IGBT 100 having the structure shown in FIG. 5 suggested from the description in Patent Document 1 or the description in Patent Document 1 is disclosed in Patent Document 2. Even if the collector electrode 12 mainly composed of a metal laminated film such as Al—Si / Ti (titanium) / Ni / Au (gold) that meets the conditions described in FIG. It turns out that it still does not disappear.
  • a metal laminated film such as Al—Si / Ti (titanium) / Ni / Au (gold) that meets the conditions described in FIG. It turns out that it still does not disappear.
  • the Al spike has a problem that the Al—Si film in contact with the surface of the p-type collector layer 9 is thin among the metal laminated films constituting the collector electrode 12, and the p-type collector layer This is likely to occur when the thickness 9 is thin and the pn junction between the n ⁇ drift layer 1 and the p-type collector layer 9 is very close to the back surface of the substrate.
  • the Al spike generated on the back surface of the substrate reaches the pn junction between the n ⁇ drift layer 1 and the p-type collector layer 9, there is a high possibility that leakage current increases and breakdown voltage deteriorates.
  • the present invention eliminates the problems caused by the prior art described above, and does not cause an increase in leakage current due to Al spikes even after the soldering processing temperature is applied, and can perform soldering appropriately and easily.
  • An object of the present invention is to provide a semiconductor device capable of performing
  • a semiconductor device has the following characteristics.
  • a p-type isolation layer is provided at a predetermined depth from one main surface of the n-type semiconductor substrate.
  • the p-type isolation layer surrounds the semiconductor functional region.
  • a V-shaped groove reaching the bottom of the p-type isolation layer from the other main surface of the n-type semiconductor substrate is provided.
  • a p-type semiconductor layer is provided in a portion surrounded by the V-shaped groove on the other main surface of the n-type semiconductor substrate.
  • a p-type semiconductor thin layer is provided along the side wall of the V-shaped groove. The p-type semiconductor thin layer connects the p-type isolation layer and the p-type semiconductor layer.
  • a metal electrode that contacts the surface of the p-type semiconductor layer and the surface of the p-type semiconductor thin layer is provided.
  • the metal electrode includes, in order from at least the n-type semiconductor substrate side, a first metal film that is an Al—Si film, a second metal film mainly composed of a metal having solder wettability, and an oxidation of the second metal film. It is a laminated film in which a third metal film to be prevented is laminated.
  • the thickness of the Al—Si film in the portion in contact with the surface of the p-type semiconductor layer is in the range of 1.1 ⁇ m to 3.0 ⁇ m.
  • the thickness of the Al—Si film in the portion in contact with the surface of the p-type semiconductor thin layer is in the range of 0.55 ⁇ m to 1.5 ⁇ m.
  • the metal electrode is mainly composed of a metal having a melting point higher than that of the Al—Si film and the second metal film between the Al—Si film and the second metal film.
  • a barrier layer as a component can also be provided.
  • the barrier layer is a metal film mainly containing any one of titanium, tungsten, and platinum.
  • the thickness of the barrier layer in the portion laminated on the surface of the p-type semiconductor layer is in the range of 0.08 ⁇ m to 0.2 ⁇ m,
  • the thickness of the barrier layer in the portion laminated on the surface of the p-type semiconductor thin layer is more preferably in the range of 0.03 ⁇ m to 0.1 ⁇ m.
  • the second metal film is a nickel film
  • the thickness of the second metal film in the portion laminated on the surface of the p-type semiconductor layer is 0.2 ⁇ m to
  • the thickness of the second metal film in the portion laminated on the surface of the p-type semiconductor thin layer may be any thickness of 0.1 ⁇ m to 0.6 ⁇ m. .
  • the third metal film is a gold film
  • the thickness of the third metal film in the portion laminated on the surface of the p-type semiconductor layer is 0.1 ⁇ m to The thickness is within a range of 0.4 ⁇ m
  • the thickness of the third metal film in the portion laminated on the surface of the p-type semiconductor thin layer is any one of 0.05 ⁇ m to 0.2 ⁇ m. Is desirable.
  • the third metal film is a silver film in the above-described invention, and the thickness of the third metal film in the portion laminated on the surface of the p-type semiconductor layer is 0.4 ⁇ m to
  • the thickness of the third metal film in the portion laminated on the surface of the p-type semiconductor thin layer may be any thickness of 0.2 ⁇ m to 1.0 ⁇ m. .
  • the semiconductor device comprises the metal-oxide film-semiconductor provided in the semiconductor functional region, which is the active region through which the main current flows, on one main surface side of the n-type semiconductor substrate in the above-described invention.
  • the n-type semiconductor substrate may contain any material of silicon, silicon carbide and gallium nitride as a main component.
  • Al spikes can be suppressed even after the soldering processing temperature is applied, so there is no increase in leakage current due to Al spikes, and solder bonding is properly performed. There is an effect that it is possible to provide a reverse blocking semiconductor device that can be easily performed.
  • FIG. 1 is a cross-sectional view showing a structure in the vicinity of a V-shaped groove of a reverse blocking IGBT according to an embodiment of the present invention.
  • FIG. 2 is a characteristic diagram showing the relationship between the holding time at the soldering processing temperature and the amount of reverse leakage current change when the reverse blocking IGBT is mounted.
  • FIG. 3 is a characteristic diagram showing the relationship between the holding time at the soldering processing temperature and the reverse withstand voltage change amount when the reverse blocking IGBT is mounted.
  • FIG. 4 is a characteristic diagram showing the thermal equilibrium state of Al—Si.
  • FIG. 5 is a cross-sectional view showing a structure of a main part of a conventional reverse blocking IGBT.
  • FIG. 6 is a flowchart showing an outline of a manufacturing method of the reverse blocking IGBT according to the embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a structure in the vicinity of a V-shaped groove of a reverse blocking IGBT according to an embodiment of the present invention.
  • the reverse blocking IGBT 200 shown in FIG. 1 has a structure that does not require a conventional deep diffusion layer extending from the front surface to the back surface of an n ⁇ semiconductor substrate 37 made of, for example, Si (silicon) as a semiconductor material.
  • the p-type isolation layer 33 of the reverse blocking IGBT 200 is a shallow p-type impurity diffusion layer extending from the front surface of the n ⁇ semiconductor substrate 37 to a predetermined depth.
  • a V-shaped groove 31 reaching the bottom of the p-type isolation layer 33 from the back surface of the n ⁇ semiconductor substrate 37 is provided.
  • Side wall portion 32 of V-shaped groove 31 has a tapered shape having a predetermined inclination with respect to the back surface of n ⁇ semiconductor substrate 37.
  • the predetermined depth of the p-type isolation layer 33 is that the bottom of the V-shaped groove 31 formed from the back surface side of the n ⁇ semiconductor substrate 37 facing the p-type isolation layer 33 contacts the bottom of the p-type isolation layer 33. Depth that has a relationship. When the p-type isolation layer 33 is shallow, the V-shaped groove 31 must be formed deeply. On the other hand, if the p-type isolation layer 33 is made too shallow, it becomes difficult to handle the wafer so as not to break after the V-shaped groove 31 is formed. For this reason, the depth of the p-type isolation layer 33 is preferably about 50 ⁇ m or more from the front surface of the n ⁇ semiconductor substrate 37. In FIG.
  • an alternate long and short dash line 20 shown at the center of the p-type separation layer 33 is a cutting line for dividing the wafer into chips.
  • a p-type collector layer (second conductivity type semiconductor layer) 35 is formed on the back flat portion surrounded by the V-shaped groove 31.
  • a p-type thin layer (second conductive semiconductor thin layer) 34 having a thickness smaller than that of the p-type collector layer 35 is formed along the inner wall (side wall portion 32 and bottom portion) of the V-shaped groove 31.
  • the p-type thin layer 34 is in contact with the p-type isolation layer 33 and the p-type collector layer 35. Since the p-type thin layer 34 connects the p-type isolation layer 33 and the p-type collector layer 35 with the same conductivity type, the p-type isolation layer 33 is reversely blocked similarly to the conventional p-type isolation layer formed of a deep diffusion layer. Has a pressure resistance function.
  • a conventional p-type isolation layer including a diffusion layer having a depth penetrating the n ⁇ semiconductor substrate 37 by long-time diffusion at a high temperature is simply used. Not only is it not formed, but also disadvantages such as a decrease in breakdown voltage due to donor formation of the n ⁇ semiconductor substrate 37 accompanying diffusion at a high temperature for a long time, an increase in leakage current due to generation of crystal defects, and a deterioration in equipment throughput can be avoided. Details of the configuration of the reverse blocking IGBT 200 will be described later.
  • FIG. 6 is a flowchart showing an outline of a manufacturing method of the reverse blocking IGBT according to the embodiment of the present invention.
  • a p-type separation layer (separation diffusion layer) 33 is selectively formed on the front surface layer of the n ⁇ semiconductor substrate 37 by, for example, ion implantation and thermal diffusion (FIG. 6A).
  • a MOS gate such as a source region or a gate electrode is formed in an active region (semiconductor functional region) through which a main current flows, surrounded by the p-type isolation layer 33 on the front surface side of the n ⁇ semiconductor substrate 37.
  • Steps of forming a device structure having a front-side semiconductor function such as an emitter electrode, etc., and an insulating gate) structure made of metal-oxide film-semiconductor are sequentially performed (FIG. 6B).
  • n - after sticking a supporting substrate such as quartz glass on the front surface side of the - (drift layer n), n - semiconductor substrate 37 by grinding the back surface of the semiconductor substrate 37, n - semiconductor substrate 37 a predetermined (Fig. 6 (c)).
  • the back surface (ground surface) after grinding of the n ⁇ semiconductor substrate 37 is cleaned.
  • the V-shaped groove 31 is selectively formed from the back surface side of the n ⁇ semiconductor substrate 37 facing the p-type isolation layer 33 by, for example, alkali etching (FIG. 6D).
  • the V-shaped groove 31 has a depth that reaches the bottom of the p-type isolation layer 33.
  • a p-type impurity such as boron (B) is ion-implanted into the back surface of the n ⁇ semiconductor substrate 37 (including the inner wall of the V-shaped groove 31) to form the p-type collector layer 35 in the flat back surface and the V-shaped groove.
  • a p-type thin layer 34 is simultaneously formed along the side wall 32 of 31 (FIG. 6E).
  • collector electrodes 36a and 36b that are in ohmic contact with the surfaces of the p-type collector layer 35 and the p-type thin layer 34, respectively, are simultaneously formed by, for example, sputter deposition (FIG. 6G), so that the reverse shown in FIG.
  • the blocking IGBT 200 is completed.
  • FIG. 6G sputter deposition
  • reference numeral 38 denotes a guard ring made of a p region provided in a breakdown voltage structure region surrounding the active region
  • reference numeral 39 denotes a field insulating film
  • reference numeral 40 denotes a field plate.
  • the manufacturing process other than the conditions for forming the collector electrodes 36a and 36b may be the same as the manufacturing process of the conventional reverse blocking IGBT shown in FIG.
  • the collector electrodes 36a and 36b on the back surface side of the substrate have an Al—Si (aluminum silicon) film (first metal film) 42 and solder wettability in order from the back surface of the n ⁇ semiconductor substrate 37.
  • a metal film containing Ni (nickel) as a main component hereinafter referred to as Ni-based metal film 44: second metal film
  • Ni-based metal film 44 second metal film
  • a laminated film including at least a metal film containing Au (gold) as a main component (hereinafter referred to as an Au-based metal film 45: a third metal film) as an outermost metal film containing a metal having a high function to prevent as a main component Prepare.
  • a metal film mainly composed of a refractory metal such as Ti (titanium) as the barrier layer 43 it is preferable to provide a metal film mainly composed of a refractory metal such as Ti (titanium) as the barrier layer 43.
  • the barrier layer 43 includes silicon (Si) atoms in the n ⁇ semiconductor substrate 37 and a solder bonding layer that is a bonding layer between the collector electrodes 36 a and 36 b and a member to be bonded (for example, a Cu (copper) plate of an insulating substrate). It has a function of preventing the diffusion of Sn (tin) atoms.
  • the tapered side wall portion 32 of the V-shaped groove 31 (the angle with respect to the substrate main surface is, for example, about 53.7 degrees) is formed.
  • the thickness of the collector electrode 36b on the side wall portion 32 of the V-shaped groove 31 is about half of the thickness of the collector electrode 36a formed on the back flat portion simultaneously with the collector electrode 36b. The reason is that in the sputtering for forming the collector electrodes 36a and 36b, the traveling direction of the sputtered particles is perpendicular to the surface of the p-type collector layer 35 in the back flat portion.
  • the thickness of the p-type thin layer 34 on the side wall portion 32 of the V-shaped groove 31 is about half of the thickness of the p-type collector layer 35 in the back flat portion formed on the back flat portion simultaneously with the p-type thin layer 34. become. This is because the ion implantation for forming the p-type thin layer 34 is not perpendicular to the side wall 32 of the V-shaped groove 31.
  • the side wall portion 32 of the V-shaped groove 31 is used.
  • the thicknesses of the p-type thin layer 34 and the Al—Si film 42 formed along the upper and lower sides are thinner than those of the p-type collector layer 35 and the Al—Si film 42 in the back flat portion, respectively. That is, the p-type thin layer 34 and the Al—Si film 42 formed along the side wall portion 32 of the V-shaped groove 31 are not necessarily thick enough to prevent reverse breakdown. It turned out that I could not say.
  • the thickness of the Al—Si film 42 is set to 0.3 ⁇ m to 1 described in the above-mentioned Patent Document 2. A thickness in the range of 0.0 ⁇ m is not sufficient.
  • the thickness of the Al—Si film 42 of the collector electrode 36a (target thickness of the flat portion on the back surface) is set to a thickness in the range of 1.1 ⁇ m to 3.0 ⁇ m, for example, and the p-type thin layer If the thickness of the Al-Si film 42 of the collector electrode 36b in contact with the surface 34 (the side wall 32 of the V-shaped groove 31) is set within a range of, for example, 0.55 ⁇ m to 1.5 ⁇ m, the reverse breakdown voltage is eliminated. Therefore, it was found that the thickness of the Al—Si film 42 is optimum. The reason will be described later.
  • the thickness of the Al—Si film 42 of the collector electrode 36a is most preferably about 2 ⁇ m.
  • the thickness of the Al—Si film 42 of the collector electrode 36 a is changed to the inclined portion (V-shaped). This is because the side wall portion 32) of the groove 31 can be at least about 1 ⁇ m even if the thickness is reduced.
  • collector electrodes 36a and 36b unlike the conventional reverse blocking IGBT 100, they are generated on the respective surfaces of the p-type collector layer 35 and the p-type thin layer 34 on the back surface of the substrate (including the inner wall of the V-shaped groove 31). Both of the Al spikes that are easily generated can be suppressed, and an increase in leakage current can be suppressed. It is also preferable to add Ti to the Al—Si film 42 because it has an effect of suppressing the diffusion of Si atoms from the n ⁇ semiconductor substrate 37 using Si as a semiconductor material.
  • a barrier layer 43 mainly composed of a refractory metal is provided between the Al—Si film 42 and a metal having a good solder wettability, for example, a metal film mainly composed of Ni (Ni-based metal film 44). It has been found that the collector electrodes 36a and 36b are more preferable.
  • the barrier layer 43 is preferably a metal film mainly composed of any one of Ti, W (tungsten), and Pt (platinum). This is because, as described above, the barrier layer 43 has an effect of preventing diffusion of Si atoms and Sn atoms.
  • the thickness of the barrier layer 43 of the collector electrode 36a (target thickness of the flat portion on the back surface) is set to a thickness in the range of 0.08 ⁇ m to 0.2 ⁇ m, for example, preferably 0.15 ⁇ m.
  • the thickness of the barrier layer 43 (target thickness of the side wall portion of the V-shaped groove) is preferably in the range of 0.03 ⁇ m to 0.1 ⁇ m, for example.
  • barrier layer 43 in addition to a metal film mainly containing Ti, for example, a metal film mainly containing either W or Pt is also preferable. Furthermore, it is preferable to use a TiN (titanium nitride) film as the barrier layer 43 because it has an effect of further improving the barrier property.
  • the thickness of the Ni-based metal film 44 is set to a thickness in the range of 0.2 ⁇ m to 1.2 ⁇ m, for example, at the back flat portion (that is, the collector electrode 36a portion), and the side wall portion 32 (that is, the V-shaped groove 31).
  • the thickness of the collector electrode 36b) is preferably in the range of 0.1 ⁇ m to 0.6 ⁇ m, particularly about 0.35 ⁇ m.
  • the Au-based metal film 45 has a thickness in the range of, for example, 0.1 ⁇ m to 0.4 ⁇ m at the back flat portion, and a thickness in the range of, for example, 0.05 ⁇ m to 0.2 ⁇ m at the side wall portion 32 of the V-shaped groove 31. In particular, the thickness is preferably about 0.1 ⁇ m.
  • V (vanadium) may be added to the Ni-based metal film 44. Addition of V (vanadium) to the Ni-based metal film 44 to form a non-magnetic material can increase erosion during sputtering film formation and extend the target life, which is advantageous in terms of cost and is preferable.
  • the Au-based metal film 45 it is also preferable to add Sn or Ge (germanium) to the Au-based metal film 45 for the purpose of improving solder wettability.
  • a metal film mainly composed of Ag (silver) hereinafter referred to as an Ag-based metal film: a third metal film
  • the thickness of the Ag-based metal film is set to a thickness within the range of 0.4 ⁇ m to 2.0 ⁇ m at the back flat portion, and within the range of 0.2 ⁇ m to 1.0 ⁇ m at the side wall portion 32 of the V-shaped groove 31. It is necessary to make the thickness about twice as large as the thickness of the Au-based metal film 45, for example. It is also preferable to add Pd (palladium) to the Au-based metal film 45 for the purpose of improving wettability.
  • FIGS. 2 is a characteristic diagram showing the relationship between the holding time at the soldering processing temperature and the amount of reverse leakage current change when the reverse blocking IGBT is mounted.
  • FIG. 3 is a characteristic diagram showing the relationship between the holding time at the soldering processing temperature and the reverse withstand voltage change amount when the reverse blocking IGBT is mounted.
  • the lower limit of the thickness of the Al—Si film 42 that is, the lower limit of the thickness of the Al—Si film 42 of the collector electrode 36 b in the side wall portion 32 of the V-shaped groove 31 is set to 0.55 ⁇ m.
  • the thickness of the film was 0.55 ⁇ m or more.
  • the reason why the upper limit of the thickness of the Al—Si film 42 of the collector electrode 36a is set to 3 ⁇ m as described above is not the improvement of the reverse breakdown voltage, but the Si concentration in the Al—Si film 42 increases excessively. This is because the on-voltage increases, and is determined in consideration of this point.
  • the upper limit of the thickness of the Al—Si film 42 of the collector electrode 36a is 3 ⁇ m
  • the upper limit of the thickness of the Al—Si film 42 of the collector electrode 36b of the side wall 32 of the V-shaped groove 31 is 1.5 ⁇ m.
  • the thickness of the Al—Si film 42 of about 1 ⁇ m, which is the most preferable thickness, can be surely ensured.
  • the thickness of the Al—Si film 42 of the collector electrode 36a (target thickness of the back flat portion) is set to a thickness within the range of 1.1 ⁇ m to 3.0 ⁇ m, and the p-type thin layer is formed. It was derived that the thickness of the Al—Si film 42 of the collector electrode 36b in contact with the surface 34 is set to a thickness within the range of 0.55 ⁇ m to 1.5 ⁇ m.
  • FIG. 4 is a characteristic diagram showing a thermal equilibrium state of Al—Si (hereinafter referred to as an Al—Si equilibrium state diagram).
  • Al—Si equilibrium state diagram As shown in the Al—Si equilibrium diagram of FIG. 4, when the Si concentration in the Al—Si film at the interface between the back surface of the semiconductor substrate and the surface of the p-type collector layer is as low as about 0.2 wt%, the soldering temperature It can be seen that the interdiffusion starts when the processing temperature during mounting assembly is 340 ° C.
  • the thickness of the Al—Si film is sufficiently thick, the Si concentration in the Al—Si film is sufficiently satisfied during the growth process of the Al—Si film, and the thickness of the Al—Si film is large.
  • the volume of Si in the Al—Si film increases. For this reason, since a sufficient Si concentration in the Al—Si film can be secured even at a soldering temperature of 340 ° C., no problem occurs.
  • the thickness of the Al—Si film is increased even if a phenomenon occurs in which Si atoms in the Al—Si film are diffused into a barrier metal layer such as a Ti-based metal film. It is presumed that this is because Al spikes are difficult to enter from the volume of Si and the diffusion length of Si atoms.
  • the soldering temperature can be lowered in order to suppress increase in leakage current and prevent reverse breakdown voltage degradation. It is also apparent from the Al—Si equilibrium diagram of FIG.
  • the oxide film formed on the surface of the Cu plate of solder or DCB Direct Copper Bonding: Insulated substrate to which a metal plate such as Cu plate is bonded
  • DCB Direct Copper Bonding: Insulated substrate to which a metal plate such as Cu plate is bonded
  • the thickness of the Al—Si film 42 is sufficiently increased to a thickness within the range of 1.1 ⁇ m to 3.0 ⁇ m at the back flat portion, so that the soldering processing temperature is set to the solder interface temperature. It is possible to raise the temperature to such a level that no voids are generated, and to suppress an increase in leakage current and a decrease in reverse breakdown voltage.
  • the thickness of the barrier layer 43 such as a Ti-based metal film
  • the Sn atoms that are the components of the solder and the Al atoms in the Al—Si film 42 do not form an alloy layer. For this reason, if Sn atoms in the solder joint layer diffuse into the Al—Si film 42 in the assembly process including soldering, the solder joint is not appropriate and the solder joint layer may be peeled off.
  • the barrier layer 43 prevents the Sn atoms therein from diffusing into the Al—Si film 42.
  • the thickness of the barrier layer 43 necessary for preventing the diffusion of Sn atoms in the solder bonding layer into the Al—Si film 42 is 0.03 ⁇ m or more at the side wall portion 32 of the V-shaped groove 31. The reason is as follows.
  • the thickness of the Ti-based metal film on the side wall portion 32 of the V-shaped groove 31 (that is, the barrier layer 43 of the collector electrode 36b) is less than 0.03 ⁇ m, Sn atoms in the solder pass through the Ti-based metal film. As a result, the Al—Si film 42 is reached. This is because the Sn atoms that reach the Al—Si film 42 do not form an alloy layer with the Al atoms in the Al—Si film 42, which causes a problem that peeling easily occurs at the interface with the Al—Si film 42.
  • the thickness of the collector electrode 36a in the flat portion on the back surface of the n ⁇ semiconductor substrate 37 is increased.
  • a V-shape is formed on the back surface side of the n ⁇ semiconductor substrate 37. Since the grooves 31 are provided, the collector electrodes 36 a and 36 b act so that the direction in which the contracting stress is applied changes in the V-shaped grooves 31.
  • the warpage of the wafer having the V-shaped groove 31 on the back surface of the n ⁇ semiconductor substrate 37 can be suppressed to be smaller than the warpage of the wafer having the collector electrode formed only on the back surface flat portion without the V-shaped groove 31. It is a merit.
  • a collector electrode in which at least a portion in contact with the semiconductor substrate is an Al—Si film is provided, and the thickness of the Al—Si film is 1.1 ⁇ m to 3 ⁇ m at the back flat portion.
  • the collector electrode formed by laminating the Al—Si film and the Ni-based metal film is provided at least from the semiconductor substrate side, and the barrier layer is provided between the Al—Si film and the Ni-based metal film. Accordingly, even when a solder containing Sn is used, the diffusion of Sn atoms in the solder can be stopped by the barrier layer. For this reason, peeling of the solder joint layer can be avoided.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
  • SiC silicon carbide
  • GaN gallium nitride
  • a semiconductor substrate may be used.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the present invention is similarly established when the first conductivity type is p-type and the second conductivity type is n-type. .
  • the semiconductor device according to the present invention is useful for a power semiconductor device used for a power conversion device and the like, particularly for a reverse blocking IGBT having a high withstand voltage characteristic in both forward and reverse directions. is there.

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Abstract

　ｐ型薄層（３４）は、ｎ-半導体基板（３７）の裏面からｐ型分離層（３３）の底部に達するＶ字溝（３１）の側壁面に沿って設けられ、ｐ型コレクタ層（３５）とｐ型分離層（３３）とを連結する。コレクタ電極（３６）は、ｐ型コレクタ層（３５）の表面およびｐ型薄層（３４）の表面に接触する。コレクタ電極（３６）は、ｎ-半導体基板（３７）側から順にＡｌ－Ｓｉ膜（４２）とバリア層（４３）とＮｉ系金属膜（４４）とＡｕ系金属膜（４５）とを積層してなる。ｐ型コレクタ層（３５）表面に接するＡｌ－Ｓｉ膜（４２）の厚さは、１．１μｍ～３．０μｍの範囲内の厚さである。ｐ型薄層（３４）に接するＡｌ－Ｓｉ膜（４２）の厚さは、０．５５μｍ～１．５μｍの範囲内の厚さである。これにより、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、錫を含有するはんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができる。

Description

半導体装置
　本発明は、半導体装置に関する。
　電力変換装置は、昨今の二酸化炭素（ＣＯ2）排出抑制対策や、スマートグリットの進展等により需要が伸長してきており、その伸長は将来も続くと見られている。この電力変換装置には、従来よりＢＪＴ（Ｂｉｐｏｌａｒ　Ｊｕｎｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳ－ＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）等のパワー半導体装置が多く搭載されている。
　電力変換装置は、少なからずエネルギー損失を伴うため、その損失低減は以前のみならず現在もなお課題となっている。電力変換装置の損失低減を図るために、電力変換装置に搭載されるパワー半導体装置は、歴史的には損失の多い電流駆動型のＢＪＴから損失の少ない電圧駆動型のＩＧＢＴやＭＯＳＦＥＴへの置き換えがなされてきた。また、これらの電力変換装置に搭載されるデバイスのうち、特にＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを併有するデバイスであるため、注目されている。
　さらに、これらの電力変換装置に搭載されるＩＧＢＴやＭＯＳＦＥＴなどのデバイスの製造方法についても微細加工、基板の薄化等の改良が重ねられることにより、デバイス自体のさらなる損失低減が図られると共に、デバイスの小型化や低コスト化も併せて進展してきている。その結果、これらのデバイスの応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。
　一方、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を不要にすることができる直接変換回路として、マトリクスコンバータが注目されている。このマトリクスコンバータは交流電圧下で使用されるため、その構成部品として用いられる複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性の電気特性を有する双方向スイッチングデバイスを必要とする。そのような双方向スイッチングデバイスとして、順方向および逆方向の双方向に耐圧特性を有するＩＧＢＴ（以下、逆阻止ＩＧＢＴとする）が公知である。
　この逆阻止ＩＧＢＴを逆並列接続したデバイス構成にすることにより、従来のＩＧＢＴを用いて双方向スイッチングデバイスを構成する場合に必要となる逆阻止用のダイオードが不要になるため、双方向スイッチングデバイスの低損失化を図ることができる。そして、双方向スイッチングデバイスの低損失化が実現することにより、マトリクスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化等を図ることができる。このため、近年、逆阻止ＩＧＢＴは、市場からも要望されている。逆阻止ＩＧＢＴとは、通常の順方向耐圧（順耐圧）に加えて逆方向耐圧（逆耐圧）にも高信頼性の特性を持つＩＧＢＴであり、そのような特性を持つ逆阻止ＩＧＢＴの低コストでの提供が求められている。
　従来の逆阻止ＩＧＢＴとして、図５に示す半導体基板（チップ）端部の断面構造を有する逆阻止ＩＧＢＴ１００が知られている（例えば、下記特許文献１参照。）。図５は、従来の逆阻止ＩＧＢＴの要部の構造を示す断面図である。この逆阻止ＩＧＢＴ１００より以前の逆阻止ＩＧＢＴ（例えば、下記特許文献２の図１４を参照。）は、半導体基板のおもて面から裏面に達する深い拡散層（ｐ型分離層）を必要としていた。しかしながら、この深い拡散層（ｐ型分離層）の形成は、デバイスの特性や製造装置に対して、多くの好ましくない問題点（特性不良、高コスト）を伴うため、その実用性の低いことが知られている。
　そこで、図５の逆阻止ＩＧＢＴ１００では、従来のような深い拡散層からなるｐ型分離層ではなく、基板おもて面から所定の深さまでのより浅いｐ+型分離層４を形成する構成とすることにより、従来の深い拡散層からなるｐ型分離層を有する逆阻止ＩＧＢＴで生じていた前記問題点を低減し実用性を高めた。このようなｐ+型分離層４を有する逆阻止ＩＧＢＴ１００では、ｐ型分離層４に対向する基板裏面側からｐ+型分離層４の底部に接触する深さでＶ字溝８が形成される。Ｖ字溝８に取り囲まれた裏面平坦部には、ｐ型コレクタ層９が形成される。Ｖ字溝８の内面（側壁部１０）に沿ってｐ型薄層１１が形成される。ｐ型薄層１１は、ｐ+型分離層４およびｐ型コレクタ層９に接する。
　ｐ型薄層１１がｐ型分離層４とｐ型コレクタ層９とを同導電型で接続するため、ｐ型分離層４は前述の深い拡散層からなるｐ型分離層と同様の機能を有する。このようなｐ型分離層４を含む構成の逆阻止ＩＧＢＴ１００とすることにより、従来の高温で長時間の拡散を必要とする深さの拡散層からなるｐ型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うｎ-ドリフト層１のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。符号５はガードリング、符号６はフィールド絶縁膜、符号７はフィールドプレート、符号１２はコレクタ電極である。
　一方、ＩＧＢＴのコレクタ電極の形成技術に関しては、Ａｌ（アルミニウム）スパイク現象により生じる逆耐圧不良を低減させることができることが提案されている。その内容は、コレクタ層の表面に、厚さ（膜厚）が０．３μｍ以上１．０μｍ以下で、Ｓｉ（シリコン）濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下のＡｌ－Ｓｉ（アルミニウムシリコン）膜を第１層目とするコレクタ電極を設けるというものである（例えば、下記特許文献２参照。）。
　Ａｌスパイク現象とは、チップを実装するための組立時におけるコレクタ電極と被接合部材とのはんだ付けの際の温度上昇によって、コレクタ電極を構成するチップの裏面の金属膜のうち、Ｓｉ基板に直接接触するＡｌ－Ｓｉ膜中のＡｌ原子とＳｉ基板中のＳｉ原子とが相互拡散し、Ｓｉ基板からＳｉ原子が抜けた微小な凹みに「Ａｌスパイク」と呼ばれるＡｌ原子が析出する現象である。はんだ付けの際の温度にも関係するが、Ａｌスパイク現象は、Ａｌ－Ｓｉ膜中のＳｉ濃度が低いまたは無い場合に発生し易い。そして、ｎ-ドリフト層とｐ型コレクタ層との間のｐｎ接合の基板裏面からの深さが浅い場合に、基板裏面に発生したＡｌスパイクがｐｎ接合に達しやすくなるため、逆耐圧特性を劣化させるという問題がある。
　また、ＩＧＢＴのコレクタ電極の形成技術に関して、コレクタ電極として厚さが０．６μｍ～０．８μｍのＮｉ（ニッケル）膜を含む金属膜を形成することにより、ウエハの反りを少なくし、ウエハ搬送時などにおけるウエハ割れやキズによる不良を低減することができることが提案されている（例えば、下記特許文献３参照。）。
特開２０１１－１８１７７０号公報（図１～図３） 特開２００７－３６２１１号公報（要約、００１６段落） 特開２００６－５９９２９号公報（００１８～００１９段落）
　しかしながら、発明者が鋭意研究を重ねた結果、上記特許文献１の記載または上記特許文献１の記載から示唆される、図５に示す構造の従来の逆阻止ＩＧＢＴ１００に対しては、上記特許文献２に記載の条件に見合うＡｌ－Ｓｉ／Ｔｉ（チタン）／Ｎｉ／Ａｕ（金）などの金属積層膜を主体とするコレクタ電極１２を形成しても、Ａｌスパイクの発生に起因する逆耐圧不良が依然として解消されないことが判明した。このＡｌスパイクによる問題は、上記特許文献２によれば、コレクタ電極１２を構成する金属積層膜のうち、ｐ型コレクタ層９表面に接するＡｌ－Ｓｉ膜の厚さが薄く、さらにｐ型コレクタ層９の厚さが薄く、ｎ-ドリフト層１とｐ型コレクタ層９との間のｐｎ接合が基板裏面に非常に近い場合に発生し易い。基板裏面に発生したＡｌスパイクがｎ-ドリフト層１とｐ型コレクタ層９との間のｐｎ接合に達した場合、漏れ電流の増大、耐圧の劣化が発生する虞が高まる。
　本発明は、上述した従来技術による問題点を解消するため、はんだ付け処理温度が加えられた後でも、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる半導体装置を提供することを目的とする。
　前記課題を解消し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ｎ型半導体基板の一方の主面から所定の深さで、ｐ型分離層が設けられている。ｐ型分離層は、半導体機能領域を取り囲む。ｎ型半導体基板の他方の主面からｐ型分離層の底部に達するＶ字溝が設けられている。ｎ型半導体基板の他方の主面のＶ字溝に囲まれた部分には、ｐ型半導体層が設けられている。Ｖ字溝の側壁に沿ってｐ型半導体薄層が設けられている。ｐ型半導体薄層は、ｐ型分離層とｐ型半導体層とを連結する。ｐ型半導体層の表面およびｐ型半導体薄層の表面に接触する金属電極が設けられている。金属電極は、少なくとも、ｎ型半導体基板側から順に、Ａｌ－Ｓｉ膜である第１金属膜と、はんだ濡れ性を有する金属を主成分とする第２金属膜と、第２金属膜の酸化を防止する第３金属膜とが積層されてなる積層膜である。そして、ｐ型半導体層の表面に接する部分におけるＡｌ－Ｓｉ膜の厚さは、１．１μｍ～３．０μｍの範囲内の厚さである。ｐ型半導体薄層の表面に接する部分におけるＡｌ－Ｓｉ膜の厚さは、０．５５μｍ～１．５μｍの範囲内の厚さである。
　また、この発明にかかる半導体装置は、上述した発明において、金属電極は、Ａｌ－Ｓｉ膜と第２金属膜との間に、Ａｌ－Ｓｉ膜および第２金属膜よりも高融点の金属を主成分とするバリア層を備えることもできる。
　また、この発明にかかる半導体装置は、上述した発明において、バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることが好適である。
　また、この発明にかかる半導体装置は、上述した発明において、ｐ型半導体層の表面に積層される部分におけるバリア層の厚さは、０．０８μｍ～０．２μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分におけるバリア層の厚さは、０．０３μｍ～０．１μｍの範囲内の厚さであることがより好ましい。
　また、この発明にかかる半導体装置は、上述した発明において、第２金属膜はニッケル膜であり、ｐ型半導体層の表面に積層される部分における第２金属膜の厚さは、０．２μｍ～１．２μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第２金属膜の厚さは、０．１μｍ～０．６μｍのいずれかの厚さとしてもよい。
　また、この発明にかかる半導体装置は、上述した発明において、第３金属膜は金膜であり、ｐ型半導体層の表面に積層される部分における第３金属膜の厚さは、０．１μｍ～０．４μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第３金属膜の厚さは、０．０５μｍ～０．２μｍのいずれかの厚さであることが望ましい。
　また、この発明にかかる半導体装置は、上述した発明において、第３金属膜は銀膜であり、ｐ型半導体層の表面に積層される部分における第３金属膜の厚さは、０．４μｍ～２．０μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第３金属膜の厚さは、０．２μｍ～１．０μｍのいずれかの厚さとしてもよい。
　また、この発明にかかる半導体装置は、上述した発明において、ｎ型半導体基板の一方の主面側の、主電流の流れる活性領域である半導体機能領域に設けられた金属－酸化膜－半導体からなる絶縁ゲート構造と、ｎ型半導体基板の一方の主面側に設けられ、層間絶縁膜によって絶縁ゲート構造と絶縁されたエミッタ電極と、ｐ型半導体層にオーミック接触するコレクタ電極である金属電極と、を備えた絶縁ゲート型バイポーラトランジスタとすることが望ましい。
　また、この発明にかかる半導体装置は、上述した発明において、ｎ型半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分としてもよい。
　本発明にかかる半導体装置によれば、はんだ付け処理温度が加えられた後でも、Ａｌスパイクを抑制することができるため、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができるという効果を奏する。
図１は、本発明の実施の形態にかかる逆阻止ＩＧＢＴのＶ字溝近傍の構造を示す断面図である。 図２は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。 図３は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。 図４は、Ａｌ－Ｓｉの熱平衡状態を示す特性図である。 図５は、従来の逆阻止ＩＧＢＴの要部の構造を示す断面図である。 図６は、本発明の実施の形態にかかる逆阻止ＩＧＢＴの製造方法の概要を示すフローチャートである。
　以下に、本発明の半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、第１導電型をｎ型、第２導電型をｐ型として以下説明する。ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態）
　実施の形態にかかる半導体装置の構造について、逆阻止ＩＧＢＴを例に説明する。図１は、本発明の実施の形態にかかる逆阻止ＩＧＢＴのＶ字溝近傍の構造を示す断面図である。図１に示す逆阻止ＩＧＢＴ２００は、例えばＳｉ（シリコン）を半導体材料とするｎ-半導体基板３７のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止ＩＧＢＴ２００のｐ型分離層３３は、ｎ-半導体基板３７のおもて面から所定の深さまでの浅いｐ型の不純物拡散層である。ｎ-半導体基板３７の裏面からｐ型分離層３３の底部に達するＶ字溝３１が設けられている。Ｖ字溝３１の側壁部３２は、ｎ-半導体基板３７の裏面に対して所定の傾斜を有するテーパ状となっている。
　このｐ型分離層３３の前記所定の深さとは、ｐ型分離層３３に対向するｎ-半導体基板３７の裏面側から形成したＶ字溝３１の底部がｐ型分離層３３の底部に接触する関係を有する深さである。ｐ型分離層３３を浅くした場合、Ｖ字溝３１は深く形成しなければならない。一方、ｐ型分離層３３を浅くし過ぎた場合、Ｖ字溝３１の形成後、ウエハを割れないように取り扱うことが難しくなる。このため、ｐ型分離層３３の深さは、ｎ-半導体基板３７のおもて面から５０μｍ以上程度であるのが好ましい。図１においてｐ型分離層３３の中央に示す一点鎖線２０はウエハをチップに分割する際の切断線である。Ｖ字溝３１に取り囲まれた裏面平坦部には、ｐ型コレクタ層（第２導電型半導体層）３５が形成される。
　Ｖ字溝３１の内壁（側壁部３２および底部）に沿って、ｐ型コレクタ層３５よりも厚さの薄いｐ型薄層（第２導電型半導体薄層）３４が形成される。ｐ型薄層３４は、ｐ型分離層３３およびｐ型コレクタ層３５に接する。ｐ型薄層３４がｐ型分離層３３とｐ型コレクタ層３５とを同導電型で接続するため、ｐ型分離層３３は、従来の深い拡散層からなるｐ型分離層と同様の逆阻止耐圧機能を有する。このような構成のｐ型分離層３３を有する逆阻止ＩＧＢＴ２００とすることにより、従来の高温で長時間の拡散によりｎ-半導体基板３７を貫通する深さの拡散層からなるｐ型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うｎ-半導体基板３７のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。逆阻止ＩＧＢＴ２００の構成の詳細については後述する。
　実施の形態にかかる半導体装置の製造プロセスとしては、従来の逆阻止ＩＧＢＴの製造プロセスと同様であるため、逆阻止ＩＧＢＴ２００を例に概要を説明する。図６は、本発明の実施の形態にかかる逆阻止ＩＧＢＴの製造方法の概要を示すフローチャートである。まず、例えばイオン注入および熱拡散により、ｎ-半導体基板３７のおもて面の表面層にｐ型分離層（分離拡散層）３３を選択的に形成する（図６（ａ））。次に、ｎ-半導体基板３７おもて面側のｐ型分離層３３に取り囲まれる内側の、主電流の流れる活性領域（半導体機能領域）に、図示しないソース領域やゲート電極などのＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造や、エミッタ電極などのおもて面側半導体機能を有するデバイス構造を形成する工程が順次施される（図６（ｂ））。
　次に、ｎ-半導体基板３７（ｎ-ドリフト層）のおもて面側に石英ガラスなどの支持基板を貼付した後、ｎ-半導体基板３７の裏面を研削し、ｎ-半導体基板３７を所定の厚さまで薄くする（図６（ｃ））。次に、ｎ-半導体基板３７の研削後の裏面（研削面）を清浄する。次に、ｐ型分離層３３に対向するｎ-半導体基板３７の裏面側から例えばアルカリエッチングによりＶ字溝３１を選択的に形成する（図６（ｄ））。このＶ字溝３１は、ｐ型分離層３３の底部に達する深さとする。次に、ｎ-半導体基板３７裏面（Ｖ字溝３１の内壁も含む）にボロン（Ｂ）などのｐ型不純物をイオン注入して、裏面平坦部のｐ型コレクタ層３５、および、Ｖ字溝３１の側壁部３２に沿ったｐ型薄層３４を同時に形成する（図６（ｅ））。
　次に、アニール処理により、ｎ-半導体基板３７の裏面（Ｖ字溝３１の内壁も含む）に注入したｐ型不純物を活性化させる（図６（ｆ））。次に、ｐ型コレクタ層３５およびｐ型薄層３４の表面にそれぞれオーミック接触するコレクタ電極３６ａ、３６ｂを例えばスパッタ蒸着などにより同時形成する（図６（ｇ））ことにより、図１に示す逆阻止ＩＧＢＴ２００が完成する。図１において、符号３８は活性領域を囲む耐圧構造領域に設けられるｐ領域からなるガードリングであり、符号３９はフィールド絶縁膜であり、符号４０はフィールドプレートである。コレクタ電極３６ａ、３６ｂの形成条件以外の製造プロセスは、図５に示す従来の逆阻止ＩＧＢＴの製造プロセスと同様であってもよい。
　本発明では、図１のように基板裏面側のコレクタ電極３６ａ、３６ｂは、ｎ-半導体基板３７の裏面から順にＡｌ－Ｓｉ（アルミニウムシリコン）膜（第１金属膜）４２と、はんだ濡れ性の良好な金属を主成分とする金属膜として例えばＮｉ（ニッケル）を主成分とする金属膜（以下、Ｎｉ系金属膜４４とする：第２金属膜）と、当該Ｎｉ系金属膜４４の酸化を防止する機能の高い金属を主成分とする最表面金属膜として例えばＡｕ（金）を主成分する金属膜（以下、Ａｕ系金属膜４５とする：第３金属膜）とを含む積層膜を少なくとも備える。Ａｌ－Ｓｉ膜４２とＮｉ系金属膜４４との間に、バリア層４３として、Ｔｉ（チタン）等の高融点金属を主成分とする金属膜を備えることが好ましい。バリア層４３は、ｎ-半導体基板３７中のシリコン（Ｓｉ）原子や、コレクタ電極３６ａ、３６ｂと被接合部材（例えば絶縁基板のＣｕ（銅）板）との接合層であるはんだ接合層中のＳｎ（錫）原子の拡散を防止する機能を有する。
　このようなコレクタ電極３６ａ、３６ｂに関して、従来のコレクタ電極の構成でも、ウエハの状態またはチップの状態ではＡｌスパイクが発生しないので、前述の問題点は顕在化しない。しかし、チップ（ｎ-半導体基板３７）を実装するための組立時のはんだ付け処理工程で、熱がチップに加わるとｎ-半導体基板３７の裏面にＡｌスパイクが成長するため、このＡｌスパイクを原因とする特性不良の発生が多くなることが本発明者によって確認されている。また、前記特許文献２には、コレクタ電極を構成する金属膜のうちのＡｌ－Ｓｉ膜の厚さ（膜厚）を０．３μｍ～１．０μｍの範囲内の厚さにした場合、Ａｌスパイクの発生に起因する逆耐圧不良問題が解消されることが開示されている。
　しかし、本発明のようなＶ字溝３１を有する逆阻止ＩＧＢＴ２００の場合、Ｖ字溝３１のテーパ状の側壁部３２（基板主面に対する角度が例えば５３．７度程度）が形成されている。このため、Ｖ字溝３１の側壁部３２のコレクタ電極３６ｂの厚さは、コレクタ電極３６ｂと同時に裏面平坦部に形成されるコレクタ電極３６ａの厚さの約半分になる。その理由は、コレクタ電極３６ａ、３６ｂを形成するためのスパッタリングにおいて、スパッタ粒子の進行方向が裏面平坦部のｐ型コレクタ層３５の表面に対して垂直方向であるからである。また、Ｖ字溝３１の側壁部３２のｐ型薄層３４の厚さは、ｐ型薄層３４と同時に裏面平坦部に形成される裏面平坦部のｐ型コレクタ層３５の厚さの約半分になる。その理由は、ｐ型薄層３４を形成するためのイオン注入がＶ字溝３１の側壁部３２に対して垂直でないからである。
　このように、Ａｌ－Ｓｉ膜４２の厚さを特許文献２に記載の０．３μｍ～１．０μｍの厚さの範囲内の厚さに設定した場合としても、Ｖ字溝３１の側壁部３２に沿って形成されるｐ型薄層３４およびＡｌ－Ｓｉ膜４２の厚さは、それぞれ裏面平坦部のｐ型コレクタ層３５およびＡｌ－Ｓｉ膜４２よりも薄くなる。すなわち、Ｖ字溝３１の側壁部３２に沿って形成されるｐ型薄層３４およびＡｌ－Ｓｉ膜４２に対しては、必ずしも逆耐圧不良を発生させないための充分な厚さとなっているとは言えないことが判明した。従って、本発明の逆阻止ＩＧＢＴ２００において、はんだ付け処理を含む組立工程に起因する逆耐圧不良を無くすには、Ａｌ－Ｓｉ膜４２の厚さは前述の特許文献２に記載の０．３μｍ～１．０μｍの範囲内の厚さでは不十分である。
　そこで、本発明の逆阻止ＩＧＢＴ２００のコレクタ電極３６ａ、３６ｂを構成する各金属膜のそれぞれの厚さについて、逆耐圧不良を無くすために適切な厚さを検討したところ、次の好ましい結果が得られた。この結果について、以下説明する。
　本発明の逆阻止ＩＧＢＴ２００においては、コレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さ（裏面平坦部の狙い厚さ）を例えば１．１μｍ～３．０μｍの範囲内の厚さとし、ｐ型薄層３４の表面（Ｖ字溝３１の側壁部３２）に接するコレクタ電極３６ｂのＡｌ－Ｓｉ膜４２の厚さを例えば０．５５μｍ～１．５μｍの範囲内の厚さとすることが逆耐圧不良を無くすために最適なＡｌ－Ｓｉ膜４２の厚さであることが分かった。その理由は後述する。コレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さは特には２μｍ前後の厚さであるのが最も好ましい。その理由は、コレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さを２μｍとすることにより、コレクタ電極３６ａと同時形成されるコレクタ電極３６ｂのＡｌ－Ｓｉ膜４２の厚さを、傾斜部（Ｖ字溝３１の側壁部３２）のため、厚さが薄くなっても少なくとも１μｍ程度にすることができるからである。このようなコレクタ電極３６ａ、３６ｂとすることで、従来の逆阻止ＩＧＢＴ１００と異なり基板裏面（Ｖ字溝３１の内壁も含む）のｐ型コレクタ層３５およびｐ型薄層３４の各表面でそれぞれ発生しやすいＡｌスパイクをどちらも抑制することができ、漏れ電流の増加を抑えることができる。また、Ａｌ－Ｓｉ膜４２にＴｉを添加することも、Ｓｉを半導体材料とするｎ-半導体基板３７からのＳｉ原子の拡散を抑制する効果があるので好ましい。
　また、Ａｌ－Ｓｉ膜４２とはんだ濡れ性の良好な金属、例えばＮｉを主成分とする金属膜（Ｎｉ系金属膜４４）との間に、高融点金属を主成分とするバリア層４３を備えるコレクタ電極３６ａ、３６ｂとすることもより好ましいことが判明した。バリア層４３がＴｉ、Ｗ（タングステン）およびＰｔ（プラチナ）のいずれかの金属を主成分とする金属膜であることが好適である。その理由は、上述したようにバリア層４３がＳｉ原子やＳｎ原子などの拡散を防止する効果を有するからである。Ｓｎを含むはんだ中のＳｎ原子が拡散し、Ｎｉ系金属膜４４を通ってＡｌ－Ｓｉ膜４２に達した場合、Ｓｎ原子とＡｌ原子とは合金を形成しないため、Ａｌ－Ｓｉ膜４２とＮｉ系金属膜４４との界面で剥離が生じ易くなるという不具合が発生する。従って、Ｓｎ原子のＡｌ－Ｓｉ膜４２への拡散を防ぐ必要がある。
　また、コレクタ電極３６ａのバリア層４３の厚さ（裏面平坦部の狙い厚さ）を、例えば０．０８μｍ～０．２μｍの範囲内の厚さ、好ましくは例えば０．１５μｍの厚さにすることで、Ｓｎを含むはんだ接合層からのＳｎ原子の拡散をバリア層４３で有効に止めることができ、Ａｌ－Ｓｉ膜４２とＮｉ系金属膜４４との界面での前記剥離を回避することができることが分かった。バリア層４３の厚さ（Ｖ字溝の側壁部の狙い厚さ）は、例えば０．０３μｍ～０．１μｍの範囲内の厚さが好ましい。バリア層４３としては、Ｔｉを主成分とする金属膜とする他に、例えばＷおよびＰｔのいずれかを主成分とする金属膜とすることも好ましい。さらに、バリア層４３をＴｉＮ（窒化チタン）膜とすることもバリア性をいっそう高める効果を有するので好ましい。
　Ｎｉ系金属膜４４やＡｕ系金属膜４５は、厚さが極端に薄くなるとはんだの濡れ拡がりが悪くなる。一方、Ｎｉ系金属膜４４やＡｕ系金属膜４５の厚さが厚くなると、膜応力によりｎ-半導体基板３７に反りが生じ易くなったり、またはコスト面で不利となる。このため、Ｎｉ系金属膜４４の厚さは、裏面平坦部（すなわちコレクタ電極３６ａの部分）で例えば０．２μｍ～１．２μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２（すなわちコレクタ電極３６ｂの部分）で例えば０．１μｍ～０．６μｍの範囲内の厚さ、特には例えば０．３５μｍ厚さ程度とするのが好ましい。Ａｕ系金属膜４５は、裏面平坦部で例えば０．１μｍ～０．４μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２で例えば０．０５μｍ～０．２μｍの範囲内の厚さ、特には例えば０．１μｍ厚さ程度とするのが好ましい。Ｎｉ系金属膜４４にＶ（バナジウム）を添加してもよい。Ｎｉ系金属膜４４にＶ（バナジウム）を添加し非磁性素材とすることでスパッタ成膜時のエロージョンを広げることができ、ターゲットライフを延ばすことができるため、コスト面にメリットがあり、好ましい。
　Ａｕ系金属膜４５には、はんだ濡れ性を向上させる等の目的で、さらにＳｎやＧｅ（ゲルマニウム）を添加することも好ましい。もしくは、Ａｕはコストが高いので、Ａｕ系金属膜４５の代わりにＡｇ（銀）を主成分とする金属膜（以下、Ａｇ系金属膜とする：第３金属膜）を使うこともできる。Ａｇ系金属膜の場合、Ａｕ系金属膜４５よりも酸化しやすい。このため、Ａｇ系金属膜の厚さは、裏面平坦部で０．４μｍ～２．０μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２で０．２μｍ～１．０μｍの範囲内の厚さとするなど、Ａｕ系金属膜４５の厚さよりも２倍程度厚くしておく必要がある。また、濡れ性を良くする等の目的でＡｕ系金属膜４５にＰｄ（パラジウム）が添加されることも好ましい。
　Ａｌ－Ｓｉ膜４２およびバリア層４３の厚さについて検証した。逆阻止ＩＧＢＴ２００のコレクタ電極３６ａ、３６ｂのＡｌ－Ｓｉ膜４２とバリア層４３（Ｔｉ膜）とをパラメータとするはんだ付け処理温度での保持時間（横軸）に対する逆漏れ電流変化量および逆耐圧変化量（縦軸）をそれぞれ図２、３に示す。図２は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。図３は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。図２、３には、Ａｌ－Ｓｉ膜の厚さの異なる４つの試料（Ａｌ－Ｓｉと記載）と、Ａｌ－Ｓｉ膜の厚さを０．５５μｍとしてバリア層の厚さを異ならせた３つの試料（Ｔｉバリア＋ＡｌＳｉ（Ｔｉ品）と記載）と、を示す。
　図２、３に示す結果より、Ａｌ－Ｓｉ膜の厚さを２μｍで成膜すると漏れ電流の上昇および逆耐圧の低下はほとんど無いことが分かる。また、図２、３に示す結果は、Ａｌ－Ｓｉ膜の厚さが０．５５μｍであってもバリア層が形成されていれば、漏れ電流の上昇および逆耐圧の低下は小さいことを示している。このことからＡｌ－Ｓｉ膜４２の厚さの下限、すなわち、Ｖ字溝３１の側壁部３２におけるコレクタ電極３６ｂのＡｌ－Ｓｉ膜４２の厚さの下限を０．５５μｍとし、Ａｌ－Ｓｉ膜４２の厚さが０．５５μｍ以上であることを本発明の範囲とした。コレクタ電極３６ｂのＡｌ－Ｓｉ膜４２の厚さが０．５５μｍであるときの、裏面平坦部のコレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さの下限は１．１μｍとなる。
　また、コレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さの上限を上述したように３μｍとしたのは、前述の逆耐圧不良の改善ではなく、Ａｌ－Ｓｉ膜４２中のＳｉ濃度が増加し過ぎるとオン電圧が増加するためであり、この点を考慮して決められた。コレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さの上限を３μｍとしたときの、Ｖ字溝３１の側壁部３２のコレクタ電極３６ｂのＡｌ－Ｓｉ膜４２の厚さの上限は１．５μｍになる。従って、Ａｌ－Ｓｉ膜４２の厚さを最も好ましい厚さである１μｍ程度は確実に確保することができる。これらを併せて、上述したように、コレクタ電極３６ａのＡｌ－Ｓｉ膜４２の厚さ（裏面平坦部の狙い厚さ）を１．１μｍ～３．０μｍの範囲内の厚さとし、ｐ型薄層３４の表面に接するコレクタ電極３６ｂのＡｌ－Ｓｉ膜４２の厚さを０．５５μｍ～１．５μｍの範囲内の厚さにすることを導き出した。
　次に、チップ実装組み立て時の処理温度とＡｌ－Ｓｉ膜４２の相互拡散との関係について検証した。図４は、Ａｌ－Ｓｉの熱平衡状態を示す特性図（以下、Ａｌ－Ｓｉ平衡状態図とする）である。図４のＡｌ－Ｓｉ平衡状態図に示すように、半導体基板の裏面のｐ型コレクタ層表面との界面におけるＡｌ－Ｓｉ膜中のＳｉ濃度が０．２ｗｔ％程度の低濃度では、はんだ付け温度などの実装組み立ての際の処理温度が３４０℃のとき、相互拡散が始まることが分かる。一方、Ａｌ－Ｓｉ膜の厚さが充分に厚ければ、Ａｌ－Ｓｉ膜の成長過程でＡｌ－Ｓｉ膜中のＳｉ濃度が十分に満たされ、かつＡｌ－Ｓｉ膜の厚さが厚いことでＡｌ－Ｓｉ膜中のＳｉのボリュームが大きくなる。このため、３４０℃のはんだ付け処理温度中でもＡｌ－Ｓｉ膜中のＳｉ濃度を十分確保することができるため、問題は生じない。その理由は、Ａｌ－Ｓｉ膜の厚さが厚いことにより、Ａｌ－Ｓｉ膜中のＳｉ原子がバリア層である例えばＴｉ系金属膜へ拡散する現象が生じても、Ａｌ－Ｓｉ膜の厚さのボリュームとＳｉ原子の拡散長とからＡｌスパイクが入りづらくなるためであると推測される。
　Ａｌ－Ｓｉ膜４２の厚さを従来の逆阻止ＩＧＢＴと同程度の厚さとした場合でも、漏れ電流増加の抑制、逆耐圧劣化を防ぐためには、はんだ付け処理温度を下げれば良いことは公知であるし、図４のＡｌ－Ｓｉ平衡状態図からも明らかである。しかし、従来のはんだ付け処理温度を下げる方法では、はんだやＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄｉｎｇ：Ｃｕ板などの金属板が接合された絶縁基板）のＣｕ板表面に形成されている酸化膜を水素で還元しづらくなり、チップ下のＤＣＢとはんだとの界面にボイドが発生し易くなるなどの新たな問題が生じる。このため、はんだ付け処理温度を下げることを逆耐圧不良の改善対策とすることはできない。すなわち、はんだ付け処理温度を下げることによってもたらされる、はんだ界面に多発するボイドは、熱抵抗を高くし、チップの熱暴走を引き起こし破壊に繋がるおそれが高まる。
　前述したように、本発明においては、Ａｌ－Ｓｉ膜４２の厚さを裏面平坦部で１．１μｍ～３．０μｍの範囲内の厚さと十分に厚くすることで、はんだ付け処理温度をはんだ界面にボイドが発生しない程度の温度まで上げることができ、かつ漏れ電流の増加、逆耐圧低下を抑制させることができる。
　また、例えばＴｉ系金属膜などのバリア層４３の厚さを十分に確保することで、はんだとＡｌ－Ｓｉ膜４２との界面で剥離が生じることを回避することができる。このことについて、以下さらに説明する。はんだの成分であるＳｎ原子と、Ａｌ－Ｓｉ膜４２中のＡｌ原子とは合金層を形成しない。このため、はんだ付けを含む組立工程で、はんだ接合層中のＳｎ原子がＡｌ－Ｓｉ膜４２に拡散してくると、はんだ接合が適正にされず、はんだ接合層の剥離が生じる虞がある。そこで、Ａｌ－Ｓｉ膜４２上にバリア層４３となるＴｉ系金属膜を挟んだ構成でコレクタ電極３６ａ、３６ｂを成膜することにより、ＤＣＢ上に逆阻止ＩＧＢＴチップをはんだ接合させる際に、はんだ中のＳｎ原子がＡｌ－Ｓｉ膜４２に拡散することをバリア層４３によって防止する。はんだ接合層中のＳｎ原子のＡｌ－Ｓｉ膜４２への拡散を防止するために必要なバリア層４３の厚さは、Ｖ字溝３１の側壁部３２で０．０３μｍ以上である。その理由は、次のとおりである。Ｖ字溝３１の側壁部３２におけるＴｉ系金属膜の厚さ（すなわち、コレクタ電極３６ｂのバリア層４３）の厚さが０．０３μｍ未満の場合、はんだ中のＳｎ原子がＴｉ系金属膜を通過してＡｌ－Ｓｉ膜４２に到達する。Ａｌ－Ｓｉ膜４２に到達したＳｎ原子はＡｌ－Ｓｉ膜４２中のＡｌ原子と合金層を形成しないため、Ａｌ－Ｓｉ膜４２との界面で剥離が生じ易くなる問題が発生するからである。
　本発明では、ｎ-半導体基板３７の裏面平坦部のコレクタ電極３６ａの厚さが厚くなるが、コレクタ電極３６ａの厚さを厚くしても、ｎ-半導体基板３７の裏面側には、Ｖ字溝３１が設けられているためコレクタ電極３６ａ，３６ｂの収縮する応力がかかる方向がＶ字溝３１で変わるように作用する。その結果、ｎ-半導体基板３７の裏面にＶ字溝３１を有するウエハの反りは、Ｖ字溝３１の無い裏面平坦部にのみコレクタ電極を成膜したウエハの反りよりも小さく抑えることができることもメリットである。
　以上、説明したように、実施の形態によれば、少なくとも半導体基板に接する部分がＡｌ－Ｓｉ膜であるコレクタ電極を設け、このＡｌ－Ｓｉ膜の厚さを裏面平坦部で１．１μｍ～３．０μｍの範囲内の厚さとし、Ｖ字溝の側壁部で０．５５μｍ～１．５μｍの範囲内の厚さとすることにより、チップ実装におけるはんだ接合を適正に容易に行うことができるとともに、例えばはんだ付けなどのチップ実装組み立て時の処理温度による裏面平坦部およびＶ字溝の側壁部でのＡｌスパイクを抑制することができる。そして、裏面平坦部およびＶ字溝の側壁部でのＡｌスパイクが抑制されることにより、Ａｌスパイクに起因する漏れ電流を低減することができ、逆耐圧不良を防止することができる。また、実施の形態によれば、少なくとも半導体基板側からＡｌ－Ｓｉ膜およびＮｉ系金属膜を積層してなるコレクタ電極を設け、Ａｌ－Ｓｉ膜とＮｉ系金属膜との間にバリア層を設けることにより、Ｓｎを含有するはんだを用いた場合でも、はんだ中のＳｎ原子の拡散をバリア層で止めることができる。このため、はんだ接合層の剥離を回避することができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、Ｓｉを半導体材料とする半導体基板を用いる場合を例に説明しているが、これに限らず、例えばＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）を半導体材料とする半導体基板を用いてもよい。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置、特に、順方向および逆方向の双方向に高信頼性の耐圧特性を有する逆阻止ＩＧＢＴに有用である。
　３１　Ｖ字溝
　３２　Ｖ字溝の側壁部
　３３　ｐ型分離層
　３４　ｐ型薄層
　３５　ｐ型コレクタ層
　３６　コレクタ電極
　３６ａ　裏面平坦部のコレクタ電極
　３６ｂ　Ｖ字溝の側壁部のコレクタ電極
　３７　ｎ-半導体基板
　３８　ガードリング
　３９　フィールド絶縁膜
　４０　フィールドプレート
　４２　Ａｌ－Ｓｉ膜
　４３　バリア層
　４４　Ｎｉ系金属膜
　４５　Ａｕ系金属膜

Claims (9)

  1. 　第１導電型の半導体基板の一方の主面から所定の深さで設けられ、半導体機能領域を取り囲む第２導電型の分離層と、
    　前記半導体基板の他方の主面から前記分離層の底部に達するＶ字溝と、
    　前記半導体基板の他方の主面の前記Ｖ字溝に囲まれた部分に設けられた第２導電型半導体層と、
    　前記Ｖ字溝の側壁に沿って設けられ、前記分離層と前記第２導電型半導体層とを連結する第２導電型半導体薄層と、
    　前記第２導電型半導体層の表面および前記第２導電型半導体薄層の表面に接触する金属電極と、
    　を備え、
    　前記金属電極は、少なくとも、前記半導体基板側から順に、アルミニウムおよびシリコンを含む第１金属膜と、はんだ濡れ性を有する金属を主成分とする第２金属膜と、当該第２金属膜の酸化を防止する第３金属膜と、が積層されてなる積層膜であり、
    　前記第２導電型半導体層の表面に接する部分における前記第１金属膜の厚さは、１．１μｍ～３．０μｍの範囲内の厚さであり、
    　前記第２導電型半導体薄層の表面に接する部分における前記第１金属膜の厚さは、０．５５μｍ～１．５μｍの範囲内の厚さであることを特徴とする半導体装置。
  2. 　前記金属電極は、前記第１金属膜と前記第２金属膜との間に、前記第１金属膜および前記第２金属膜よりも高融点の金属を主成分とするバリア層をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第２導電型半導体層の表面に積層される部分における前記バリア層の厚さは、０．０８μｍ～０．２μｍの範囲内の厚さであり、
    　前記第２導電型半導体薄層の表面に積層される部分における前記バリア層の厚さは、０．０３μｍ～０．１μｍの範囲内の厚さであることを特徴とする請求項２に記載の半導体装置。
  5. 　前記第２金属膜はニッケル膜であり、
    　前記第２導電型半導体層の表面に積層される部分における前記第２金属膜の厚さは、０．２μｍ～１．２μｍの範囲内の厚さであり、
    　前記第２導電型半導体薄層の表面に積層される部分における前記第２金属膜の厚さは、０．１μｍ～０．６μｍの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第３金属膜は金膜であり、
    　前記第２導電型半導体層の表面に積層される部分における前記第３金属膜の厚さは、０．１μｍ～０．４μｍの範囲内の厚さであり、
    　前記第２導電型半導体薄層の表面に積層される部分における前記第３金属膜の厚さは、０．０５μｍ～０．２μｍの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第３金属膜は銀膜であり、
    　前記第２導電型半導体層の表面に積層される部分における前記第３金属膜の厚さは、０．４μｍ～２．０μｍの範囲内の厚さであり、
    　前記第２導電型半導体薄層の表面に積層される部分における前記第３金属膜の厚さは、０．２μｍ～１．０μｍの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置。
  8. 　前記半導体基板の一方の主面側の、主電流の流れる活性領域である前記半導体機能領域に設けられた金属－酸化膜－半導体からなる絶縁ゲート構造と、
    　前記半導体基板の一方の主面側に設けられ、層間絶縁膜によって前記絶縁ゲート構造と絶縁されたエミッタ電極と、
    　前記第２導電型半導体層にオーミック接触するコレクタ電極である前記金属電極と、を備えた絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
  9. 　前記半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分とすることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103617954A (zh) * 2013-11-27 2014-03-05 上海联星电子有限公司 一种Trench-RB-IGBT的制备方法
JP2021108394A (ja) * 2017-05-15 2021-07-29 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 炭化ケイ素パワーモジュール
JP2021150304A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6504313B2 (ja) * 2016-03-14 2019-04-24 富士電機株式会社 半導体装置および製造方法
CN106252401A (zh) * 2016-09-28 2016-12-21 中国科学院微电子研究所 一种逆阻型绝缘栅双极晶体管终端结构
DE112019000184T5 (de) * 2018-06-18 2020-09-03 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE102019105761A1 (de) * 2019-03-07 2020-09-10 Avl Software And Functions Gmbh Fahrzeug mit einem Inverter und Verfahren zur Erhöhung der Lebensdauer eines Inverters

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821675B2 (ja) * 1987-11-13 1996-03-04 日産自動車株式会社 半導体装置
JP2011181770A (ja) * 2010-03-02 2011-09-15 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2011258833A (ja) * 2010-06-10 2011-12-22 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0316799B1 (en) 1987-11-13 1994-07-27 Nissan Motor Co., Ltd. Semiconductor device
JPH06333961A (ja) * 1993-05-24 1994-12-02 Nissan Motor Co Ltd 半導体装置の製造方法
JP2000169957A (ja) * 1998-12-04 2000-06-20 Sumitomo Metal Mining Co Ltd Ｖ−Ｎｉ系ターゲット材料、電極材料、及び実装部品
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
JP2006059929A (ja) 2004-08-18 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US7897452B2 (en) 2005-06-20 2011-03-01 Fuji Electric Systems Co., Ltd. Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode
JP2007036211A (ja) * 2005-06-20 2007-02-08 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP4221012B2 (ja) * 2006-06-12 2009-02-12 トヨタ自動車株式会社 半導体装置とその製造方法
JP5327219B2 (ja) * 2008-05-13 2013-10-30 富士電機株式会社 半導体装置の製造方法
JP5142849B2 (ja) * 2008-06-18 2013-02-13 株式会社アルバック 成膜装置および成膜方法
US8441804B2 (en) * 2008-07-25 2013-05-14 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
WO2010109572A1 (ja) * 2009-03-23 2010-09-30 トヨタ自動車株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821675B2 (ja) * 1987-11-13 1996-03-04 日産自動車株式会社 半導体装置
JP2011181770A (ja) * 2010-03-02 2011-09-15 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2011258833A (ja) * 2010-06-10 2011-12-22 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103617954A (zh) * 2013-11-27 2014-03-05 上海联星电子有限公司 一种Trench-RB-IGBT的制备方法
JP2021108394A (ja) * 2017-05-15 2021-07-29 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 炭化ケイ素パワーモジュール
JP7181962B2 (ja) 2017-05-15 2022-12-01 ウルフスピード インコーポレイテッド 炭化ケイ素パワーモジュール
JP2021150304A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置

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