JPH0821675B2

JPH0821675B2 - 半導体装置

Info

Publication number: JPH0821675B2
Application number: JP62285473A
Authority: JP
Inventors: 祥男小宮
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1987-11-13
Filing date: 1987-11-13
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPH01128562A

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は、３端子以上の半導体能動デバイスとそれ
を含む集積回路（IC）の構成に関する。

〔従来技術〕

従来の半導体デバイス又はそれを含むICの構成を内蔵
している半導体基板においては、デバイス又はICを構成
する端子のうち、基板の裏面は１つの端子として使わ
れ、他の主要な能動デバイスの端子は基板の主表面にあ
る半導体−金属電極のコンタクト部または絶縁膜上のゲ
ート電極等として形成されている。

例えば、第８図は従来の集積回路の一例図であり、ア
イイーイーイーパワーエレクトロニクスス
ペシャリスツコンファレンスレコード（IEEE Power
Electronics Specialists Conference Record,1985,pp
229）に記載されている保護機能内蔵型パワーMOSFETの
断面図である。

第８図から判るように、半導体基板の主表面側には種
々の素子が形成され、各素子のゲート端子Ｇ、ソース端
子Ｓ、ドレイン端子Ｄ等が図示しない金属電極によって
外部に接続されている。しかし、半導体基板の裏面は、
アウトプット・ドレイン端子の１個のみとなっている。

〔発明が解決しようとする問題点〕

上記のごとき従来の半導体基板においては、基板裏面
は半導体基板と実装基板との界面に接しており、基板へ
の電位設定は１つで十分であり、また、半導体ICを含む
主表面を実装基板と対向してフェースダウン・ボンディ
ングをする場合も、厚い半導体基板の裏面に異なる電位
を設定する電極を複数個、独立に設定する必要がなかっ
た。したがって基板裏面から主表面側にある能動デバイ
スの能動端子部分に個別に電気的にアイソレーションが
とれた状態で複数の個別の電位または電流を供給するこ
とは考慮されていなかった。

また、従来の積層基板型三次元構成（例えば、日経マ
イクロ・デバイス 1985年７月号 175〜192頁に記載）
においては、デバイスやICが作り込まれている半導体基
板の主表面から裏面への信号の伝達方法が十分開発され
ていなかった。そのため、例えば、二枚の積層半導体基
板を積層し、所望の位置合わせで所定の電極部分で融着
させ、第１基板と第２基板とで信号の伝送を行なうよう
な場合に、基板主表面から裏面へ抜ける配線が困難であ
るという問題があった。

本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、積層基板型三次元構造の実用
的な構成を提供することを目的とするものである。

〔問題点を解決するための手段〕

上記の目的を達成するため、本発明においては、２枚
以上の半導体基板が層状に貼り合わされて一体化され、
各半導体基板の表面側に形成された回路が上層または下
層の少なくとも一方の半導体基板の表面側に形成された
回路と相互に電気的に接続された三次元デバイスであっ
て、少なくとも１枚の半導体基板には、裏面側から凹部
が形成され、該凹部の底面に相当する薄い層の部分とそ
れ以外の厚し層の部分とが形成されており、表面側に設
けられた能動デバイスの少なくとも一つの能動領域の一
部が上記薄い層の部分の裏面に露出しており、かつ、上
記薄い層の部分の裏面と上記凹部の内面は上記の露出し
た能動領域部分を除いて絶縁層で覆われており、上記能
動領域の露出している部分からは上記凹部の側面に沿っ
て上記絶縁層の上に上記厚い層の裏面側まで配線用抵抗
部材が形成され、上記の配設用低抵抗部材が形成された
一つの半導体基板の下段に他の半導体基板が、上記配線
用低抵抗部材と下段の半導体基板の表面側に形成された
回路の対応する電極とが重なるように位置合わせされて
積層され、上記一つの半導体基板の上記配線用低抵抗部
材と上記他の半導体基板の表面側に形成された電極とが
接続されることにより、上記一つの半導体基板の表面側
に形成された回路と上記他の半導体基板の表面側に形成
された回路とが接続されるように構成している。上記の
ごとき構成としたことにより、半導体基板を複数個融着
させた三次元デバイス等において、大幅な性能の向上、
多機能化、大容量化を実現することが出来る。〔発明の
実施例〕第１図は、本発明に用いる半導体基板構造の第１の実
施例図であり、SOI（silicon on insulator）構成のMOS
デバイスの断面図を示す。

第１図において、Siの半導体基板１の上にSiO₂膜２が
形成されており、このSiO₂膜２の上に通常のSOI技術を
用いてｐ型半導体結晶層３を形成されている。このSOI
型の活性Si膜にn⁺ソース４、n⁺ドレイン５を形成する
が、n⁺ドレイン５は裏面のエッチ穴13（凹部）の底部に
達するまで深く形成する。なお、エッチ穴の底部とは、
裏面側から見た底部、すなわちエッチ穴のなかで主表面
側に最も近い部分である。

また、ゲート絶縁膜６、フィールド酸化膜７、ソース
電極８、ドレイン電極９、ゲート電極10は通常の方法で
形成されている。また、基板裏面からのエッチ穴13は、
Siの圧力センサを形成する場合と同様のいくつかのエッ
チング方法で形成しておく。また、基板裏面上の絶縁膜
11も通常の方法で形成できる。

なお、基板のSiの厚さが300μ〜500μ程度とした場
合、エッチ穴底部のSiの残っている部分は厚さ10μ〜30
μ程度で設計可能である。

一方、エッチ穴13の底面にある絶縁膜のないコンタク
ト部12aや裏面の配線12Bのパターニングは特殊な形成方
法が要求される。すなわち、基板裏面とエッチ穴の底部
とは相当の距離はなれているので、通常のフォトリソグ
ラフィー工程ではパターニングが困難である。この部分
のフォトリソグラフィー工程は、レーザ光源などを含む
平行性のよい光学系による光束照射下におけるマスクと
基板との近接状態での位置合わせによる紫外線〜遠紫外
線領域の露光で可能となる。なお、現在開発がすすめら
れている光反応励起ガス雰囲気での光化学反応によるレ
ーザビームを用いた直接パターンエッチなども適用可能
となる。

上記のごとく、第１図の構成においては、n⁺ドレイン
５の底部は、半導体基板１の裏面に設けられたエッチ穴
13の底部まで到達しており、コンタクト12Aを介して半
導体基板の裏面に設けられた配線12Bに接続されてい
る。そして配線12Bは絶縁膜11とSiO₂膜２によって半導
体基板１から絶縁されている。したがって、n⁺ドレイン
５はドレイン電極９によって半導体基板１の主表面側に
接続端子を有すると共に、配線12Bによって半導体基板
１の裏面側にも他の部分と絶縁された独立の接続端子を
有することになる。

なお、第１図の構成においては、n⁺ドレイン５のみに
ついて裏面側端子を設けた場合を例示したが、複数の能
動領域、例えばn⁺ソース４についても裏面側端子を設け
ることが出来るのは勿論である。

第１図で示したSOIデバイスの場合、MOSトランジスタ
のn⁺ドレイン５を深く導入することによって基板裏面の
コンタクト12Aとオーム性接続ができる。したがって、
第１図のSiO₂膜２上の半導体膜に形成された素子、例え
ばＮチャネルEDMOSで信号処理を行う場合、n⁺ドレイン
５からは、同一平面内の他のインバータ回路などへはド
レイン電極９によって信号を伝送することができ、また
複数の基板を積層した多層基板三次元デバイスの場合は
コンタクト12A−配線12Bの経路で下層の他の基板部へも
信号を伝達することが出来る。そしてゲート10に制御信
号を与えれば、上記の伝送の信号レベルのオン−オフ制
御を行うことが出来る。

この構造及びこれと類似の構造によれば、以下に示す
作用効果上の利点ある。

（１）従来構造の半導体基板における主表面でのコンタ
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来
る。このため基板に垂直に大電流が流れるパワーデバイ
スなどの出力電流の分離やMOSトランジスタのドレイン
端子の複数個の設置などの点において従来構造により有
利になる。

（２）デバイスやICが作り込まれている基板の主表面以
外に、基板裏面か深いエッチ穴の側面に沿って配線用電
極を個別に設置できるので、従来不可能であった基板主
表面から基板裏面への複数個並列の信号の伝達が可能と
なる。しかもその伝達は単なる電気的なオーム性コンタ
クトによるのでなく、基板に形成されているMOSトラン
ジスタなどの三端子能動デバイスの制御信号によって伝
達を制御することが出来、スイッチ作用や増幅動作も同
時に可能となる。

（３）第１図に示した半導体基板を複数個積層し、相対
する電極部分を所望の部分で位置合わせして、熱的に融
着して積層三次元構造を形成すれば、二枚、三枚の積層
構造であっても、最上層のIC主面から一番下層半導体基
板のうちまで複数個所、並列処理で信号の伝達が可能と
なる。このことは情報処理回路（マイクロコンピュー
タ、イメージ処理など）の並列化、高機能化、大量容量
化を有効に利用することが出来る。

また、将来のセンサとして考えられている構造、すな
わち、第１層に複数のセンサを備え、２層、３層に演算
や記憶回路を備えた三次元並列処理型インテリジェント
センサにも、本実施例のデバイス構造を適用することに
より、その構成が容易に可能となる。

（４）平面ICを高集積化した場合は、チップサイズが
大きくなり、配線長がチップ内で長くなる、セル配置
や配線のレイアウト上の制約も多くなる、歩留まりが
低下する、などの問題があるが、本実施例のデバイス構
造を備えた基板による積層三次元デバイス構造を用いれ
ば、上記の問題をかなり軽減することが出来る。

次に、第２図は、本発明に用いる半導体基板構造の第
２の実施例図であり、縦型DSAMOSトランジスタのデバイ
ス構造の断面図を示す。

第２図において、p^-基板14は、ｎエピタキシャル層15
の下のドレイン埋込層16を分離するために設定されたも
のであり、その他のベース領域16A、16B、ソース領域17
A、17B、ゲート部酸化膜18、高濃度ポリシリコンのゲー
ト電極19、ソース・ベース共通電極20A、20Bは通常の方
法で形成することが出来る。

また、裏面からのエッチ穴13の形成方法は、前記第１
図の場合と同様に行うことが出来る。

この実施例の構造においては、主表面側に形成された
縦型DSAMOSトランジスタのドレイン埋込層16がエッチ穴
13の底部に露出しており、電極22A、22Bを介して裏面側
に接続可能に構成されている。また、ドレインの分離を
良くするために、ｎエピタキシャル層15中に適宜ｐ分離
領域55を設置する。

第２図の構造によれば、ドレイン部を局部的に限定す
ることが出来るので、それぞれ個別にドレイン出力端子
を持った複数の縦型MOSトランジスタを同一基板に形成
することが出来る。

そして、チップの実装方法を上下両方向から配線出来
る形状にすれば、縦型MOSトランジスタを同一基板に複
数設置することが可能となる。

また、第２図のデバイスの上下を反転し、下方に別の
半導体基板をコンタクト部で所望の位置合わせで融着す
れば（詳細後述）、下方の第２基板の信号処理回路の制
御信号によって上方の半導体基板内の縦型DSAMOSトラン
ジスタの開閉制御を行うことができる。なお、簡単な制
御の場合は、第２の構成ままでも基板主表面MOSICによ
って制御ゲート19への入力信号を内部でつくることがで
きる。

また、いずれの場合もドレイン埋込層16からの出力端
子22A−22Bを複数設置することが出来るので、複数の縦
型高耐圧MOSトランジスタをもつデバイス構造も形成す
ることが出来、適用範囲を拡げることが出来る。

次に、第３図は、本発明に用いる半導体基板構造の第
３の実施例図であり、同一エッチ穴内に複数の出力端子
を有する構造を示す。なお、第３図は前記第１、第２の
構造を上下反転した状態で示したものであり、（Ａ）及
び（Ｂ）は断面図、（Ｃ）は斜視図を示す。

まず、第３図（Ａ）は、基板23の裏面に形成されたエ
ッチ穴13を示し、（Ｂ）は絶縁膜24をつけた後コンタク
ト部12Aを形成した場合を示す。

このような裏面端子（例えばコンタクト端子）を複数
個形成する場合は、（Ｃ）に示すように、電極パターン
25と電極パターン26とを所望の距離だけ離して形成すれ
ばよい。例えば、MOSトランジスタのドレインは逆バイ
アスpn接合の状態であるから、通常のMOSICと同様に自
己分離していることになる。なお、（Ｃ）において、23
Aはエッチされず基板が厚く残っている部分、23Bはエッ
チ穴の部分で基板が薄く残っている部分を示す。

また、自己分離していない能動デバイスの場合は、エ
ッチ穴の底部23Bに形成されている各出力部分を、分離
領域（pn接合分離や絶縁構型分離等）によって分離すれ
ば、各電極出力を個別に取り出すことが出来る。

なお、第３図に示した方法の他に、同一チップ内に別
のエッチ穴を形成することによっても、基板裏面へ個別
に出力端子を形成することが出来る。

次に、第４図は、本発明に係る三次元デバイスの第１
の実施例図であり、２枚の半導体基板を積層した三次元
デバイスの断面図を示す。

第４図の構成は、例えば第１図または第２図の構成を
有する第１の半導体基板101と、通常のCMOS構造をもつI
Cをその主表面に作り込まれている第２の半導体基板102
とを所望の電極部分で位置合わせした後、上と下の電極
を用いて熱圧着法によって電極部を融着したものであ
る。

第４図において、上部の第１半導体基板101は、上記
第１図で示したSOI型Si基板であり、下部の第２半導体
基板102は、通常のCMOSインバータ等が作り込まれてい
る半導体基板である。

なお、第１半導体基板101の構成は前記第１図と同様
であり、第２半導体基板102は、フィールド酸化膜
７′、ｎ基板27、ｐウェル28、p⁺ウェルコンタクト29、
n⁺基板コンタクト30、p⁺ソース31、p⁺ドレイン32、n⁺ド
レイン33、n⁺ソース34、高濃度シリコンゲート35、36、
ゲート酸化膜37、38、配線間絶縁膜39、V_DD電極40、V_SS
電極41、CMOS出力用電極42、CMOSゲート入力用電極43A
等から構成されている。

第４図のごとく、上部の半導体基板と下部の半導体基
板とを所望の電極部で融着させる方法としては、例え
ば、インターナショナルエレクトロンデバイシズ
ミーティングのテクニカルダイジェスト（Internatio
nal Electron Devices Meeting Technical Digest,198
4,p816,M.Yasumoto他著“Promissing new fabrication
process developed for stacked LSI′s"）に記載され
ている方法がある。

第４図においては、上記文献記載の方法とほぼ同様の
融着方法で積層構造を形成する場合を示す。

この方法においては、まず、Al電極の上に二層のAu/T
i層（金とチタンの合金層）を形成する。次に、上記のA
u/Ti層の電極と同一の高さまでポリイミド層でコート
し、プラズマO₂でエッチングした後、Au/Ti電極を露出
させ、平坦化も同時に行う。このような電極構成を第４
図の第１半導体基板101の裏面と第２半導体基板102の主
表面とに作り込んでおく。次に、上記の二つの基板を所
望の位置にアラインし、熱圧着法で融着する。

第４図にそって更に説明する。

上部の第１半導体基板101の裏面の電極12Bと下部の第
２半導体基板102のゲート電極43Aとを融着する場合、Al
の電極12Bの上にポリイミド層44とレベルを一致させたA
u合金層46Uを形成し、同様に、第２半導体基板102のゲ
ート電極43A上にもポリイミド層45とレベルを一致させ
たAu合金層46Lを形成する。他の場所でも第１半導体基
板101と第２半導体基板102とを、例えば電極12Cと電極4
3Bの部分で融着するときは、Au合金層47Uと47Lを形成し
て熱圧着すれば、複数個所を同時に融着することが出来
る。

なお、上部の第１半導体基板101と下部の第２半導体
基板102とを電極部のみで融着して十分な融着強度をウ
ェハ間で作るためには、例えばAu合金層47Lと47Uのよう
な部分を通常の電極部位外にダミー的に設定することも
可能である。

また、ポリイミド層44、45はストレスの緩和と絶縁の
両方で有効に作用する。更に、製造方法を工夫すれば、
エッチ穴13にもポリイミドを埋め込むことが可能であ
る。

なお、上記の二つの基板に配置された電極間の融着方
法は一例であって、本発明のデバイス構成がこの融着方
法に限定されるものでないことは明らかである。

上記のごとき第４図の構成においては、上層の第１半
導体基板101のドレイン12Aの出力によって、下層の第２
半導体基板102のCMOSインバータのゲート43Aを駆動して
スイッチングさせることが出来る。

上記のごとく、第４図の実施例においては、２枚の半
導体基板を融着して積層基板三次元IC構成が可能である
ことを示した。

次に、第５図は、本発明に係る三次元デバイスの第２
の実施例図であり、例えば第１図または第２図の構成を
有する半導体基板の積層三次元構造を用いて、基板間の
信号の結合を複数個の位置で並列的に処理する構成を示
す。

すなわち、第５図は、第１図や第２図のごとき構成を
有するウェハ基板またはチップにおける裏面でのエッチ
孔と配線のレイアウトの一例を示す図であり、エッチ孔
はF1,F2,B1,B2の４つがあり、それぞれに２×８ビット
の配線がレイアウトされている。

上記のごとき基板61〜64を４枚重ねた場合を第６図に
示す。このように複数の基板を積層して用いる場合は、
相互に接する基板のエッチ穴同志が重ならないように、
ずらした位置に設定する。

まず、信号の流れが上部基板から下部基板へ行く場合
は、前記第４図に示すような信号の結合方法でよい。こ
れを第５図のF1,F2で示す。

一方、信号の流れの向きが下部基板から上部基板へ行
く場合もあり、この場合を第５図のB1,B2で示す。

このように信号の流れの向きが下部基板から上部基板
へ行く場合は、薄いSi膜の結合が上部基板のIC構成のゲ
ート電極に直接または間接的に接続される必要がある。
この構成を実現するための一つの簡単な方法としては、
エッチ穴裏面の絶縁膜上のAl配線をゲート電極とし、そ
のゲート電極の両側のn⁺ソース、n⁺ドレインを主表面よ
り深い拡散によって形成してもよい。

逆に、下部基板から上部基板へ送る出力は、ドレイン
端子からの出力電圧である必要がある。

上記のようなデバイス構成に形成することは、本発明
の構成を用いれば設計上も容易に実現することが出来
る。

第６図のような４層構成でもって第５図のようなエッ
チチャンネルスイッチコネクタの２×８ビットをB1,B
2、F1,F2のごとく本発明を適用して構成すれば、32ビッ
トの下向き信号（上部基板から下部基板への信号）と32
ビットの上向き信号（下部基板から上部基板への信号）
とを同時に並列処理することができ、三次元積層デバイ
スの特徴を有効に活用することが出来る。

また、同一半導体基板間の信号の伝送は、通常の基板
主表面にあるCMOSICやNMOSICなどで行なうことが出来
る。

また、信号の流れを判り易くするためには、場合によ
っては分離領域を設ける設計方法を採用することも出来
る。

また、第６図などで示したエッチ穴の斜面は（111）
面などの結晶面で規定されるようにすることも出来る
が、マスクを用いたRIEや現在開発が行なわれているレ
ーザ照射光化学エッチ法などの利用で、斜の角度はより
自由度をもって製作可能となる。

なお、上記の実施例は、絶縁ゲートMOSデバイスの場
合を例示したが、本発明は２ゲートをもつテトロードタ
イプの絶縁ゲートデバイスへも適用することが出来る。

次に、第７図は、本発明に用いる半導体基板構造の第
４の実施例の断面図であり、三端子能動デバイスとして
バイポーラ・トランジスタを用いた場合を示す。

第７図において、p^-基板14の上にｎエピタキシャル層
15を形成し、ベース領域48、エミッタ領域49、エミッタ
配線50、ベース配線51、n⁺コレクタ埋込み層52、裏面エ
ッチ穴内のコレクタ電極53A、これとつながる裏面の配
線53Bを形成する。また、コレクタ領域を分離するため
分離域54を設ける。

この実施例の構成においては、主表面側に形成された
バイポーラ・トランジスタのn⁺コレクタ埋込み層52がエ
ッチ穴13の底部に露出しており、そこから配線53A、53B
を介して裏面へ接続可能に構成されている。

このようなデバイス構成によってバイポーラ・トラン
ジスタを含む集積回路やBiCMOSなどへも適用が可能とな
る。

〔発明の効果〕

以上説明してきたように、本発明に用いる基板積層型
三次元デバイス用の半導体基板構造は次のようになって
いる。

（１）板状の構成をもつ半導体基板において第１面にデ
バイス構成の主表面があり、第１面と反対の裏面に少な
くとも１つの凹部をもたせる。

（２）その凹部と基板裏面の所望の部分は絶縁膜で覆わ
れ、その凹部の絶縁膜のない部分に１つまたは複数個の
コンタクト孔があり、該コンタクト孔に金属膜配線によ
って、１つまたは１つ以上の裏面のコンタクト配線を基
板バルクの電位とは独立に設定出来る１つ以上の配線パ
ターンを上記絶縁膜上に設ける。

（３）半導体主表面に少なくとも１つの３端子以上の能
動デバイスが形成されている構成において、その能動デ
バイスの１端子は少なくとも上記基板裏面の凹部のコン
タクト部分から取り出すように構成にする。

また、上記のごとき構成の半導体基板を用いて積層基
板三次元デバイス構造を構成する場合は、（４）半導体デバイスまたは集積回路が形成されている
第１の半導体基板の裏面に設けられた基板バルクとは独
立した電位が設定出来る少なくとも１つの金属配線パタ
ーンに、別途用意された第２の半導体基板（本発明のデ
バイス構成をもつ基板でもよいし、そうでない場合でも
よい）のデバイス又は集積回路が作り込まれている主表
面に配置されている所望の電極パターンとを所望の位置
合わせによって接着し、上記第１の基板の裏面の電極パ
ターンと上記第２の基板の主表面にある電極パターンと
が所望の部分で融着し、第１の基板と第２の基板が融着
した積層基板三次元デバイス構造を形成する。これによ
って上記第１基板と第２基板との間に上記の融着電極部
分を介して信号の伝送が行なえる構造にする。

上記のごとき構成にしたことにより、本発明において
は下記のごとき効果が得られる。

（１）従来構造の半導体基板における主表面でのコンタ
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来
る。このため薄いSi部に垂直に高電圧が印加される縦型
MOSデバイスの出力電流を複数個分離して取り出すこと
が出来る。

（２）複数個の基板主表面にあるMOSトランジスタの出
力を同一エッチ穴または異なるエッチ穴の底面にあるコ
ンタクト部から本来の裏面まで絶縁膜上の複数配線をも
って引き出すことが出来る。しかもこの配線を通して行
う基板主表面から基板裏面への信号の伝達は単なる電気
的なオーム性コンタクトによるのでなく、MOSトランジ
スタの制御ゲートによって伝達を制御することが出来、
スイッチ作用や増幅動作も可能になる。このような構成
はMOSトランジスタのみに限定されるものではなく、三
端子以上の能動端子をもつ他の能動デバイスへも適用す
ることが出来る。

（３）本発明のデバイスを含む半導体基板を複数個、相
対する電極部分を所望の部分で位置合わせして熱的に融
着した積層基板三次元デバイスの場合、最上層のIC主面
から一番下層の半導体基板まで信号の伝送と制御が可能
になる。また一部のエッチ穴の薄いSi層の部分を単なる
オーム性コンタクトとすることも配線上有用である。上
記のことがチップ上の複数個所で並列的に同期して行な
うことが出来るので、例えば32ビットの信号の並列処理
などを平面ICより大幅に大きい自由度をもって行なうこ
とが出来る。

（４）従来の高集積化平面型ICの問題点、すなわち、
チップサイズが大きくなり、配線長がチップ内で長くな
り、信号の遅延が起こる、セル配置や配線のレイアウ
トの制約が多い、歩留まりが低い、などを改善するこ
とが出来る。

なお、現行のLSI配線に用いられている金属配線にお
いては、配線抵抗を持つことはまぬがれない。例えば、
前記第４図の実施例に示したエッチ穴13の底部のコンタ
クト12Aからウェハ裏面のコンタクト12Bへ至る配線は、
距離的に考えると平面ICの場合より長くなるという問題
がある。この問題を解決するには、基板の厚さを出来る
だけ薄くすることや配線材料をより一層低抵抗化するこ
とが考えられる。

また、上記のような比較的長い配線の問題を大幅に解決
する手段として、超電導材料の薄膜を数ミクロンの幅で
配線として配置することが考えられる。超電導材料薄膜
を用いた配線としては、例えば、ジョセフソン接合超電
導IC（又はJ,J,超電導コンピュータ・システム）におけ
る超電導グランドプレーンの上に絶縁膜を被せ、その上
に幅数ミクロンの超電導薄膜の配線をレイアウトした超
電導ストリップ線路の利用が知られている。

超電導体の完全反磁性特性は、これを接地面グランド
プレーン（GP）として利用すると、配線電流による磁界
の横方向広がりを小さく抑え、高密度配線にした場合で
も隣接線路間のクロストークを低減する役目をする。ま
た、超電導ストリップ線路の信号減衰定数は、表面抵抗
地と誘電体損で表される。そして常伝導線路に比べると
表面抵抗は極めて小さい。また、誘電体損もGPとストリ
ップ線路間の絶縁膜のtanδ等を小さくするとかなり小
さくなる。したがって、L,Cによる遅延はあるにして
も、信号の減衰はインピーダンスの整合がとれていれば
かなり小さくすることが出来る。

なお、現状では、前記の分野で、クロス配線までの実
験検討が、Nb配線onSiO₂膜onNbグランドプレーン面等で
行われている。

上記の超電導膜の配線の動作は、液体ヘリューム温度
で行われているが、これらの構造、構成は、現在開発が
行われているＹ−Ba−Cu−Ｏ系等の新高温超電導体の膜
によって原理的には構成可能である。なお、性能面の向
上は、今後の製造プロセスの進展に期待される。

したがって、第４図の12A−12B等の比較的長い配線の
部分でも、若干プロセスは増加するが、まず、Siエッチ
穴の所定部分を絶縁膜で覆い、次に超電導GP面で同様に
覆い、更に超電導GP面の上を絶縁膜で覆い、しかる後に
幅数ミクロンのストリップ線路を斜面上も含めてレイア
ウトし、ドレイン・コンタクト等と接触することも可能
である。なお、基板主面上の配線についても上記のごと
き線路を利用することが出来るのは当然である。

以上のべたような設計上の工夫を加えれば、本発明の
デバイス構成をもつ半導体基板を複数個用いた積層基板
三次元デバイスは、前記のごとき従来の平面型ICの問題
点を大幅に軽減することが出来る。

（５）本発明のデバイス構成をもつ積層基板三次元デバ
イスは、レーザアニールなどによるモノリシック多層三
次元構造に比べて、製造工程が少ないため製造上の歩留
まりも大幅に向上させることが出来る。

（６）本発明の積層基板三次元デバイスによる集積回路
は、積層を構成する第１基板、第２基板、…第ｎ基板を
個別に製造することが出来る。従って各基板の役割の分
担を区別して設計することが可能でる。例えば、第１基
板（例えばセンサIC）の種類A₁,A₂,A₃、第２基板（例え
ば演算IC）の種類B₁,B₂,B₃、第３基板（例えば記憶IC）
の種類C₁,C₂,C₃、第４基板（例えば比較IC）の種類D₁,D
₂,D₃等のように設計してセルライウブラリとして使用す
ることが出来る。したがって平面ICより設計の自由度が
大幅に向上する。

上記のごとく、本発明は、能動デバイスやICが作り込
まれている半導体基板の半導体主表面から裏面への信号
の伝送を、裏面から形成されたエッチ穴による薄いSi層
にある能動デバイスの一つの端子を介して行なう構造の
半導体基板を用い、それを複数個融着させた構造の三次
元デバイスにおいて、大幅な性能の向上、多機能化、大
容量化を可能とするものである。

【図面の簡単な説明】

第１図は本発明に用いる半導体基板構造の第１の実施例
図であり、SOI基板上のMOSトランジスタをもつ半導体基
板の断面図、第２図は本発明に用いる半導体基板構造の
第２の実施例図であり、埋込みドレインをもつ縦型DSAM
OSトランジスタを有する半導体基板の断面図、第３図は
本発明に用いる半導体基板構造の第３の実施例図であ
り、同一エッチ穴に２つの端子をもつ半導体基板構造を
示す断面図及び斜視図、第４図は本発明に係る三次元デ
バイスの第１の実施例図であり、CMOSインバータを一部
にもつ半導体基板の上に、SOI構造のMOSトランジスタの
一部をエッチ穴の上にもつ半導体基板を融着させた二層
三次元デバイスの断面図、第５図は本発明に係る三次元
デバイスの第２の実施例図であり、基板裏面に４つのエ
ッチ穴を形成し各エッチ穴に２×８ビットの能動デバイ
スの特定端子を取り出したデバイス配置構造の平面図、
第６図は第５図に示したような２×８ビットのエッチ穴
の能動デバイス端子出力をもつ半導体基板を４枚積み重
ね、それぞれ所望の電極部で４枚を融着させた三次元積
層構造の断面図、第７図は本発明に用いる半導体基板構
造の第４の実施例図であり、バイポーラ・トランジスタ
をエッチ穴上のSi層部にもつ半導体基板の断面図、第８
図は従来装置の一例の断面図である。＜符号の説明＞１……半導体基板、２……酸化膜３……半導体膜、４……ソース５……ドレイン、６……ゲート酸化膜７……フィールド酸化膜、８……ソース電極９……ドレイン上部電極、10……ゲート電極 11……基板裏面絶縁膜 12A……エッチ穴裏面コンタクト電極 12B……基板裏面への引出し電極 13……エッチ穴、14……半導体p^-基板 15……ｎエピタキシャル層 16……n⁺埋込み層 16A,16B……ｐベース領域 17A,17B……n⁺ソース領域 18……酸化膜 19……Siゲート 20A,20B……ソース電極 22A……エッチ穴裏面コンタクト電極 22B……基板裏面への引出し電極 23A……Si基板部分 23B……エッチされた薄いSi層部 25、26……裏面からみた２つの引出し電極 11B……上部基板の裏面の層間絶縁膜 39……下部基板上の層間絶縁膜 43A……下部半導体基板上のCMOSゲート接合電極 44……上部基板用ポリイミド層 45……下部基板用ポリイミド層 46U,47U……上部基板用融着用Au合金二層電極 46L,47L……下部基板用融着用Al合金二層電極 12C,43B……強度増加用ダミーAl電極 48……ｐベース、49……n⁺エミッタ 50……エミッタ電極、51……ベース電極 52……n⁺コレクタ埋込み層 53A……裏面コレクタコンタクト電極部 53B……裏面への引出し電極 101……上部の第１半導体基板 102……下部の第２半導体基板

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 27/088

Claims

【特許請求の範囲】

【請求項１】２枚以上の半導体基板が層状に貼り合わさ
れて一体化され、各半導体基板の表面側に形成された回
路が上層または下層の少なくとも一方の半導体基板の表
面側に形成された回路と相互に電気的に接続された三次
元デバイスであって、少なくとも１枚の半導体基板には、裏面側から凹部が形
成され、該凹部の底面に相当する薄い層の部分とそれ以
外の厚い層の部分とが形成されており、表面側に設けられた能動デバイスの少なくとも一つの能
動領域の一部が上記薄い層の部分の裏面に露出してお
り、かつ、上記薄い層の部分の裏面と上記凹部の内面は
上記の露出した能動領域部分を除いて絶縁層で覆われて
おり、上記能動領域の露出している部分からは上記凹部の側面
に沿って上記絶縁層の上に上記厚い層の裏面側まで配線
用抵抗部材が形成され、上記の配設用低抵抗部材が形成された一つの半導体基板
の下段に他の半導体基板が、上記配線用低抵抗部材と下
段の半導体基板の表面側に形成された回路の対応する電
極とが重なるように位置合わせされて積層され、上記一つの半導体基板の上記配線用低抵抗部材と上記他
の半導体基板の表面側に形成された電極とが接続される
ことにより、上記一つの半導体基板の表面側に形成され
た回路と上記他の半導体基板の表面側に形成された回路
とが接続されるように構成したことを特徴とする半導体
装置。