JPH01128562A

JPH01128562A - 半導体装置

Info

Publication number: JPH01128562A
Application number: JP62285473A
Authority: JP
Inventors: Yoshio Komiya; 小宮　祥男
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1987-11-13
Filing date: 1987-11-13
Publication date: 1989-05-22
Anticipated expiration: 2011-03-04
Also published as: JPH0821675B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は、３端子以上の半導体能動デバイスとそれを
含む集積回路（ＩＣ）の構成に関する。

〔従来技術〕

従来の半導体デバイス又はそれを含むＩＣの構成を内蔵
している半導体基板においては、デバイス又はＩＣを構
成する端子のうち、基板の裏面は１つの端子として使わ
れ、他の主要な能動デバイスの端子は基板の主表面にあ
る半導体−金属電極のコンタクト部または絶縁膜上のゲ
ート電極等として形成されている。

例えば、第８図は従来の集積回路の一例図であり、アイ
　イーイーイー　パワー　エレクトロニクス　スペシャ
リスツ　コンファレンス　レコード　（ＩＥＥＥ　Ｐｏ
ｗｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ　５ｐｅｃｉａｌｉｓ
ｔＳＣｏｎｆｅｒｅｎｃｅ　Ｒｅｃｏｒｄ、　　１９８
５．　ｐｐ２２９　）に記載されている保護機能内蔵型
パワーＭＯ８ＦＥＴの断面図である。

第８図から判るように、半導体基板の主表面側には種々
の素子が形成され、各素子のゲート端子Ｇ、ソース端子
Ｓ、ドレイン端子り等が図示しない金属電極によって外
部に接続されている。しかし、半導体基板の裏面は、ア
ウトプット・ドレイン端子の１個のみとなっている。

〔発明が解決しようとする問題点〕

上記のごとき従来の半導体基板においては、基板裏面は
半導体基板と実装基板との界面に接しており、基板への
電位設定は１つで十分であり、また、半導体ＩＣを含む
主表面を実装基板と対向してフェースダウン・ボンディ
ングをする場合も、厚い半導体基板の裏面に異なる電位
を設定する電極を複数個、独立に設定する必要がなかっ
た。したがって基板裏面から主表面側にある能動デバイ
スの能動端子部分に個別に電気的にアイソレーションが
とれた状態で複数の個別の電位または電流を供給するこ
とは考慮されていなかった。

また、従来の積層基板型三次元構成（例えば、日経マイ
クロ・デバイス　１９８５年７月号　１７５〜１９２頁
に記載）においては、デバイスやＩＣが作り込まれてい
る半導体基板の主表面から裏面への信号の伝達方法が十
分開発されていなかった。そのため、例えば、二枚の積
層半導体基板を積層し、所望の位置合わせて所定の電極
部分で融着させ、第１基板と第２基板とで信号の伝送を
行なうような場合に、基板主表面から裏面へ抜ける配線
が困難であるという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、半導体装置において、能動デバ
イスやＩＣが作り込まれている半導体基板の主表面側か
ら裏面側へ、信号を容易、かつ確実に伝送することの出
来る構成を提供することを目的とするものである。

〔問題を解決するための手段〕

上記の目的を達成するため、本発明においては、半導体
基板の主表面側に少なくとも一つの３端子以上の能動デ
バイスが形成され、上記主表面と反対側の裏面の一部に
少なくとも一つの凹部が形成され、上記能動デバイスの
少なくとも一つの能動領域の一部が上記凹部の底面（裏
面側から見た底面、すなわち凹部のうち主表面側に最も
近い部分）に露出し、その露出部分を除いた上記凹部の
内面と上記半導体基板の裏面の所望の部分とは絶縁膜で
覆われ、上記絶縁膜上に上記露出部分から上記半導体基
板の裏面の所定個所まで上記半導体基板とは絶縁された
少なくとも一層の配線用低抵抗部材（例えば金属膜配線
）が形成された構造を有するように構成している。上記
の？とき構成としたことにより、半導体基板を複数個融
着させた三次元デバイス等において、大幅な性能の向上
、多機能化、大容量化を実現することが出来る。

〔発明の実施例〕

第１図は、本発明の第１の実施例図であり、ＳＯＩ　（
ｓｉｌｉｃｏｎ　ｏｎ　１ｎｓｕｌａｔｏｒ）構成のＭ
ＯＳデバイスの断面図を示す。

第１図において、Ｓｉの半導体基板１の上にＳｉＯ２膜
２が形成されており、このＳ　ｉ　Ｏ２膜２の上に通常
のＳＯＩ技術を用いてｐ型半導体結晶層３を形成されて
いる。このＳＯＩ型の活性Ｓｉ膜にｎ＋ソース４、ｎ“
ドレイン５を形成するが、ｎ“ドレイン５は裏面のエッ
チ穴１３（四部）の底部に達するまで環く形成する。な
お、エッチ穴の底部とは、裏面側から見た底部、すなわ
ちエッチ穴のなかで主表面側に最も近い部分である。

また、ゲート絶縁膜６、フィールド酸化膜７、ソース電
極８．ドレイン電極９．ゲート電極ＩＯは通常の方法で
形成されている。また、基板裏面からのエッチ穴１３は
、Ｓｉの圧力センサを形成する場合と同様のいくつかの
エツチング方法で形成しておく。また、基板裏面上の絶
縁膜１１も通常の方法で形成できる。

なお、基板のＳｉの厚さが３００μ〜５００μ程度とし
た場合、エッチ穴底部のＳｉの残っている部分は厚さ１
０μ〜３０μ程度で設計可能である。

一方、エッチ穴１３の底面にある絶縁膜のないコンタク
ト部１２Ａや裏面の配線１２Ｂのパターニングは特殊な
形成方法が要求される。すなわち、基板裏面とエッチ穴
の底部とは相当の距離はなれているので、通常のフォト
リソグラフィー工程ではパターニングが困難である。こ
の部分のフォトリソグラフィー工程は、レーザ光源など
を含む平行性のよい光学系による光束照射下におけるマ
スクと基板との近接状態での位置合わせによる紫外線〜
遠紫外線領域の露光で可能となる。なお、現在開発がす
すめられている光反応励起ガス雰囲気での光化学反応に
よるレーザビームを用いた直接パターンエッチなども適
用可能となる。

上記のごとく、第１図の構成においては、ｎ＋ドレイン
５の底部は、半導体基板１の裏面に設けられたエッチ穴
１３の底部まで到達しており、コンタクト１２Ａを介し
て半導体基板の裏面に設けられた配線１２Ｂに接続され
ている。そして配線１２Ｂは絶縁膜１１とＳｉｎ、膜２
によって半導体基板１から絶縁されている。したがって
、ｎ＋ドレイン５はドレイン電極９によって半導体基板
１の主表面側に接続端子を有すると共に、配線１２Ｂに
よって半導体基板１の裏面側にも他の部分と絶縁された
独立の接続端子を有することになる。

なお、第１図の構成においては、ｎ１ドレイン５のみに
ついて裏面側端子を設けた場合を例示したが、複数の能
動領域、例えばｎ＋ソース４についても裏面側端子を設
けることが出来るのは勿論である。

第１図で示したＳＯＩデバイスの場合、ＭＯＳトランジ
スタのｎ＋ドレイン５を深く導入することによって基板
裏面のコンタクト１２Ａとオーム性接続ができる。した
がって、第１図の５ｉｎ２膜２上の半導体膜に形成され
た素子、例えばＮチャネルＥＤＭＯ８で信号処理を行う
場合、ｎ＋ドレイン５からは、同一平面内の他のインバ
ータ回路などへはドレイン電極９によって信号を伝送す
ることができ、また複数の基板を積層した多層基板三次
元デバイスの場合はコンタクト１２Ａ−配線１２Ｂの経
路で下層の他の基板部へも信号を伝達することが出来る
。そしてゲート１０に制御信号を与えれば、上記の伝送
の信号レベルのオン−オフ制御を行うことが出来る。

この構造及びこれと類似の構造によれば、以下に示す作
用効果上の利点ある。

（１）従来構造の半導体基板における主表面でのコンタ
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来る
。このため基板に垂直に大電流が流れるパワーデバイス
などの出力電流の分離やＭｏＳトランジスタのドレイン
端子の複数個の設置などの点において従来構造より有利
になる。

（２）デバイスやＩＣが作り込まれている基板の主表面
以外に、基板裏面から深いエッチ穴の側面に沿って配線
用電極を個別に設置できるの□で、従来不可能であった
基板主表面から基板裏面への複数個並列の信号の伝達が
可能となる。しかもその伝達は単なる電気的なオーム性
コンタクトによるのでなく、基板に形成されているＭｏ
Ｓトランジスタなどの三端子能動デバイスの制御信号に
よって伝達を制御することが出来、スイッチ作用や増幅
動作も同時に可能となる。

（３）本発明のデバイスを含む半導体基板を複数個積層
し、相対する電極部分を所望の部分で位置合わせして、
熱的に融着して積層三次元構造を形成すれば、二枚、三
枚の積層構造であっても、最上層のＩＣ主面から一番下
層半導体基板のうらまで複数個所、並列処理で信号の伝
達が可能となる。このことは情報処理回路（マイクロコ
ンピュータ、イメージ処理など）の並列化、高機能化、
大量容量化に有効に利用することが出来る。

また、将来のセンサとして考えられている構造、すなわ
ち、第１層に複数のセンサを備え、２層、３Ｗｊに演算
や記憶回路を備えた三次元並列処理型インテリジェント
センサにも、本実施例のデバイス構造を適用することに
より、その構成が容易に可能となる。

（４）平面ＩＣを高集積化した場合は、σ）チップサイ
ズが大きくなり、配線長がチップ内で長くなる。■セル
配置や配線のレイアウト上の制約も多くなる。■歩留ま
りが低下する。などの問題があるが、本実施例のデバイ
ス構造を備えた基板による積層三次元デバイス構造を用
いれば、上記の問題をかなり軽減することが出来る。

次に、第２図は、本発明の第２の実施例図であり、縦型
ＤＳＡＭＯＳトランジスタのデバイス構造の断面図を示
す。

第２図において、ｐ−基板１４は、ｎエピタキシャル層
１５の下のドレイン埋込層１６を分離するために設定さ
れたものであり、その他のベース領域１６Ａ、１６Ｂ、
ソース領域１７Ａ、１７Ｂ、ゲート部酸化膜１８、高濃
度ポリシリコンのゲート電極１９、ソース・ベース共通
電極２０Ａ、２０Ｂは通常の方法で形成することが出来
る。

また、裏面からのエッチ穴１３の形成方法は、前記第１
図の場合と同様に行うことが出来る。

この実施例の構造においては、主表面側に形成された！
ＷＤ　Ｓ　ＡＭＯＳ　トランジスタのドレイン埋込Ｈ１
６がエッチ穴１３の底部に露出しており、電極２２Ａ、
２２Ｂを介して裏面側に接続可能に構成されている。ま
た、ドレインの分離を良くするために、ｎエピタキシャ
ル層１５中に適宜ｐ分離領域５５を設置する。

第２図の構造によれば、ドレイン部を局部的に限定する
ことが出来るので、それぞれ個別にドレイン出力端子を
持った複数の縦型ＭＯＳトランジスタを同一基板に形成
することが出来る。

そして、チップの実装方法を上下両方向がら配線出来る
形状にすれば、縦型ＭＯＳトランジスタを同一基板に複
ｆ＆設置することが可能となる。

また、第２図のデバイスの上下を反転し、下方に別の半
導体基板をコンタクト部で所望の位置合わせて融着すれ
ば（詳細後述）、下方の第２基板の信号処理回路の制御
信号によって上方の半導体基板内の縦型ＤＳＡＭＯＳト
ランジスタの開閉制御を行うことができる。なお、ＷＨ
単な制御の場合は、第２図の構成ままでも基板主表面Ｍ
Ｏ３ＩＣによって制御ゲートＩ９への入力信号を内部で
つくることができる。

また、いずれの場合もドレイン埋込Ｗ１１６からの出力
端子２２Ａ−２２Ｂを複数設置することが出来るので、
複数の縦型高耐圧ＭＯＳトランジスタをもつデバイス構
造も形成することが出来、適用範囲を拡げることが出来
る。

次に、第３図は、本発明の第３の実施例図であり、同一
エッチ穴内に複数の出力端子を有する構造を示す。なお
、第３図は前記第１．２図の構造を上下反転した状態で
示したものであり、（Ａ）及び（Ｂ）は断面図、（Ｃ）
は斜視図を示す。

まず、第３図（Ａ）は、基板２３の裏面に形成されたエ
ッチ穴１３を示し、（Ｂ）は絶縁膜２４をつけた後コン
タクト部１２Ａを形成した場合を示す。

このような裏面端子（例えばドレイン端子）を複数個形
成する場合は、（Ｃ）に示すように、電極パターン２５
と電極パターン２６とを所望の距離だけ離して形成すれ
ばよい。例えば、ＭＯＳトランジスタのドレインは逆バ
イアスｐｎ接合の状態であるから、通常のＭＯ８ＩＣと
同様に自己分離していることになる。なお、（Ｃ）にお
いて、２３Ａはエッチされず基板が厚く残っている部分
、２３Ｂはエッチ穴の部分で基板が薄く残っている部分
を示す。

また、自己分離していない能動デバイスの場合は、エッ
チ穴の底部２３Ｂに形成されている各出力部分を、分離
領域（ｐｎ接合分離や絶縁溝型分離等）によって分離す
れば、各電極出力を個別に取り出すことが出来る、なお、第３図に示した方法の他に、同一チップ内に別の
エッチ穴を形成することによっても、基板裏面へ個別に
出力端子を形成することが出来る。

次に、第４図は、本発明の第４の実施例図であり、２枚
の半導体基板を積層した三次元デバイスの断面図を示す
。

第４図の構成は、本発明のデバイス構成（例えば第１図
又は第２図の構成）を有する第１の半導体基板１０１と
、通常のＣＭＯ８構造をもつＩＣをその主表面に作り込
まれている第２の半導体基板１０２とを所望の電極部分
で位置合わせした後、上と下の電極を用いて熱圧着法に
よって電極部を融着したものである。

第４図において、上部の第１半導体基板１０１は。

上記第１図で示したＳＯＩ型ＳＬ基板であり、下部の第
２半導体基板１０２は、通常のＣＭＯＳインバータ等が
作り込まれている半導体基板である。

なお、第１半導体基板１０１の構成は前記第１図と同様
であり、第２半導体基板１０２は、フィールド酸化膜７
′、ｎ基板２７．ｐウェル２８．ｐ＋ウェルコンタクト
２９、ｎ＋基板コンタクト３０％　ｐ＋ソース３１、ｐ
＋ドレイン３２、ｎ＋ドレイン３３、ｎ＋ソース３４、
高濃度シリコンゲート３５．３６、ゲート酸化膜３７．
３ｇ、配線間絶縁膜３９．　Ｖｏｏ電極４０、ｖｓｓ電
極４１．０ＭＯ８出力用電極４２、ＣＭＯＳゲート入力
用電極４３Ａ等から構成されている。

第４図のごとく、上部の半導体基板と下部の半導体基板
とを所望の電極部で融着させる方法としては、例えば、
インターナショナル　エレクトロン　デバイシズ　ミー
ティングのテクニカル　ダイジェスト（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ　ＤｅｖｉｃｅｓＭ
ｅｅｔｉｎｇ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、
　　１９８４．　　ｐ８１６．　Ｍ。

Ｙａｓｕｍｏｔｏ他著“Ｐｒｏｍｉｓｓｉｎｇ　ｎｅｗ
　ｆａｂｒｉｃａｔｉｏｎｐｒｏｃｅｓｓ　ｄｅｖｅｌ
ｏｐｅｄ　ｆｏｒ　５ｔａｃｋｅｄ　ＬＳＩ’ｓ”）に
記載されている方法がある。

第４図においては、上記文献記載の方法とほぼ同様の融
着方法で積層構造を形成する場合を示す。

この方法においては、まず、Ａａ電極の上に二層のＡｕ
／Ｔｉ層（金とチタンの合金層）を形成する。

次に、上記のＡｕ／Ｔｉ層の電極と同一の高さまでポリ
イミド層でコートし、プラズマＯ３でエツチングした後
、Ａｕ／Ｔｉ電極を露出させ、平坦化も同時に行う。こ
のような電極構成を第４図の第１半導体基板１０１の裏
面と第２半導体基板１０２の主表面とに作り込んでおく
１次に、上記の二つの基板を所望の位置にアラインし、
熱圧着法で融着する。

第４図にそって更に説明する。

上部の第１半導体基板１０１の裏面の電極１２Ｂと下部
の第２半導体基板１０２のゲート電極４３Ａとを融着す
る場合、舷の電極１２Ｂの上にポリイミド層４４とレベ
ルを一致させたＡｕ合金７１Ｍ４６Ｕを形成し、同様に
、第２半導体基板１０２のゲート電極４３Ａ上にもポリ
イミドＷＩ４５とレベルを一致させたＡｕ合金層４６Ｌ
を形成する。他の場所でも第１半尊体基板１０１と第２
半導体基板１０２とを、例えば電極１２Ｇと電極４３Ｂ
の部分で融着するときは、Ａｕ合金層４７Ｕと４７Ｌを
形成して熱圧着すれば、複数個所を同時に融着すること
が出来る。

なお、上部の第１半導体基板１０１と下部の第２半導体
基板１０２とを電極部のみで融着して十分な融着強度を
ウェハ間で作るためには、例えばＡｕ合金１４７Ｌと４
７Ｕのような部分を通常の電極部位外にダミー的に設定
することも可能である。

また、ポリイミド層４４．４５はストレスの緩和と絶縁
の両方で有効に作用する。更に、製造方法を工夫すれば
、エッチ穴１３にもポリイミドを埋め込むことが可能で
ある。

なお、上記の二つの基板に配置された電極間の融着方法
は一例であって、本発明のデバイス構成がこの融着方法
に限定されるものでないことは明らかである。

上記のごとき第４図の構成においては、上層の第１半導
体基板１０１のドレイン１２Ａの出力によって、下層の
第２半導体基板１０２のＣＭＯＳインバータのゲート４
３Ａを駆動してスイッチングさせることが出来る。

上記のごとく、第４図の実施例においては、２枚の半導
体基板を融着して積層基板三次元ＩＣ構成が可能である
ことを示した。

次に、第５図は、本発明の第５の実施例図であり、本発
明のデバイス構成（例えば第１図又は第２図の構成）を
有する半導体基板の積層三次元構造を用いて、基板間の
信号の結合を複数個の位置で並列的に処理する構成を示
す。

すなわち、第５図は一本発明のデバイス構成を有するウ
ェハ基板またはチップにおける裏面でのエッチ孔と配線
のレイアウトの一例を示す図であり、エッチ孔はＦｌ、
Ｆ２．Ｂｌ、Ｂ２の４つがあり、それぞれに２×８ビツ
トの配線がレイアウトされている。

上記のごとき基板６１〜６４を４枚重ねた場合を第６図
に示す。このように複数の基板を積層して用いる場合は
、相互に接する基板のエッチ穴同志が重ならないように
、ずらした位置に設定する。

まず、信号の流れが上部基板から下部基板へ行く場合は
、前記第４図に示すような信号の結合方法でよい。これ
を第５図のＦｌ、Ｆ２で示す。

一方、信号の流れの向きが下部基板から上部基板へ行く
場合もあり、この場合を第５図のＢｌ。

Ｂ２で示す。

このように信号の流れの向きが下部基板から上部基板へ
行く場合は、薄いＳＬ膜の結合が上部基板のＩＣ構成の
ゲート電極に直接または間接的に接続される必要がある
。この構成を実現するための一つの簡単な方法としては
、エッチ穴裏面の絶縁膜上のＡｌｌ配線をゲート電極と
し、そのゲート電極の両側のｎ＋ソース、ｎ＋ドレイン
を主表面より深い拡散によって形成してもよい。

逆に、下部基板から上部基板へ送る出力は、ドレイン端
子からの出力電圧である必要がある。

上記のようなデバイス構成に形成することは、本発明の
構成を用いれば設計上も容易に実現することが出来る。

第６図のような４層構成でもって第５図のようなエッチ
チャンネルスイッチコネクタの２×８ビツトをＢｌ、Ｂ
２．Ｆｌ、Ｆ２のごとく本発明を適用して構成すれば、
３２ビツトの下向き信号（上部基板から下部基板への信
号）と３２ビツトの上向き信号（下部基板から上部基板
への信号）とを同時に並列処理することができ、三次元
積層デバイスの特徴を有効に活用することが出来る。

また、同一半導体基板間の信号の伝送は、通常の基板主
表面にあるＣＭＯ３ＩＣやＮＭＯ５ＩＣなどで行なうこ
とが出来る。

また、信号の流れを判り易くするためには、場合によっ
ては分離領域を設ける設計方法を採用することも出来る
。

また、第６図などで示したエッチ穴の斜面は（１１１）
面などの結晶面で規定されるようにすることも出来るが
、マスクを用いたＲＩＥ＋現在開発が行なわれているレ
ーザ照射光化学エッチ法などの利用で、斜の角度はより
自由度をもって製作可能となる。

なお、上記の実施例は、絶縁ゲートＭＯＳデバイスの場
合を例示したが、本発明は２ゲートをもつテトロードタ
イプの絶縁ゲートデバイスへも適用することが出来る。

次に、第７図は、本発明の第６の実施例図であり、三端
子能動デバイスとしてバイポーラ・トランジスタを用い
た場合を示す。

第７図において、ｐ−基板１４の上にｎエピタキシャル
層１５を形成し、ベース領域４８、エミッタ領域４９、
エミッタ配線５０．ベース配線５１、ｎ＋コレクタ埋込
み層５２．裏面エッチ穴内のコレクタ電極５３Ａ、これ
とつながる裏面の配線５３Ｂを形成する。

また、コレクタ領域を分離するため分離域５４を設ける
。

この実施例の構成においては、主表面側に形成されたバ
イポーラ・トランジスタのｎ＋コレクタ埋込み層５２が
エッチ穴１３の底部に露出しており。

そこから配線５３Ａ、５３Ｂを介して裏面へ接続可能に
構成されている。

このようなデバイス構成によってバイポーラ・トランジ
スタを含む集積回路やＢｉＣＭＯ８などへも適用が可能
となる。

〔発明の効果〕

以上説明してきたように、本発明によればその構成は次
のようになっている。

（１）板状の構成をもつ半導体基板において第１面にデ
バイス構成の主表面があり、第１面と反対の裏面に少な
くとも１つの凹部をもたせる。

（２）その四部と基板裏面の所望の部分は絶縁膜で覆わ
れ、その凹部の絶Ｉ８膜のない部分に１つまたは複数個
のコンタクト孔があり、該コンタクト孔に金属膜配線に
よって、１つまたは１つ以上の裏面のコンタクト配線を
基板バルクの電位とは独立に設定出来る１つ以上の配線
パターンを上記絶縁膜上に設ける。

（３）半導体主表面に少なくとも１つの３端子以上の能
動デバイスが形成されている構成において、その能動デ
バイスの１端子は少なくとも上記基板裏面の凹部のコン
タクト部分から取り出すように構成にする。

また本発明のデバイス構成を用いた基板を用いて積層基
板三次元デバイス構造を構成する場合は、（４）半導体
デバイスまたは集積回路が形成されている第１の半導体
基板の裏面に設けられた基板バルクとは独立した電位が
設定出来る少なくとも１つの金属配線パターンに、別途
用意された第２の半導体基板（本発明のデバイス構成を
もつ基板でもよいし、そうでない場合でもよい）のデバ
イス又は集積回路が作り込まれている主表面に配置され
ている所望の電極パターンとを所望の位置合わせによっ
て接着し、上記第１の基板の裏面の電極パターンと上記
第２の基板の主表面にある電極パターンとが所望の部分
で融着し、第１の基板と第２の基板が融着した積層基板
三次元デバイス構造を形成する。これによって上記第１
基板と第２基板との間に上記の融着電極部分を介して信
号の伝送が行なえる構造にする。

上記のごとき構成にしたことにより、本発明においては
下記のごとき効果が得られる。

（１）従来構成の半導体基板における主表面でのコンタ
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来る
。このため薄いＳｉ部に垂直に高電圧が印加される縦型
ＭＯＳデバイスの出力電流を複数個分離して取り出すこ
とが出来る。

（２）複数個の基板主表面にあるＭｏＳトランジスタの
出力を同一エッチ穴または異なるエッチ穴の底面にある
コンタクト部から本来の裏面まで絶縁膜上の複数配線を
もって引き出すことが出来る。しかもこの配線を通して
行う基板主表面から基板裏面への信号の伝達は単なる電
気的なオーム性コンタクトによるのでなく、ＭＯＳトラ
ンジスタの制御ゲートによって伝達を制御することが出
来、スイッチ作用や増幅動作も可能になる。このような
構成はＭＯＳトランジスタのみに限定されるものではな
く、三端子以上の能動端子をもつ他の能動デバイスへも
適用することが出来る。

（３）本発明のデバイスを含む半導体基板を複数個、相
対する電極部分を所望の部分で位置合わせして熱的に融
着した積層基板三次元デバイスの場合、最上層のＩＣ主
面から一番下層の半導体基板まで信号の伝送と制御が可
能になる。また一部のエッチ穴の薄い５ｉＩＦＩの部分
を単なるオーム性コンタクトとすることも配線上有用で
ある。上記のことがチップ上の複数個所で並列的に同期
して行なうことが出来るので、例えば３２ビツトの信号
の並列処理などを平面ＩＣより大幅に大きい自由度をも
って行なうことが出来る。

（４）従来の高集積化平面型ＩＣの問題点、すなわち、
■チップサイズが大きくなり、配線長がチップ内で長く
なり、信号の遅延が起こる、■セル配置や配線のレイア
ウトの制約が多い、■歩留まりが低い、などを改善する
ことが出来る。

なお、現行のＬＳＩ配線に用いられている金属配線にお
いては、配線抵抗を持つことはまぬがれない。例えば、
前記第４図の実施例に示したエッチ穴１３の底部のコン
タクト１２Ａからウェハ裏面のコンタクト１２Ｂへ至る
配線は、距離的に考えると平面ＩＣの場合より長くなる
という問題がある。

この問題を解決するには、基板の厚さを出来るだけ薄く
することや配線材料をより一層低抵抗化することが考え
られる。

また、上記のような比較的長い配線の問題を大幅に解決
する手段として、超電導材料の薄膜を数ミクロンの幅で
配線として配置することが考えられる。超電導材料薄膜
を用いた配線としては１例えば、ジョセフソン接合超電
導ＩＣ（又はＪ、Ｊ。

超電導コンピュータ・システム）における超電導グラン
ドプレーンの上に絶縁膜を被せ、その上に幅数ミクロン
の超電導薄膜の配線をレイアウトした超電導ストリップ
線路の利用が知られている。

超電導体の完全反磁性特性は、これを接地面グランドプ
レーン（ＧＰ）として利用すると、線路電流による磁界
の横方向法がりを小さく抑え、高密度配線にした場合で
も隣接線路間のクロストークを低減する役目をする。ま
た、超電導ストリップ線路の信号減衰定数は、表面抵抗
損と誘電体損で表される。そして常伝導線路に比べると
表面抵抗は極めて小さい、また、誘電体損もＧＰとスト
リップ線路間の絶縁膜のｔａｎδ等を小さくするとかな
り小さくなる。したがって、Ｌ、Ｃによる遅延はあるに
しても、信号の減衰はインピーダンスの整合がとれてい
ればかなり小さくすることが出来る。

なお、現状では、前記の分野で、クロス配線までの実験
検討が、Ｎｂ配線ｏｎｓｉｏ２膜ｏ　ｎ　Ｎｂグランド
プレーン面等で行われている。

上記の超Ｗ１専膜の配線の動作は、液体へリューム温度
で行われているが、これらの構造、構成は。

現在開発が行われているＹ−Ｂａ−Ｃｕ−０系等の新高
温超電導体の膜によっても原理的には構成可能である。

なお、性能面の向上は、今後の製造プロセスの進展に期
待される。

したがって、第４図の１２Ａ　−１２Ｂ等の比較的長い
配線の部分でも、若干プロセスは増加するが、まず、Ｓ
ｉエッチ穴の所定部分を絶縁膜で覆い、次に超電導ＧＰ
面で同様に覆い、更に超電導ＧＰ面の上を絶縁膜で覆い
、しかる後に幅数ミクロンのストリップ線路を斜面上も
含めてレイアウトし。

ドレイン・コンタクト等と接続することも可能である。

なお、基板主面上の配線についても上記のごとき線路を
利用することが出来るのは当然である。

以上のべたような設計上の工夫を加えれば、本発明のデ
バイス構成をもつ半導体基板を複数個用いた積層基板三
次元デバイスは、前記のごとき従来の平面型ＩＣの問題
点を大幅に軽減することが出来る。

（５）本発明のデバイス構成をもつ積層基板三次元デバ
イスは、レーザアニールなどによるモノリシック多層三
次元構造に比べて、製造工程が少ないため製造上の歩留
まりも大幅に向上させることが出来る。

（６）本発明の積層基板三次元デバイスによる集積回路
は、積層を構成する第１基板、第２基板、・・・第ｎ基
板を個別に製造することが出来る。従って各基板の役割
の分担を区別して設計することが可能である０例えば、
第１基板（例えばセンサエＣ）の種類Ａ１．　Ａ、、　
Ａ、、第２基板（例えば演算ＩＣ）の種類Ｂ、、Ｂ２．
Ｂ、、第３基板（例えば記憶ＩＣ）の種類ｃ１．　ｃ２
．　ｃ３．第４基板（例えば比較ＩＣ）の種類り１．Ｄ
２．Ｄ３等のように設計してセルライブラリとして使用
することが出来る。したがって平面ＩＣより設計の自由
度が大幅に向上する。

上記のごとく、本発明は、能動デバイスやＩＣが作り込
まれている半導体基板の半導体主表面から裏面への信号
の伝送を、裏面から形成されたエッチ穴による薄い５ｉ
１９にある能動デバイスの一つの端子を介して行なうデ
バイス構造を提供するものであり、上記の半導体基板を
複数個融着させた三次元デバイス等において大幅な性能
の向上。

多機能化、大容量化を可能とするものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例であるところのＳＯＩ基
板上のＭＯＳトランジスタをもつ半導体基板の断面図、
第２図は本発明の第２の実施例であるところの埋込みド
レインをもつ縦型ＤＳＡＭ○Ｓトランジスタをもつ半導
体基板の断面図、第３図は本発明の第３の実施例あると
ころの同一エッチ穴に２つの端子をもつデバイス構造を
示す断面図及び斜視図、第４図は本発明の第４の実施例
であるところのＣＭＯＳインバータを一部にもつ半導体
基板の上にＳＯＩ構造のＭＯＳトランジスタの一部をエ
ッチ穴の上にもつ半導体基板を融着させた二層三次元デ
バイスの断面図、第５図は本発明の第５の実施例である
ところの基板裏面に４つのエッチ穴を形成し各エッチ穴
に２×８ビツトの能動デバイスの特定端子を取り出した
デバイス配置構造の平面図、第６図は第５図に示したよ
うな２Ｘ８ビツトのエッチ穴の能動デバイス端子出力を
もつ半導体基板を４枚積み重ね、それぞれ所望の電極部
で４枚を融着させた三次元積層構造の断面図、第７図は
本発明の他の実施例であるところのバイポーラ・トラン
ジスタをエッチ穴上のＳｉ層部にもつ半導体基板の断面
図、第８図は従来装置の一例の断面図である。く符号の説明〉１・・・半導体基板　　　　２・・・酸化膜３・・・半
導体膜　　　　　４・・・ソース５・・・ドレイン　　
　　　６・・・ゲート酸化膜７・・・フィールド酸化膜
　８・・・ソース電極９・・・ドレイン上部電極　１０
・・・ゲート電極１１・・・基板裏面絶縁膜１２Ａ・・・エッチ穴裏面コンタクト電極１２Ｂ・・・
基板裏面への引出し電極１３・・・エッチ穴　　　　　１４・・・半導体ｐ−基
板１５・・・ｎエピタキシャル層１６・・・ｎ＋埋込み層１６Ａ、１６Ｂ・・・ｐベース領域１７Ａ　、　１７Ｂ　−ｎ　”ソース領域１８・・・酸
化膜１９・・・Ｓｉゲート２０Ａ、２０Ｂ・・・ソース電極２２Ａ・・・エッチ穴裏面コンタクト電極２２Ｂ・・・
基板裏面への引出し電極２３Ａ・・・ＳＬ基板部分２３Ｂ・・・エッチされた薄いＳｉ層郡部２５２６・・
・裏面からみた２つの引出し電極１１Ｂ・・・上部基板
の裏面の眉間絶縁膜３９・・・下部基板上の眉間絶縁膜４３Ａ・・・下部半導体基板上のＣＭＯＳゲート接合電
極４４・・・上部基板用ポリイミド層４５・・・下部基板用ポリイミド層４６Ｕ、４７Ｕ・・・上部基板用融着用Ａｕ合金二層電
極４６Ｌ、４７Ｌ・・・下部基板用融着用Ａｕ合金二層
電極１２Ｇ、４３Ｂ・・・強度増加用ダミー舷電極４８
・・・Ｐベース　　　　　４９・・・ｎ　４ｐエミツタ
５０・・・エミッタ電極　　　５１・・・ベース電極５
２・・・ｎ＋コレクタ埋込み層５３Ａ・・・裏面コレクタコンタクト電極部５３Ｂ・・
・裏面への引出し電極１０１・・・上部の第１半導体基板１０２・・・下部の第２半導体基板

Claims

【特許請求の範囲】

　板状の半導体基板に少なくとも一層の半導体層が基板
表面とほぼ平行に配置されている構造において、上記半
導体基板の主表面側に少なくとも一つの３端子以上の能
動デバイスが形成され、上記主表面と反対側の裏面の一
部に少なくとも一つの凹部が形成され、上記能動デバイ
スの少なくとも一つの能動領域の一部が上記凹部の底面
に露出し、その露出部分を除いた上記凹部の内面と上記
半導体基板の裏面の所望の部分とは絶縁膜で覆われ、上
記絶縁膜上に上記露出部分から上記半導体基板の裏面の
所定個所まで上記半導体基板とは絶縁された少なくとも
一層の配線用低抵抗部材が形成された構造を有すること
を特徴とする半導体装置。