JPS629636A - 半導体集積回路基板内スル−ホ−ルの形成方法 - Google Patents
半導体集積回路基板内スル−ホ−ルの形成方法Info
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- JPS629636A JPS629636A JP60148393A JP14839385A JPS629636A JP S629636 A JPS629636 A JP S629636A JP 60148393 A JP60148393 A JP 60148393A JP 14839385 A JP14839385 A JP 14839385A JP S629636 A JPS629636 A JP S629636A
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- Japan
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- hole
- forming
- integrated circuit
- etching
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＶＬＳＩの高密度実装技術に係り、特にＣＭＯ
Ｓウェハスケール集積回路基板の高密度実装に好適な半
導体集積回路基板内スルーホールの形成方法に関する。
Ｓウェハスケール集積回路基板の高密度実装に好適な半
導体集積回路基板内スルーホールの形成方法に関する。
ウェハスケール集積回路基板は多数の入出力信号電極を
要する。そこで、集積回路基板の回路素子の設けられて
いる表面の周辺のみに信号電極を配設するのではなく、
裏面に信号電極を配設できることが重要である。そのた
めには、表面と裏面とを電気的に接続するスルーホール
が必須である。
要する。そこで、集積回路基板の回路素子の設けられて
いる表面の周辺のみに信号電極を配設するのではなく、
裏面に信号電極を配設できることが重要である。そのた
めには、表面と裏面とを電気的に接続するスルーホール
が必須である。
この種のスルーホールの形成は１通常穴開は工程と穴内
壁への導体層の形成工程を含むが、Ｓｉ基板の穴開は方
法の一例として、異方性エツチング技術による例が、プ
ロスイーディンゲス オブジ アイ・イー・イー・イー
（Ｐｒｏｃａａｄｉｎｇｓ ｏｆＴｈｅ ＩＥＥＥ）
、 ７０巻５号（１９８２年）におけるパターソン（Ｐ
ｅｔａｒＳａｎ）による「シリコン アズ アメカニカ
ル マティリアル（Ｓｉｌｉｃｏｎ ａｓ ａＭｅｃｈ
ａｎｉｃａｌ Ｍａｔｅｒｉａｌ） Ｊと題する文献に
おいて論じられている。
壁への導体層の形成工程を含むが、Ｓｉ基板の穴開は方
法の一例として、異方性エツチング技術による例が、プ
ロスイーディンゲス オブジ アイ・イー・イー・イー
（Ｐｒｏｃａａｄｉｎｇｓ ｏｆＴｈｅ ＩＥＥＥ）
、 ７０巻５号（１９８２年）におけるパターソン（Ｐ
ｅｔａｒＳａｎ）による「シリコン アズ アメカニカ
ル マティリアル（Ｓｉｌｉｃｏｎ ａｓ ａＭｅｃｈ
ａｎｉｃａｌ Ｍａｔｅｒｉａｌ） Ｊと題する文献に
おいて論じられている。
電子計算機の集積回路の集積度を高めることは、単に体
積効率を高めるだけでなく、信号の遅延時間を減らすな
ど、性能の向上に重要な要因となる。
積効率を高めるだけでなく、信号の遅延時間を減らすな
ど、性能の向上に重要な要因となる。
この目的では１回路を搭載したＳｉ基板（ウェハースケ
ール−インチグレイジョン（Ｗａｆａｒ−８ｃａｌｅ−
Ｉ ｎｔｅｇｒａｔｉｏｎ） ）を複数枚積層する所謂
ウェハスタック実装が有力な手段になる。この構造で、
更に配線の長さを短くするには、回路基板面の法線方向
に信号を取り出し、その方向で次の回路基板面上に接続
することが最も効果がある。
ール−インチグレイジョン（Ｗａｆａｒ−８ｃａｌｅ−
Ｉ ｎｔｅｇｒａｔｉｏｎ） ）を複数枚積層する所謂
ウェハスタック実装が有力な手段になる。この構造で、
更に配線の長さを短くするには、回路基板面の法線方向
に信号を取り出し、その方向で次の回路基板面上に接続
することが最も効果がある。
従って、ウェハにスルーホールを形成することが必要と
なるが、従来のウェハスタック実装においては異方性エ
ツチング技術によって高密度にスルーホールを形成する
技術はなかった。
なるが、従来のウェハスタック実装においては異方性エ
ツチング技術によって高密度にスルーホールを形成する
技術はなかった。
さらに、信号接続のために板厚を貫通する導線群を高密
度に配置する技術としては、Ｓｉ基板にＭを拡散するサ
ーモマイグレイジョンがあるが、導体部の抵抗値は数Ω
と比較的高く、Ｓｉの電気的絶縁性にも問題がある。（
ピータースン、ケー。
度に配置する技術としては、Ｓｉ基板にＭを拡散するサ
ーモマイグレイジョンがあるが、導体部の抵抗値は数Ω
と比較的高く、Ｓｉの電気的絶縁性にも問題がある。（
ピータースン、ケー。
イー（Ｐｅｔｅｒｓａｎ、 Ｋ 、 Ｅ 、 ）による
「シリコンアズ ア メカニカル マティリアル」プロ
スイーディンゲス アイ・イー・イー・イー（Ｓｉｌｉ
ｃｏｎ ａｓ ａ Ｍｅｃｈａｎｉｃａｌ Ｍａｔｅｒ
ｉａｌ、 Ｐｒｏｄ。
「シリコンアズ ア メカニカル マティリアル」プロ
スイーディンゲス アイ・イー・イー・イー（Ｓｉｌｉ
ｃｏｎ ａｓ ａ Ｍｅｃｈａｎｉｃａｌ Ｍａｔｅｒ
ｉａｌ、 Ｐｒｏｄ。
ＩＥＥＥ）７０−５巻（１９８２年５月）４２９頁）〔
発明の目的〕 本発明の目的は半導体集積回路基板内に高密度にスルー
ホールを形成する方法を提供することにある。
発明の目的〕 本発明の目的は半導体集積回路基板内に高密度にスルー
ホールを形成する方法を提供することにある。
本発明は、表面に回路素子が設けられたＳｉ単結晶基板
の該表面と、裏面とを電気的に接続するスルーホールの
形成に際し、上記回路素子の一部を成す高濃度不純物層
の直下に、上記裏面から、上記高濃度不純物層に達する
穴を異方性エツチング法に本り開ける工程を含むことを
特徴とする。。
の該表面と、裏面とを電気的に接続するスルーホールの
形成に際し、上記回路素子の一部を成す高濃度不純物層
の直下に、上記裏面から、上記高濃度不純物層に達する
穴を異方性エツチング法に本り開ける工程を含むことを
特徴とする。。
８１基板の異方性エツチングのエツチング率は不純物濃
度に依存し、例えば、エツチング液としてエチレンジア
ミンとピ゛ロカテコールの混合水溶液を使用した場合、
ボロンの濃度が約７Ｘ１０１ｇ／ｄ以上であるとエツチ
ングが実質的に停止することが、先に引用した文献に示
されている。
度に依存し、例えば、エツチング液としてエチレンジア
ミンとピ゛ロカテコールの混合水溶液を使用した場合、
ボロンの濃度が約７Ｘ１０１ｇ／ｄ以上であるとエツチ
ングが実質的に停止することが、先に引用した文献に示
されている。
そこで、基板裏面から異方性エツチングで穴開けを行な
い、基板表面に設けられた回路素子の一部を構成する高
濃度不純物層例えばボロン拡散層をエツチング停止層と
して利用することにより上記目的を達成しようとするも
のである。高濃度不純物層の不純物としてボロンを用い
る場合は、基板表面に設けられたＰチャネルＭＯＳトラ
ンジスタのソース又はドレイン領域と基板の裏面を直接
接続するスルーホールを形成することになる。
い、基板表面に設けられた回路素子の一部を構成する高
濃度不純物層例えばボロン拡散層をエツチング停止層と
して利用することにより上記目的を達成しようとするも
のである。高濃度不純物層の不純物としてボロンを用い
る場合は、基板表面に設けられたＰチャネルＭＯＳトラ
ンジスタのソース又はドレイン領域と基板の裏面を直接
接続するスルーホールを形成することになる。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図は本発明の方法によりスルーホールを形成したＣ
ＭＯＳウェハスケール集積回路基板の部分断面図である
。集積回路基板１はＳｉ単結晶基板で表面が（１００）
面である。基板１の表面にはＣＭＯ８回路素回路素子５
子路素子線、絶縁保護膜が形成されている。なお、第１
図にはＰチャネルＭＯＳトランジスタのみ図示し、その
他は省略しである。トランジスタは、ソース又はドレイ
ン領域となるボロン拡散層２、ゲート絶縁膜となる５１
０２ｗＡ３、ゲート電極となるポリシリコン層４からな
る。さらに、ボロン拡散層２の一部には高濃度（本実施
例では約７Ｘ１０”／ｃｄ）のボロン拡散層５が設けて
あり、ソース又はドレイン領域として利用する他、後述
する異方性エツチングの停止層としても利用する。
ＭＯＳウェハスケール集積回路基板の部分断面図である
。集積回路基板１はＳｉ単結晶基板で表面が（１００）
面である。基板１の表面にはＣＭＯ８回路素回路素子５
子路素子線、絶縁保護膜が形成されている。なお、第１
図にはＰチャネルＭＯＳトランジスタのみ図示し、その
他は省略しである。トランジスタは、ソース又はドレイ
ン領域となるボロン拡散層２、ゲート絶縁膜となる５１
０２ｗＡ３、ゲート電極となるポリシリコン層４からな
る。さらに、ボロン拡散層２の一部には高濃度（本実施
例では約７Ｘ１０”／ｃｄ）のボロン拡散層５が設けて
あり、ソース又はドレイン領域として利用する他、後述
する異方性エツチングの停止層としても利用する。
スルーホール６が本発明の方法により形成されたスルー
ホールである。スルーホール６内には、Ｍ等の導体層８
と、該導体層８と基板１間を電気的に絶縁するＳｉｏ、
膜７が形成されている。
ホールである。スルーホール６内には、Ｍ等の導体層８
と、該導体層８と基板１間を電気的に絶縁するＳｉｏ、
膜７が形成されている。
本実施例では、基板１の厚さは４００＃ｌ１ｍ、高濃度
ボロン拡散領域５の厚さは２＃１１．表面の大きさは３
０、口、スルーホール６の上部は２０Ｉｍ口、下部は５
９０−口、Ｓｉｏ、膜７の厚さは１０＃ｍ、導体層８の
厚さは３ｐである。
ボロン拡散領域５の厚さは２＃１１．表面の大きさは３
０、口、スルーホール６の上部は２０Ｉｍ口、下部は５
９０−口、Ｓｉｏ、膜７の厚さは１０＃ｍ、導体層８の
厚さは３ｐである。
第２図（ａ）〜（ｄ）は本発明のスルーホールの形成方
法の一実施例を示す概略工程図である。
法の一実施例を示す概略工程図である。
Ｓｉ単結晶基板１の表面には回路素子、配線、絶縁保護
膜等を周知の方法で形成しである。第２図（ａ）〜（ｄ
）には高濃度ボロン拡散領域５のみ図示しである。
膜等を周知の方法で形成しである。第２図（ａ）〜（ｄ
）には高濃度ボロン拡散領域５のみ図示しである。
まず、（ａ）に示すように、基板１の裏面に約１−のＳ
ｉｏ、膜をスパッタ蒸着法等により形成し、スルーホー
ル部のみ周知のエツチング技術でＳｉｏ、膜を除去する
。
ｉｏ、膜をスパッタ蒸着法等により形成し、スルーホー
ル部のみ周知のエツチング技術でＳｉｏ、膜を除去する
。
次に、（ｂ）に示すように、（ａ）で形成したＳｉＯ□
膜９をマスクとして異方性エツチングを行なう、エツチ
ング液としてはエチレンジアミン１７ｍｍとピロカテコ
ール３ｇと水８膳ａの混合水溶液を用い、エツチング温
度は１１５℃、エツチング時間は約１０時間である。エ
ツチングは高濃度ボロン拡散領域５で実質的に停止する
ので、温度、時間をきめ細かく制御する必要はなく、容
易に領域５に達する穴を開けることができる。
膜９をマスクとして異方性エツチングを行なう、エツチ
ング液としてはエチレンジアミン１７ｍｍとピロカテコ
ール３ｇと水８膳ａの混合水溶液を用い、エツチング温
度は１１５℃、エツチング時間は約１０時間である。エ
ツチングは高濃度ボロン拡散領域５で実質的に停止する
ので、温度、時間をきめ細かく制御する必要はなく、容
易に領域５に達する穴を開けることができる。
次に、（Ｃ）に示すように、穴内壁部を含む全面にＳ
ｉｏ２膜７をスパッタ蒸着法等により形成し、さらに、
領域５の部分のみ周知のエツチング技術でＳ ｉｏ、膜
を除去する。
ｉｏ２膜７をスパッタ蒸着法等により形成し、さらに、
領域５の部分のみ周知のエツチング技術でＳ ｉｏ、膜
を除去する。
最後に、（ｄ）に示すように、Ｍ等の導体金属８を全面
に蒸着し、スルーホール部６のみ残してエツチング除去
するか、又は、スルーホール部６のみに選択蒸着する。
に蒸着し、スルーホール部６のみ残してエツチング除去
するか、又は、スルーホール部６のみに選択蒸着する。
なお、（ｃ）で５ｕｎ２膜をスパッタ蒸着する代りに、
パリレン（ユニオン・カーバイド（υｎ１ｏｎＣａｒｂ
ｉｄｅ）社の登録商標）等の高分子膜を蒸着しても良い
。また、（ｄ）で舷の代りに、Ｔ ｉ ／ Ｎ ｉ／
Ａ ｕ等を蒸着し、更に半田等の低融点金属を溶融充填
することにより、他の基板のビン材との接合を容易に行
なうことができる。
パリレン（ユニオン・カーバイド（υｎ１ｏｎＣａｒｂ
ｉｄｅ）社の登録商標）等の高分子膜を蒸着しても良い
。また、（ｄ）で舷の代りに、Ｔ ｉ ／ Ｎ ｉ／
Ａ ｕ等を蒸着し、更に半田等の低融点金属を溶融充填
することにより、他の基板のビン材との接合を容易に行
なうことができる。
以上説明したように、本発明によれば、半導体集積回路
基板表面の回路素子に直接接続するスルーホールを容易
に形成することができ、したがって、高密度にスルーホ
ールを形成することができる。
基板表面の回路素子に直接接続するスルーホールを容易
に形成することができ、したがって、高密度にスルーホ
ールを形成することができる。
第１図は本発明の方法により形成したスルーホールを含
む半導体集積回路基板の部分断面図、第２図（ａ）〜（
ｄ）は本発明のスルーホールの形成方法を示す概略工程
図である。 １・・・半導体集積回路基板 ５・・・高濃度ボロン拡散領域 ６・・・スルーホール ７・・・スルーホール絶縁膜 ８・・・スルーホール導体層
む半導体集積回路基板の部分断面図、第２図（ａ）〜（
ｄ）は本発明のスルーホールの形成方法を示す概略工程
図である。 １・・・半導体集積回路基板 ５・・・高濃度ボロン拡散領域 ６・・・スルーホール ７・・・スルーホール絶縁膜 ８・・・スルーホール導体層
Claims (1)
- 【特許請求の範囲】 １、表面に回路素子が設けられたＳｉ単結晶基板の該表
面と、裏面とを電気的に接続するスルーホールを形成す
る方法において、上記回路素子の一部を成す高濃度不純
物層の直下に、上記裏面から、上記高濃度不純物層に達
する穴を異方性エッチング法により開ける工程を含むこ
とを特徴とする半導体集積回路基板内スルーホールの形
成方法。 ２、上記Ｓｉ単結晶基板の上記表面が（１００）面であ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路基板内スルーホールの形成方法。 ３、上記高濃度不純物層の不純物がボロンであることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
基板内スルーホールの形成方法。 ４、上記不純物濃度が１０＾１＾９／ｃｍ＾３より高い
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路基板内スルーホールの形成方法。 ５、上記異方性エッチングでのエッチング液としてエチ
レンジアミンとピロカテコールの混合水溶液を用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路基板内スルーホールの形成方法。 ６、上記回路素子を作成した後、上記穴開け工程を行な
うことを特徴とする特許請求の範囲第１項記載の半導体
集積回路基板内スルーホールの形成方法。 ７、上記高濃度不純物層がＰチャネルＭＯＳトランジス
タのソース又はドレイン領域の一部であることを特徴と
する特許請求の範囲第１項記載の半導体集積回路基板内
スルーホールの形成方法。 ８、上記穴開け工程の前に、上記Ｓｉ単結晶基板の上記
表面に保護膜を厚く形成しておくことを特徴とする特許
請求の範囲第１項記載の半導体集積回路基板内スルーホ
ールの形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148393A JPH0797572B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体集積回路基板内スル−ホ−ルの形成方法 |
| US07/240,443 US4893174A (en) | 1985-07-08 | 1988-09-02 | High density integration of semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148393A JPH0797572B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体集積回路基板内スル−ホ−ルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629636A true JPS629636A (ja) | 1987-01-17 |
| JPH0797572B2 JPH0797572B2 (ja) | 1995-10-18 |
Family
ID=15451772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148393A Expired - Lifetime JPH0797572B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体集積回路基板内スル−ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797572B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128562A (ja) * | 1987-11-13 | 1989-05-22 | Nissan Motor Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267271A (en) * | 1975-12-01 | 1977-06-03 | Fujitsu Ltd | Formation of through-hole onto semiconductor substrate |
| JPS5336185A (en) * | 1976-09-16 | 1978-04-04 | Seiko Epson Corp | Electrode lead-out method of semiconductor integrated circuit |
| JPS5879773A (ja) * | 1981-11-06 | 1983-05-13 | Fujitsu Ltd | 電界効果トランジスタ |
-
1985
- 1985-07-08 JP JP60148393A patent/JPH0797572B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267271A (en) * | 1975-12-01 | 1977-06-03 | Fujitsu Ltd | Formation of through-hole onto semiconductor substrate |
| JPS5336185A (en) * | 1976-09-16 | 1978-04-04 | Seiko Epson Corp | Electrode lead-out method of semiconductor integrated circuit |
| JPS5879773A (ja) * | 1981-11-06 | 1983-05-13 | Fujitsu Ltd | 電界効果トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128562A (ja) * | 1987-11-13 | 1989-05-22 | Nissan Motor Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797572B2 (ja) | 1995-10-18 |
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