JPS6068614A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6068614A JPS6068614A JP58177245A JP17724583A JPS6068614A JP S6068614 A JPS6068614 A JP S6068614A JP 58177245 A JP58177245 A JP 58177245A JP 17724583 A JP17724583 A JP 17724583A JP S6068614 A JPS6068614 A JP S6068614A
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- JP
- Japan
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- silicon
- aluminum
- wiring layer
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- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H10D64/011—
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は高集積のＭＩＳＷ半導体デバイスに係抄、特に
微Ａ１１ｌ化したコンタクトホールに安定した電極配線
を形成する配線層構成に関する。
微Ａ１１ｌ化したコンタクトホールに安定した電極配線
を形成する配線層構成に関する。
（ｂｌ 技術の背景
集積回路基板の回路（１１成に用いられる一般的な配線
材としてアルミニウムまたはアルミニウムーシリコン合
金が多く用いられている。その大きな特長は抵抗値が小
さく、シリコン及びシリコン酸化膜に対して密着性に優
れ、ｐ形、ｎ形拡散ＪＮとオーミックなコンタクトが形
成できることである。
材としてアルミニウムまたはアルミニウムーシリコン合
金が多く用いられている。その大きな特長は抵抗値が小
さく、シリコン及びシリコン酸化膜に対して密着性に優
れ、ｐ形、ｎ形拡散ＪＮとオーミックなコンタクトが形
成できることである。
しかしア・しミニラムはシリコンと共晶反応を起すため
半導体プロセス中に繰返される熱処理中Ｖこアルミニウ
ムとシリコン層（拡散層）とが１イする屈面で共晶合金
を作り、拡散Ｉ＠ｖこ深いエッチビットを生じ接合破壊
を起すことばよく知られている。
半導体プロセス中に繰返される熱処理中Ｖこアルミニウ
ムとシリコン層（拡散層）とが１イする屈面で共晶合金
を作り、拡散Ｉ＠ｖこ深いエッチビットを生じ接合破壊
を起すことばよく知られている。
特に半導体素子の高集積化、微ｉ！′ｌｔｌ化に伴い拡
散領域が狭く、浅くなるに従いより深刻なものとなる。
散領域が狭く、浅くなるに従いより深刻なものとなる。
浅い接合を心壁とする微細デバイスでは上記の理由でア
ルミニウムの代りしこアルミニウムーシリコン合金を用
いる。１〜２係のシリコンを含んだアルミニウム合金を
用い、シリコン基板からのシリコンの固溶即ちエッチビ
ットの発生を抑ｔｌｉｌｌする。
ルミニウムの代りしこアルミニウムーシリコン合金を用
いる。１〜２係のシリコンを含んだアルミニウム合金を
用い、シリコン基板からのシリコンの固溶即ちエッチビ
ットの発生を抑ｔｌｉｌｌする。
またアルミニウム配線層とシリコン層間に高融点金范の
化合物をバリア拐として介在芒ぜ障壁を設けることも有
効な一手段である。
化合物をバリア拐として介在芒ぜ障壁を設けることも有
効な一手段である。
ｔｅｌ 従来技術と問題点
ＬＳＩの主流をなすＭＯ８型半可９体テバ・ｆスを例に
とり多結晶シリコン全ゲーＨｕ：’Ｉ＋、ｘとし、コン
タクトホールにアルミニウムーシリコン合金の配線層を
形成する従来例′ｆ第１図により説明する。
とり多結晶シリコン全ゲーＨｕ：’Ｉ＋、ｘとし、コン
タクトホールにアルミニウムーシリコン合金の配線層を
形成する従来例′ｆ第１図により説明する。
第１図は従来の１１チヤネル型シリコンゲート構造のＭ
Ｏ’Ｓ）ランジスタを示す工程図である。図中（（）Ｋ
示すようにｐ形シリコン基板１に酸化膜（Ｓｉ２０）２
を埋込形成し、ドライ熱酸化によ抄ゲート酸化膜３を形
成し、次いでゲート成極形成用の多結晶シリコン４をｃ
ｖｖ／ｉ：、ｖｒ、よりゲート酸化膜３上に成長さぜる
。
Ｏ’Ｓ）ランジスタを示す工程図である。図中（（）Ｋ
示すようにｐ形シリコン基板１に酸化膜（Ｓｉ２０）２
を埋込形成し、ドライ熱酸化によ抄ゲート酸化膜３を形
成し、次いでゲート成極形成用の多結晶シリコン４をｃ
ｖｖ／ｉ：、ｖｒ、よりゲート酸化膜３上に成長さぜる
。
次いで（ロ）に／Ｊ＜−ウ−ようにゲート電極５を残し
て多結晶シリコン４及びゲート酵化膜３をエツチング除
去する。このゲート電極５をマスクとじ−Ｃ（ハ）に示
すようにイオン打込によりソース、ドレイ７６゜７を拡
散形成する。この場合打込まれる不純物は（）ん（Ｐ）
又は砒許、（Ａｓ）が拡散さハてｎムリ拡散層が形成さ
れる。仄いで、抄んシリケートガラス（ＰＳＧ）等の絶
縁層８をＣＶＤ法によφ成長させしかる後に闇のように
コンタクト領域の’Ａ ｌ５ｉ９き処理し更に段差部の
形状を上・ツやにするメルト処理する。次いでに）に示
すようにスパッタ法によりアルミニウムーシリコン合金
９を基板１全面に被着形成させ次いで（ホ）ではフォト
エツチング技術による配線パターン形成及び拡散層との
オーミック接触音とるための熱処理を行ないソース領域
６．ドレイン領域７にそれぞれ図に示すコンタク）ＴＩ
Ｅ極１．０．１１が得られる。
て多結晶シリコン４及びゲート酵化膜３をエツチング除
去する。このゲート電極５をマスクとじ−Ｃ（ハ）に示
すようにイオン打込によりソース、ドレイ７６゜７を拡
散形成する。この場合打込まれる不純物は（）ん（Ｐ）
又は砒許、（Ａｓ）が拡散さハてｎムリ拡散層が形成さ
れる。仄いで、抄んシリケートガラス（ＰＳＧ）等の絶
縁層８をＣＶＤ法によφ成長させしかる後に闇のように
コンタクト領域の’Ａ ｌ５ｉ９き処理し更に段差部の
形状を上・ツやにするメルト処理する。次いでに）に示
すようにスパッタ法によりアルミニウムーシリコン合金
９を基板１全面に被着形成させ次いで（ホ）ではフォト
エツチング技術による配線パターン形成及び拡散層との
オーミック接触音とるための熱処理を行ないソース領域
６．ドレイン領域７にそれぞれ図に示すコンタク）ＴＩ
Ｅ極１．０．１１が得られる。
しかしこのように形成されるコンタクト配線層は特に微
細コンタクトホール例えば２μ口以下の場合電極コンタ
クト形成時又は組立工程における熱処理においてアルミ
ニウムシリコン合金膜中及び合金膜−シリコン界面で固
溶限を越えたシリコンの析出がある。この析出は前述し
たエッチピットの場合と同様コンタクトホールの周辺部
に多く発生し、その析出相はアルミニウムドープされた
ｐ形シリコンであり、酸化膜上では任意方位となるが拡
散層（シリコン基板）上ではエピタキシャル成長をなし
いわゆる同相エビ成長が兄らｔしる。。
細コンタクトホール例えば２μ口以下の場合電極コンタ
クト形成時又は組立工程における熱処理においてアルミ
ニウムシリコン合金膜中及び合金膜−シリコン界面で固
溶限を越えたシリコンの析出がある。この析出は前述し
たエッチピットの場合と同様コンタクトホールの周辺部
に多く発生し、その析出相はアルミニウムドープされた
ｐ形シリコンであり、酸化膜上では任意方位となるが拡
散層（シリコン基板）上ではエピタキシャル成長をなし
いわゆる同相エビ成長が兄らｔしる。。
その具体例を第２図に示す。第２図（・止コンククトホ
ールに析出したシリコン析出層１の一例を示すコンタク
ト領域の拡大図でちる。
ールに析出したシリコン析出層１の一例を示すコンタク
ト領域の拡大図でちる。
図において基板１に繰返される熱処理によってｎ′拡散
層１２と接するコンタクト電極１３に図のようにシリコ
ン析出層１４が成長する。このためコンタクト抵抗が増
加し場合によって断線状態となる。しかもシリコン析出
層１４はアルミニウムドープのｐ形シリコンであり接す
る界面はｎ１拡散［１２のだめの半導体特性に影響を与
える等の問題がある。
層１２と接するコンタクト電極１３に図のようにシリコ
ン析出層１４が成長する。このためコンタクト抵抗が増
加し場合によって断線状態となる。しかもシリコン析出
層１４はアルミニウムドープのｐ形シリコンであり接す
る界面はｎ１拡散［１２のだめの半導体特性に影響を与
える等の問題がある。
（−１）発明の目的
本発明は上記の欠点に鑑みコンタク） ｎｙ、極中にお
けるシリコン析出金抑え、しかも安定し／こアルミニウ
ム合金の配線構成を提供し、微、ｔｑｎ化に対応できる
ＭＩＳ型半導体デバイスｆ：得ることを目的とする。
けるシリコン析出金抑え、しかも安定し／こアルミニウ
ム合金の配線構成を提供し、微、ｔｑｎ化に対応できる
ＭＩＳ型半導体デバイスｆ：得ることを目的とする。
ｔｅｌ 発明の構成
上記目的は本発明によれば基板上のコンタクト″電極形
成用の配線層をアルミニウム、シリコン合金全被着形成
させ、該合金膜上にアルミニウムを被着形成させること
により作成する工程を含むことによって達せられる。
成用の配線層をアルミニウム、シリコン合金全被着形成
させ、該合金膜上にアルミニウムを被着形成させること
により作成する工程を含むことによって達せられる。
＋ｆ＋ 発明の実施例
以下本発明の実施例全図面により詳述する。第３図は本
発明の一実施例であるアルミニウムシリコン合金膜上に
アルミニウム膜を積層する配線層形成の工程図である。
発明の一実施例であるアルミニウムシリコン合金膜上に
アルミニウム膜を積層する配線層形成の工程図である。
ｉａｌでは基板２１上絶縁層２２にコンタクＮαを開け
この窓を覆って図のようにアルミニウムシリコン合金で
なるｔ４１の配線層２３を形成する１、この場合アルミ
ニウム（Ａｔ）とシリコン（Ｓｔ ）の混合レート比（
Ａｔ：８１）及びｌｌ々厚を規定する。本実施例ではＡ
、／、：５ｊ＝５：９５、膜厚１００ＡからＡ／、；５
ｔ＝９０ ： １０、膜厚１０００Ａの範囲内としこの
第１配線層２３上に純アルミニウムの第２の配Ａｌｌ′
ｉｉ層２４’ｅＦｂｉ図に示すように連続スノ＜、、夕
形成する。
この窓を覆って図のようにアルミニウムシリコン合金で
なるｔ４１の配線層２３を形成する１、この場合アルミ
ニウム（Ａｔ）とシリコン（Ｓｔ ）の混合レート比（
Ａｔ：８１）及びｌｌ々厚を規定する。本実施例ではＡ
、／、：５ｊ＝５：９５、膜厚１００ＡからＡ／、；５
ｔ＝９０ ： １０、膜厚１０００Ａの範囲内としこの
第１配線層２３上に純アルミニウムの第２の配Ａｌｌ′
ｉｉ層２４’ｅＦｂｉ図に示すように連続スノ＜、、夕
形成する。
この場合全体の配線層の厚さは略１μであるから第１の
配線層の膜厚によって第２の配線層の膜厚が決まり、全
配線周内に占めるシリコンの割合は１〜２ｑｂに過ぎな
い。このようにＳｉリッチの第１の配線層を下地材とし
て設けることによりシリコンの析出するエピタキシャル
成長が遅くｈるとともにこの第１の配線層２３内で反応
が進み、第２の配線層２４内に及はす影響が少ないこと
が確認され一種のバリア層となるためと考えられる。
配線層の膜厚によって第２の配線層の膜厚が決まり、全
配線周内に占めるシリコンの割合は１〜２ｑｂに過ぎな
い。このようにＳｉリッチの第１の配線層を下地材とし
て設けることによりシリコンの析出するエピタキシャル
成長が遅くｈるとともにこの第１の配線層２３内で反応
が進み、第２の配線層２４内に及はす影響が少ないこと
が確認され一種のバリア層となるためと考えられる。
同第１の配線層２３を形成したあと審素ガス（Ｎ２）又
は水素ガスとの混合カス（Ｎｔ／Ｈ２）等の清浄な荏囲
気とした拡散炉に収容し４００ｏ−５００℃で３０分の
アニール処理することにより拡ｆｆＭ層との密着性が向
上する。か５るアニール工程を設けることにより、より
信頼性を高めることができ、しかる後に純アルミニウム
の第２の配線層２４をスパッタ形成する。
は水素ガスとの混合カス（Ｎｔ／Ｈ２）等の清浄な荏囲
気とした拡散炉に収容し４００ｏ−５００℃で３０分の
アニール処理することにより拡ｆｆＭ層との密着性が向
上する。か５るアニール工程を設けることにより、より
信頼性を高めることができ、しかる後に純アルミニウム
の第２の配線層２４をスパッタ形成する。
次いで（ｃｌに示すように第１．氾２西己線ｊ蛸２３゜
２４全バターニングしてコンタクト電４／ｉ＜ ２５
、２６を形成することにより安定した電極配線層が得ら
れデバイス特性の向上及び信頼性が得られる。
２４全バターニングしてコンタクト電４／ｉ＜ ２５
、２６を形成することにより安定した電極配線層が得ら
れデバイス特性の向上及び信頼性が得られる。
その他の実施例として第１の配線ノー形成に際し真空中
のスパッタ処理室内に配置した基板全４００〜４５０℃
に加熱する基板加熱法を用い、第２の配線層は通常の室
温（Ｒ，ｉ’）でスパッタ処理する。これにより形成さ
れる第１の配線層はアルミニウムとシリコンとの屈面が
荒れアルミニウムと基板中のシリコンとの反応がしにく
＼なる効果がある。
のスパッタ処理室内に配置した基板全４００〜４５０℃
に加熱する基板加熱法を用い、第２の配線層は通常の室
温（Ｒ，ｉ’）でスパッタ処理する。これにより形成さ
れる第１の配線層はアルミニウムとシリコンとの屈面が
荒れアルミニウムと基板中のシリコンとの反応がしにく
＼なる効果がある。
この場合第１の配線層はｘｏｏｏＸの膜厚で基板加熱、
第２の配線層はｃ＋ｏｏｏＸ膜厚で通常の案温スパッタ
処坤により形成し、何れの配線層もノリコン１チを含ん
だアルミニウムシリコン合金でなる電極配線層が形成さ
れ導体性のよいコンタクト特性を得ることができる。
第２の配線層はｃ＋ｏｏｏＸ膜厚で通常の案温スパッタ
処坤により形成し、何れの配線層もノリコン１チを含ん
だアルミニウムシリコン合金でなる電極配線層が形成さ
れ導体性のよいコンタクト特性を得ることができる。
（ｇｌ 発明の効果
以上詳細に説明したように本発明に示す電極配線１−構
成とすることしこより１叔卸ｊ化したコンタクトホール
ｆ有するＭＩＳ型半専体製１１：￥ Ｖｔｌ適用でき、
特にデバイス特性の信頼性が向上し、安定性が得られる
等大きな効果がある。
成とすることしこより１叔卸ｊ化したコンタクトホール
ｆ有するＭＩＳ型半専体製１１：￥ Ｖｔｌ適用でき、
特にデバイス特性の信頼性が向上し、安定性が得られる
等大きな効果がある。
第１図は従来のｎチャネル型シリコンゲートイ７り造の
ＭＯ８Ｉ−ランジスタ企示す工佇図、第２図はコンタク
トホールに析出したシリコン析出層の一例を承すコンタ
クト領域の拡大図、第３１ｙＪは本発明の一実施例であ
るアルミニウム甘金膜上にアルミニウム膜を積層する配
縁層形成の・工程図である。 図中１．２１・・・基板、２・・・ｌ、；！；化膜、３
・・・ゲート酸化膜、４・・・多結晶シリコン、５・・
・ゲートＥ“ｒ、ｑｉａ ％６．７・・・ソース、ドレ
イン領域、８．２２・・・絶縁／茜、９・・アルミニウ
ム・シリコン合金、１０．１１ 。 １３．２５．２６・・コンタクトホールイ・袋、１２・
・１〕＋肛１１層、１４・・・クリコン析出倉、２３・
・第１の１！妃１層、２４・第２の配線層。 第 １ 図 工 ％２ 図 纂づ 図
ＭＯ８Ｉ−ランジスタ企示す工佇図、第２図はコンタク
トホールに析出したシリコン析出層の一例を承すコンタ
クト領域の拡大図、第３１ｙＪは本発明の一実施例であ
るアルミニウム甘金膜上にアルミニウム膜を積層する配
縁層形成の・工程図である。 図中１．２１・・・基板、２・・・ｌ、；！；化膜、３
・・・ゲート酸化膜、４・・・多結晶シリコン、５・・
・ゲートＥ“ｒ、ｑｉａ ％６．７・・・ソース、ドレ
イン領域、８．２２・・・絶縁／茜、９・・アルミニウ
ム・シリコン合金、１０．１１ 。 １３．２５．２６・・コンタクトホールイ・袋、１２・
・１〕＋肛１１層、１４・・・クリコン析出倉、２３・
・第１の１！妃１層、２４・第２の配線層。 第 １ 図 工 ％２ 図 纂づ 図
Claims (1)
- 基板上のコンタクトｒｔ極形成用の配線層をアルミニウ
ム、シリコン合金を被着形成させ、該合金膜上にアルミ
ニウムを被着形成させることＫよ抄作成する工程を含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177245A JPS6068614A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177245A JPS6068614A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068614A true JPS6068614A (ja) | 1985-04-19 |
| JPH0441510B2 JPH0441510B2 (ja) | 1992-07-08 |
Family
ID=16027687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177245A Granted JPS6068614A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
| US5843843A (en) * | 1992-09-07 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for forming a wiring layer a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186357A (en) * | 1981-05-11 | 1982-11-16 | Yamagata Nippon Denki Kk | Semiconductor element |
-
1983
- 1983-09-26 JP JP58177245A patent/JPS6068614A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186357A (en) * | 1981-05-11 | 1982-11-16 | Yamagata Nippon Denki Kk | Semiconductor element |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
| DE4222142B4 (de) * | 1991-07-08 | 2006-08-03 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit einer Verdrahtungsschicht und Verfahren zu dessen Herstellung |
| US5843843A (en) * | 1992-09-07 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for forming a wiring layer a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441510B2 (ja) | 1992-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |