JPWO2013172394A1 - 半導体装置 - Google Patents
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Abstract
p型薄層(34)は、n-半導体基板(37)の裏面からp型分離層(33)の底部に達するV字溝(31)の側壁面に沿って設けられ、p型コレクタ層(35)とp型分離層(33)とを連結する。コレクタ電極(36)は、p型コレクタ層(35)の表面およびp型薄層(34)の表面に接触する。コレクタ電極(36)は、n-半導体基板(37)側から順にAl−Si膜(42)とバリア層(43)とNi系金属膜(44)とAu系金属膜(45)とを積層してなる。p型コレクタ層(35)表面に接するAl−Si膜(42)の厚さは、1.1μm〜3.0μmの範囲内の厚さである。p型薄層(34)に接するAl−Si膜(42)の厚さは、0.55μm〜1.5μmの範囲内の厚さである。これにより、Alスパイクに起因する漏れ電流の上昇がなく、また、錫を含有するはんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができる。
Description
本発明は、半導体装置に関する。
電力変換装置は、昨今の二酸化炭素(CO2)排出抑制対策や、スマートグリットの進展等により需要が伸長してきており、その伸長は将来も続くと見られている。この電力変換装置には、従来よりBJT(Bipolar Junction Transistor)や、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)、MOS−FET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)、FWD(Free Wheeling Diode)等のパワー半導体装置が多く搭載されている。
電力変換装置は、少なからずエネルギー損失を伴うため、その損失低減は以前のみならず現在もなお課題となっている。電力変換装置の損失低減を図るために、電力変換装置に搭載されるパワー半導体装置は、歴史的には損失の多い電流駆動型のBJTから損失の少ない電圧駆動型のIGBTやMOSFETへの置き換えがなされてきた。また、これらの電力変換装置に搭載されるデバイスのうち、特にIGBTは、MOSFETの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを併有するデバイスであるため、注目されている。
さらに、これらの電力変換装置に搭載されるIGBTやMOSFETなどのデバイスの製造方法についても微細加工、基板の薄化等の改良が重ねられることにより、デバイス自体のさらなる損失低減が図られると共に、デバイスの小型化や低コスト化も併せて進展してきている。その結果、これらのデバイスの応用範囲は、汎用インバータ、ACサーボ、無停電電源(UPS)またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。
一方、AC(交流)/AC変換や、AC/DC(直流)変換、DC/AC変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を不要にすることができる直接変換回路として、マトリクスコンバータが注目されている。このマトリクスコンバータは交流電圧下で使用されるため、その構成部品として用いられる複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性の電気特性を有する双方向スイッチングデバイスを必要とする。そのような双方向スイッチングデバイスとして、順方向および逆方向の双方向に耐圧特性を有するIGBT(以下、逆阻止IGBTとする)が公知である。
この逆阻止IGBTを逆並列接続したデバイス構成にすることにより、従来のIGBTを用いて双方向スイッチングデバイスを構成する場合に必要となる逆阻止用のダイオードが不要になるため、双方向スイッチングデバイスの低損失化を図ることができる。そして、双方向スイッチングデバイスの低損失化が実現することにより、マトリクスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化等を図ることができる。このため、近年、逆阻止IGBTは、市場からも要望されている。逆阻止IGBTとは、通常の順方向耐圧(順耐圧)に加えて逆方向耐圧(逆耐圧)にも高信頼性の特性を持つIGBTであり、そのような特性を持つ逆阻止IGBTの低コストでの提供が求められている。
従来の逆阻止IGBTとして、図5に示す半導体基板(チップ)端部の断面構造を有する逆阻止IGBT100が知られている(例えば、下記特許文献1参照。)。図5は、従来の逆阻止IGBTの要部の構造を示す断面図である。この逆阻止IGBT100より以前の逆阻止IGBT(例えば、下記特許文献2の図14を参照。)は、半導体基板のおもて面から裏面に達する深い拡散層(p型分離層)を必要としていた。しかしながら、この深い拡散層(p型分離層)の形成は、デバイスの特性や製造装置に対して、多くの好ましくない問題点(特性不良、高コスト)を伴うため、その実用性の低いことが知られている。
そこで、図5の逆阻止IGBT100では、従来のような深い拡散層からなるp型分離層ではなく、基板おもて面から所定の深さまでのより浅いp+型分離層4を形成する構成とすることにより、従来の深い拡散層からなるp型分離層を有する逆阻止IGBTで生じていた前記問題点を低減し実用性を高めた。このようなp+型分離層4を有する逆阻止IGBT100では、p型分離層4に対向する基板裏面側からp+型分離層4の底部に接触する深さでV字溝8が形成される。V字溝8に取り囲まれた裏面平坦部には、p型コレクタ層9が形成される。V字溝8の内面(側壁部10)に沿ってp型薄層11が形成される。p型薄層11は、p+型分離層4およびp型コレクタ層9に接する。
p型薄層11がp型分離層4とp型コレクタ層9とを同導電型で接続するため、p型分離層4は前述の深い拡散層からなるp型分離層と同様の機能を有する。このようなp型分離層4を含む構成の逆阻止IGBT100とすることにより、従来の高温で長時間の拡散を必要とする深さの拡散層からなるp型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うn-ドリフト層1のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。符号5はガードリング、符号6はフィールド絶縁膜、符号7はフィールドプレート、符号12はコレクタ電極である。
一方、IGBTのコレクタ電極の形成技術に関しては、Al(アルミニウム)スパイク現象により生じる逆耐圧不良を低減させることができることが提案されている。その内容は、コレクタ層の表面に、厚さ(膜厚)が0.3μm以上1.0μm以下で、Si(シリコン)濃度が0.5wt%以上2wt%以下、好ましくは1wt%以下のAl−Si(アルミニウムシリコン)膜を第1層目とするコレクタ電極を設けるというものである(例えば、下記特許文献2参照。)。
Alスパイク現象とは、チップを実装するための組立時におけるコレクタ電極と被接合部材とのはんだ付けの際の温度上昇によって、コレクタ電極を構成するチップの裏面の金属膜のうち、Si基板に直接接触するAl−Si膜中のAl原子とSi基板中のSi原子とが相互拡散し、Si基板からSi原子が抜けた微小な凹みに「Alスパイク」と呼ばれるAl原子が析出する現象である。はんだ付けの際の温度にも関係するが、Alスパイク現象は、Al−Si膜中のSi濃度が低いまたは無い場合に発生し易い。そして、n-ドリフト層とp型コレクタ層との間のpn接合の基板裏面からの深さが浅い場合に、基板裏面に発生したAlスパイクがpn接合に達しやすくなるため、逆耐圧特性を劣化させるという問題がある。
また、IGBTのコレクタ電極の形成技術に関して、コレクタ電極として厚さが0.6μm〜0.8μmのNi(ニッケル)膜を含む金属膜を形成することにより、ウエハの反りを少なくし、ウエハ搬送時などにおけるウエハ割れやキズによる不良を低減することができることが提案されている(例えば、下記特許文献3参照。)。
しかしながら、発明者が鋭意研究を重ねた結果、上記特許文献1の記載または上記特許文献1の記載から示唆される、図5に示す構造の従来の逆阻止IGBT100に対しては、上記特許文献2に記載の条件に見合うAl−Si/Ti(チタン)/Ni/Au(金)などの金属積層膜を主体とするコレクタ電極12を形成しても、Alスパイクの発生に起因する逆耐圧不良が依然として解消されないことが判明した。このAlスパイクによる問題は、上記特許文献2によれば、コレクタ電極12を構成する金属積層膜のうち、p型コレクタ層9表面に接するAl−Si膜の厚さが薄く、さらにp型コレクタ層9の厚さが薄く、n-ドリフト層1とp型コレクタ層9との間のpn接合が基板裏面に非常に近い場合に発生し易い。基板裏面に発生したAlスパイクがn-ドリフト層1とp型コレクタ層9との間のpn接合に達した場合、漏れ電流の増大、耐圧の劣化が発生する虞が高まる。
本発明は、上述した従来技術による問題点を解消するため、はんだ付け処理温度が加えられた後でも、Alスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる半導体装置を提供することを目的とする。
前記課題を解消し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。n型半導体基板の一方の主面から所定の深さで、p型分離層が設けられている。p型分離層は、半導体機能領域を取り囲む。n型半導体基板の他方の主面からp型分離層の底部に達するV字溝が設けられている。n型半導体基板の他方の主面のV字溝に囲まれた部分には、p型半導体層が設けられている。V字溝の側壁に沿ってp型半導体薄層が設けられている。p型半導体薄層は、p型分離層とp型半導体層とを連結する。p型半導体層の表面およびp型半導体薄層の表面に接触する金属電極が設けられている。金属電極は、少なくとも、n型半導体基板側から順に、Al−Si膜である第1金属膜と、はんだ濡れ性を有する金属を主成分とする第2金属膜と、第2金属膜の酸化を防止する第3金属膜とが積層されてなる積層膜である。そして、p型半導体層の表面に接する部分におけるAl−Si膜の厚さは、1.1μm〜3.0μmの範囲内の厚さである。p型半導体薄層の表面に接する部分におけるAl−Si膜の厚さは、0.55μm〜1.5μmの範囲内の厚さである。
また、この発明にかかる半導体装置は、上述した発明において、金属電極は、Al−Si膜と第2金属膜との間に、Al−Si膜および第2金属膜よりも高融点の金属を主成分とするバリア層を備えることもできる。
また、この発明にかかる半導体装置は、上述した発明において、バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることが好適である。
また、この発明にかかる半導体装置は、上述した発明において、p型半導体層の表面に積層される部分におけるバリア層の厚さは、0.08μm〜0.2μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分におけるバリア層の厚さは、0.03μm〜0.1μmの範囲内の厚さであることがより好ましい。
また、この発明にかかる半導体装置は、上述した発明において、第2金属膜はニッケル膜であり、p型半導体層の表面に積層される部分における第2金属膜の厚さは、0.2μm〜1.2μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分における第2金属膜の厚さは、0.1μm〜0.6μmのいずれかの厚さとしてもよい。
また、この発明にかかる半導体装置は、上述した発明において、第3金属膜は金膜であり、p型半導体層の表面に積層される部分における第3金属膜の厚さは、0.1μm〜0.4μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分における第3金属膜の厚さは、0.05μm〜0.2μmのいずれかの厚さであることが望ましい。
また、この発明にかかる半導体装置は、上述した発明において、第3金属膜は銀膜であり、p型半導体層の表面に積層される部分における第3金属膜の厚さは、0.4μm〜2.0μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分における第3金属膜の厚さは、0.2μm〜1.0μmのいずれかの厚さとしてもよい。
また、この発明にかかる半導体装置は、上述した発明において、n型半導体基板の一方の主面側の、主電流の流れる活性領域である半導体機能領域に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、n型半導体基板の一方の主面側に設けられ、層間絶縁膜によって絶縁ゲート構造と絶縁されたエミッタ電極と、p型半導体層にオーミック接触するコレクタ電極である金属電極と、を備えた絶縁ゲート型バイポーラトランジスタとすることが望ましい。
また、この発明にかかる半導体装置は、上述した発明において、n型半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分としてもよい。
本発明にかかる半導体装置によれば、はんだ付け処理温度が加えられた後でも、Alスパイクを抑制することができるため、Alスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができるという効果を奏する。
以下に、本発明の半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、第1導電型をn型、第2導電型をp型として以下説明する。nやpに付す+および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
(実施の形態)
実施の形態にかかる半導体装置の構造について、逆阻止IGBTを例に説明する。図1は、本発明の実施の形態にかかる逆阻止IGBTのV字溝近傍の構造を示す断面図である。図1に示す逆阻止IGBT200は、例えばSi(シリコン)を半導体材料とするn-半導体基板37のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止IGBT200のp型分離層33は、n-半導体基板37のおもて面から所定の深さまでの浅いp型の不純物拡散層である。n-半導体基板37の裏面からp型分離層33の底部に達するV字溝31が設けられている。V字溝31の側壁部32は、n-半導体基板37の裏面に対して所定の傾斜を有するテーパ状となっている。
実施の形態にかかる半導体装置の構造について、逆阻止IGBTを例に説明する。図1は、本発明の実施の形態にかかる逆阻止IGBTのV字溝近傍の構造を示す断面図である。図1に示す逆阻止IGBT200は、例えばSi(シリコン)を半導体材料とするn-半導体基板37のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止IGBT200のp型分離層33は、n-半導体基板37のおもて面から所定の深さまでの浅いp型の不純物拡散層である。n-半導体基板37の裏面からp型分離層33の底部に達するV字溝31が設けられている。V字溝31の側壁部32は、n-半導体基板37の裏面に対して所定の傾斜を有するテーパ状となっている。
このp型分離層33の前記所定の深さとは、p型分離層33に対向するn-半導体基板37の裏面側から形成したV字溝31の底部がp型分離層33の底部に接触する関係を有する深さである。p型分離層33を浅くした場合、V字溝31は深く形成しなければならない。一方、p型分離層33を浅くし過ぎた場合、V字溝31の形成後、ウエハを割れないように取り扱うことが難しくなる。このため、p型分離層33の深さは、n-半導体基板37のおもて面から50μm以上程度であるのが好ましい。図1においてp型分離層33の中央に示す一点鎖線20はウエハをチップに分割する際の切断線である。V字溝31に取り囲まれた裏面平坦部には、p型コレクタ層(第2導電型半導体層)35が形成される。
V字溝31の内壁(側壁部32および底部)に沿って、p型コレクタ層35よりも厚さの薄いp型薄層(第2導電型半導体薄層)34が形成される。p型薄層34は、p型分離層33およびp型コレクタ層35に接する。p型薄層34がp型分離層33とp型コレクタ層35とを同導電型で接続するため、p型分離層33は、従来の深い拡散層からなるp型分離層と同様の逆阻止耐圧機能を有する。このような構成のp型分離層33を有する逆阻止IGBT200とすることにより、従来の高温で長時間の拡散によりn-半導体基板37を貫通する深さの拡散層からなるp型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うn-半導体基板37のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。逆阻止IGBT200の構成の詳細については後述する。
実施の形態にかかる半導体装置の製造プロセスとしては、従来の逆阻止IGBTの製造プロセスと同様であるため、逆阻止IGBT200を例に概要を説明する。図6は、本発明の実施の形態にかかる逆阻止IGBTの製造方法の概要を示すフローチャートである。まず、例えばイオン注入および熱拡散により、n-半導体基板37のおもて面の表面層にp型分離層(分離拡散層)33を選択的に形成する(図6(a))。次に、n-半導体基板37おもて面側のp型分離層33に取り囲まれる内側の、主電流の流れる活性領域(半導体機能領域)に、図示しないソース領域やゲート電極などのMOSゲート(金属−酸化膜−半導体からなる絶縁ゲート)構造や、エミッタ電極などのおもて面側半導体機能を有するデバイス構造を形成する工程が順次施される(図6(b))。
次に、n-半導体基板37(n-ドリフト層)のおもて面側に石英ガラスなどの支持基板を貼付した後、n-半導体基板37の裏面を研削し、n-半導体基板37を所定の厚さまで薄くする(図6(c))。次に、n-半導体基板37の研削後の裏面(研削面)を清浄する。次に、p型分離層33に対向するn-半導体基板37の裏面側から例えばアルカリエッチングによりV字溝31を選択的に形成する(図6(d))。このV字溝31は、p型分離層33の底部に達する深さとする。次に、n-半導体基板37裏面(V字溝31の内壁も含む)にボロン(B)などのp型不純物をイオン注入して、裏面平坦部のp型コレクタ層35、および、V字溝31の側壁部32に沿ったp型薄層34を同時に形成する(図6(e))。
次に、アニール処理により、n-半導体基板37の裏面(V字溝31の内壁も含む)に注入したp型不純物を活性化させる(図6(f))。次に、p型コレクタ層35およびp型薄層34の表面にそれぞれオーミック接触するコレクタ電極36a、36bを例えばスパッタ蒸着などにより同時形成する(図6(g))ことにより、図1に示す逆阻止IGBT200が完成する。図1において、符号38は活性領域を囲む耐圧構造領域に設けられるp領域からなるガードリングであり、符号39はフィールド絶縁膜であり、符号40はフィールドプレートである。コレクタ電極36a、36bの形成条件以外の製造プロセスは、図5に示す従来の逆阻止IGBTの製造プロセスと同様であってもよい。
本発明では、図1のように基板裏面側のコレクタ電極36a、36bは、n-半導体基板37の裏面から順にAl−Si(アルミニウムシリコン)膜(第1金属膜)42と、はんだ濡れ性の良好な金属を主成分とする金属膜として例えばNi(ニッケル)を主成分とする金属膜(以下、Ni系金属膜44とする:第2金属膜)と、当該Ni系金属膜44の酸化を防止する機能の高い金属を主成分とする最表面金属膜として例えばAu(金)を主成分する金属膜(以下、Au系金属膜45とする:第3金属膜)とを含む積層膜を少なくとも備える。Al−Si膜42とNi系金属膜44との間に、バリア層43として、Ti(チタン)等の高融点金属を主成分とする金属膜を備えることが好ましい。バリア層43は、n-半導体基板37中のシリコン(Si)原子や、コレクタ電極36a、36bと被接合部材(例えば絶縁基板のCu(銅)板)との接合層であるはんだ接合層中のSn(錫)原子の拡散を防止する機能を有する。
このようなコレクタ電極36a、36bに関して、従来のコレクタ電極の構成でも、ウエハの状態またはチップの状態ではAlスパイクが発生しないので、前述の問題点は顕在化しない。しかし、チップ(n-半導体基板37)を実装するための組立時のはんだ付け処理工程で、熱がチップに加わるとn-半導体基板37の裏面にAlスパイクが成長するため、このAlスパイクを原因とする特性不良の発生が多くなることが本発明者によって確認されている。また、前記特許文献2には、コレクタ電極を構成する金属膜のうちのAl−Si膜の厚さ(膜厚)を0.3μm〜1.0μmの範囲内の厚さにした場合、Alスパイクの発生に起因する逆耐圧不良問題が解消されることが開示されている。
しかし、本発明のようなV字溝31を有する逆阻止IGBT200の場合、V字溝31のテーパ状の側壁部32(基板主面に対する角度が例えば53.7度程度)が形成されている。このため、V字溝31の側壁部32のコレクタ電極36bの厚さは、コレクタ電極36bと同時に裏面平坦部に形成されるコレクタ電極36aの厚さの約半分になる。その理由は、コレクタ電極36a、36bを形成するためのスパッタリングにおいて、スパッタ粒子の進行方向が裏面平坦部のp型コレクタ層35の表面に対して垂直方向であるからである。また、V字溝31の側壁部32のp型薄層34の厚さは、p型薄層34と同時に裏面平坦部に形成される裏面平坦部のp型コレクタ層35の厚さの約半分になる。その理由は、p型薄層34を形成するためのイオン注入がV字溝31の側壁部32に対して垂直でないからである。
このように、Al−Si膜42の厚さを特許文献2に記載の0.3μm〜1.0μmの厚さの範囲内の厚さに設定した場合としても、V字溝31の側壁部32に沿って形成されるp型薄層34およびAl−Si膜42の厚さは、それぞれ裏面平坦部のp型コレクタ層35およびAl−Si膜42よりも薄くなる。すなわち、V字溝31の側壁部32に沿って形成されるp型薄層34およびAl−Si膜42に対しては、必ずしも逆耐圧不良を発生させないための充分な厚さとなっているとは言えないことが判明した。従って、本発明の逆阻止IGBT200において、はんだ付け処理を含む組立工程に起因する逆耐圧不良を無くすには、Al−Si膜42の厚さは前述の特許文献2に記載の0.3μm〜1.0μmの範囲内の厚さでは不十分である。
そこで、本発明の逆阻止IGBT200のコレクタ電極36a、36bを構成する各金属膜のそれぞれの厚さについて、逆耐圧不良を無くすために適切な厚さを検討したところ、次の好ましい結果が得られた。この結果について、以下説明する。
本発明の逆阻止IGBT200においては、コレクタ電極36aのAl−Si膜42の厚さ(裏面平坦部の狙い厚さ)を例えば1.1μm〜3.0μmの範囲内の厚さとし、p型薄層34の表面(V字溝31の側壁部32)に接するコレクタ電極36bのAl−Si膜42の厚さを例えば0.55μm〜1.5μmの範囲内の厚さとすることが逆耐圧不良を無くすために最適なAl−Si膜42の厚さであることが分かった。その理由は後述する。コレクタ電極36aのAl−Si膜42の厚さは特には2μm前後の厚さであるのが最も好ましい。その理由は、コレクタ電極36aのAl−Si膜42の厚さを2μmとすることにより、コレクタ電極36aと同時形成されるコレクタ電極36bのAl−Si膜42の厚さを、傾斜部(V字溝31の側壁部32)のため、厚さが薄くなっても少なくとも1μm程度にすることができるからである。このようなコレクタ電極36a、36bとすることで、従来の逆阻止IGBT100と異なり基板裏面(V字溝31の内壁も含む)のp型コレクタ層35およびp型薄層34の各表面でそれぞれ発生しやすいAlスパイクをどちらも抑制することができ、漏れ電流の増加を抑えることができる。また、Al−Si膜42にTiを添加することも、Siを半導体材料とするn-半導体基板37からのSi原子の拡散を抑制する効果があるので好ましい。
また、Al−Si膜42とはんだ濡れ性の良好な金属、例えばNiを主成分とする金属膜(Ni系金属膜44)との間に、高融点金属を主成分とするバリア層43を備えるコレクタ電極36a、36bとすることもより好ましいことが判明した。バリア層43がTi、W(タングステン)およびPt(プラチナ)のいずれかの金属を主成分とする金属膜であることが好適である。その理由は、上述したようにバリア層43がSi原子やSn原子などの拡散を防止する効果を有するからである。Snを含むはんだ中のSn原子が拡散し、Ni系金属膜44を通ってAl−Si膜42に達した場合、Sn原子とAl原子とは合金を形成しないため、Al−Si膜42とNi系金属膜44との界面で剥離が生じ易くなるという不具合が発生する。従って、Sn原子のAl−Si膜42への拡散を防ぐ必要がある。
また、コレクタ電極36aのバリア層43の厚さ(裏面平坦部の狙い厚さ)を、例えば0.08μm〜0.2μmの範囲内の厚さ、好ましくは例えば0.15μmの厚さにすることで、Snを含むはんだ接合層からのSn原子の拡散をバリア層43で有効に止めることができ、Al−Si膜42とNi系金属膜44との界面での前記剥離を回避することができることが分かった。バリア層43の厚さ(V字溝の側壁部の狙い厚さ)は、例えば0.03μm〜0.1μmの範囲内の厚さが好ましい。バリア層43としては、Tiを主成分とする金属膜とする他に、例えばWおよびPtのいずれかを主成分とする金属膜とすることも好ましい。さらに、バリア層43をTiN(窒化チタン)膜とすることもバリア性をいっそう高める効果を有するので好ましい。
Ni系金属膜44やAu系金属膜45は、厚さが極端に薄くなるとはんだの濡れ拡がりが悪くなる。一方、Ni系金属膜44やAu系金属膜45の厚さが厚くなると、膜応力によりn-半導体基板37に反りが生じ易くなったり、またはコスト面で不利となる。このため、Ni系金属膜44の厚さは、裏面平坦部(すなわちコレクタ電極36aの部分)で例えば0.2μm〜1.2μmの範囲内の厚さとし、V字溝31の側壁部32(すなわちコレクタ電極36bの部分)で例えば0.1μm〜0.6μmの範囲内の厚さ、特には例えば0.35μm厚さ程度とするのが好ましい。Au系金属膜45は、裏面平坦部で例えば0.1μm〜0.4μmの範囲内の厚さとし、V字溝31の側壁部32で例えば0.05μm〜0.2μmの範囲内の厚さ、特には例えば0.1μm厚さ程度とするのが好ましい。Ni系金属膜44にV(バナジウム)を添加してもよい。Ni系金属膜44にV(バナジウム)を添加し非磁性素材とすることでスパッタ成膜時のエロージョンを広げることができ、ターゲットライフを延ばすことができるため、コスト面にメリットがあり、好ましい。
Au系金属膜45には、はんだ濡れ性を向上させる等の目的で、さらにSnやGe(ゲルマニウム)を添加することも好ましい。もしくは、Auはコストが高いので、Au系金属膜45の代わりにAg(銀)を主成分とする金属膜(以下、Ag系金属膜とする:第3金属膜)を使うこともできる。Ag系金属膜の場合、Au系金属膜45よりも酸化しやすい。このため、Ag系金属膜の厚さは、裏面平坦部で0.4μm〜2.0μmの範囲内の厚さとし、V字溝31の側壁部32で0.2μm〜1.0μmの範囲内の厚さとするなど、Au系金属膜45の厚さよりも2倍程度厚くしておく必要がある。また、濡れ性を良くする等の目的でAu系金属膜45にPd(パラジウム)が添加されることも好ましい。
Al−Si膜42およびバリア層43の厚さについて検証した。逆阻止IGBT200のコレクタ電極36a、36bのAl−Si膜42とバリア層43(Ti膜)とをパラメータとするはんだ付け処理温度での保持時間(横軸)に対する逆漏れ電流変化量および逆耐圧変化量(縦軸)をそれぞれ図2、3に示す。図2は、逆阻止IGBTの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。図3は、逆阻止IGBTの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。図2、3には、Al−Si膜の厚さの異なる4つの試料(Al−Siと記載)と、Al−Si膜の厚さを0.55μmとしてバリア層の厚さを異ならせた3つの試料(Tiバリア+AlSi(Ti品)と記載)と、を示す。
図2、3に示す結果より、Al−Si膜の厚さを2μmで成膜すると漏れ電流の上昇および逆耐圧の低下はほとんど無いことが分かる。また、図2、3に示す結果は、Al−Si膜の厚さが0.55μmであってもバリア層が形成されていれば、漏れ電流の上昇および逆耐圧の低下は小さいことを示している。このことからAl−Si膜42の厚さの下限、すなわち、V字溝31の側壁部32におけるコレクタ電極36bのAl−Si膜42の厚さの下限を0.55μmとし、Al−Si膜42の厚さが0.55μm以上であることを本発明の範囲とした。コレクタ電極36bのAl−Si膜42の厚さが0.55μmであるときの、裏面平坦部のコレクタ電極36aのAl−Si膜42の厚さの下限は1.1μmとなる。
また、コレクタ電極36aのAl−Si膜42の厚さの上限を上述したように3μmとしたのは、前述の逆耐圧不良の改善ではなく、Al−Si膜42中のSi濃度が増加し過ぎるとオン電圧が増加するためであり、この点を考慮して決められた。コレクタ電極36aのAl−Si膜42の厚さの上限を3μmとしたときの、V字溝31の側壁部32のコレクタ電極36bのAl−Si膜42の厚さの上限は1.5μmになる。従って、Al−Si膜42の厚さを最も好ましい厚さである1μm程度は確実に確保することができる。これらを併せて、上述したように、コレクタ電極36aのAl−Si膜42の厚さ(裏面平坦部の狙い厚さ)を1.1μm〜3.0μmの範囲内の厚さとし、p型薄層34の表面に接するコレクタ電極36bのAl−Si膜42の厚さを0.55μm〜1.5μmの範囲内の厚さにすることを導き出した。
次に、チップ実装組み立て時の処理温度とAl−Si膜42の相互拡散との関係について検証した。図4は、Al−Siの熱平衡状態を示す特性図(以下、Al−Si平衡状態図とする)である。図4のAl−Si平衡状態図に示すように、半導体基板の裏面のp型コレクタ層表面との界面におけるAl−Si膜中のSi濃度が0.2wt%程度の低濃度では、はんだ付け温度などの実装組み立ての際の処理温度が340℃のとき、相互拡散が始まることが分かる。一方、Al−Si膜の厚さが充分に厚ければ、Al−Si膜の成長過程でAl−Si膜中のSi濃度が十分に満たされ、かつAl−Si膜の厚さが厚いことでAl−Si膜中のSiのボリュームが大きくなる。このため、340℃のはんだ付け処理温度中でもAl−Si膜中のSi濃度を十分確保することができるため、問題は生じない。その理由は、Al−Si膜の厚さが厚いことにより、Al−Si膜中のSi原子がバリア層である例えばTi系金属膜へ拡散する現象が生じても、Al−Si膜の厚さのボリュームとSi原子の拡散長とからAlスパイクが入りづらくなるためであると推測される。
Al−Si膜42の厚さを従来の逆阻止IGBTと同程度の厚さとした場合でも、漏れ電流増加の抑制、逆耐圧劣化を防ぐためには、はんだ付け処理温度を下げれば良いことは公知であるし、図4のAl−Si平衡状態図からも明らかである。しかし、従来のはんだ付け処理温度を下げる方法では、はんだやDCB(Direct Copper Bonding:Cu板などの金属板が接合された絶縁基板)のCu板表面に形成されている酸化膜を水素で還元しづらくなり、チップ下のDCBとはんだとの界面にボイドが発生し易くなるなどの新たな問題が生じる。このため、はんだ付け処理温度を下げることを逆耐圧不良の改善対策とすることはできない。すなわち、はんだ付け処理温度を下げることによってもたらされる、はんだ界面に多発するボイドは、熱抵抗を高くし、チップの熱暴走を引き起こし破壊に繋がるおそれが高まる。
前述したように、本発明においては、Al−Si膜42の厚さを裏面平坦部で1.1μm〜3.0μmの範囲内の厚さと十分に厚くすることで、はんだ付け処理温度をはんだ界面にボイドが発生しない程度の温度まで上げることができ、かつ漏れ電流の増加、逆耐圧低下を抑制させることができる。
また、例えばTi系金属膜などのバリア層43の厚さを十分に確保することで、はんだとAl−Si膜42との界面で剥離が生じることを回避することができる。このことについて、以下さらに説明する。はんだの成分であるSn原子と、Al−Si膜42中のAl原子とは合金層を形成しない。このため、はんだ付けを含む組立工程で、はんだ接合層中のSn原子がAl−Si膜42に拡散してくると、はんだ接合が適正にされず、はんだ接合層の剥離が生じる虞がある。そこで、Al−Si膜42上にバリア層43となるTi系金属膜を挟んだ構成でコレクタ電極36a、36bを成膜することにより、DCB上に逆阻止IGBTチップをはんだ接合させる際に、はんだ中のSn原子がAl−Si膜42に拡散することをバリア層43によって防止する。はんだ接合層中のSn原子のAl−Si膜42への拡散を防止するために必要なバリア層43の厚さは、V字溝31の側壁部32で0.03μm以上である。その理由は、次のとおりである。V字溝31の側壁部32におけるTi系金属膜の厚さ(すなわち、コレクタ電極36bのバリア層43)の厚さが0.03μm未満の場合、はんだ中のSn原子がTi系金属膜を通過してAl−Si膜42に到達する。Al−Si膜42に到達したSn原子はAl−Si膜42中のAl原子と合金層を形成しないため、Al−Si膜42との界面で剥離が生じ易くなる問題が発生するからである。
本発明では、n-半導体基板37の裏面平坦部のコレクタ電極36aの厚さが厚くなるが、コレクタ電極36aの厚さを厚くしても、n-半導体基板37の裏面側には、V字溝31が設けられているためコレクタ電極36a,36bの収縮する応力がかかる方向がV字溝31で変わるように作用する。その結果、n-半導体基板37の裏面にV字溝31を有するウエハの反りは、V字溝31の無い裏面平坦部にのみコレクタ電極を成膜したウエハの反りよりも小さく抑えることができることもメリットである。
以上、説明したように、実施の形態によれば、少なくとも半導体基板に接する部分がAl−Si膜であるコレクタ電極を設け、このAl−Si膜の厚さを裏面平坦部で1.1μm〜3.0μmの範囲内の厚さとし、V字溝の側壁部で0.55μm〜1.5μmの範囲内の厚さとすることにより、チップ実装におけるはんだ接合を適正に容易に行うことができるとともに、例えばはんだ付けなどのチップ実装組み立て時の処理温度による裏面平坦部およびV字溝の側壁部でのAlスパイクを抑制することができる。そして、裏面平坦部およびV字溝の側壁部でのAlスパイクが抑制されることにより、Alスパイクに起因する漏れ電流を低減することができ、逆耐圧不良を防止することができる。また、実施の形態によれば、少なくとも半導体基板側からAl−Si膜およびNi系金属膜を積層してなるコレクタ電極を設け、Al−Si膜とNi系金属膜との間にバリア層を設けることにより、Snを含有するはんだを用いた場合でも、はんだ中のSn原子の拡散をバリア層で止めることができる。このため、はんだ接合層の剥離を回避することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、Siを半導体材料とする半導体基板を用いる場合を例に説明しているが、これに限らず、例えばSiC(炭化珪素)やGaN(窒化ガリウム)を半導体材料とする半導体基板を用いてもよい。また、実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置、特に、順方向および逆方向の双方向に高信頼性の耐圧特性を有する逆阻止IGBTに有用である。
31 V字溝
32 V字溝の側壁部
33 p型分離層
34 p型薄層
35 p型コレクタ層
36 コレクタ電極
36a 裏面平坦部のコレクタ電極
36b V字溝の側壁部のコレクタ電極
37 n-半導体基板
38 ガードリング
39 フィールド絶縁膜
40 フィールドプレート
42 Al−Si膜
43 バリア層
44 Ni系金属膜
45 Au系金属膜
32 V字溝の側壁部
33 p型分離層
34 p型薄層
35 p型コレクタ層
36 コレクタ電極
36a 裏面平坦部のコレクタ電極
36b V字溝の側壁部のコレクタ電極
37 n-半導体基板
38 ガードリング
39 フィールド絶縁膜
40 フィールドプレート
42 Al−Si膜
43 バリア層
44 Ni系金属膜
45 Au系金属膜
本発明は、半導体装置に関する。
電力変換装置は、昨今の二酸化炭素(CO2)排出抑制対策や、スマートグリットの進展等により需要が伸長してきており、その伸長は将来も続くと見られている。この電力変換装置には、従来よりBJT(Bipolar Junction Transistor)や、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)、MOS−FET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)、FWD(Free Wheeling Diode)等のパワー半導体装置が多く搭載されている。
電力変換装置は、少なからずエネルギー損失を伴うため、その損失低減は以前のみならず現在もなお課題となっている。電力変換装置の損失低減を図るために、電力変換装置に搭載されるパワー半導体装置は、歴史的には損失の多い電流駆動型のBJTから損失の少ない電圧駆動型のIGBTやMOSFETへの置き換えがなされてきた。また、これらの電力変換装置に搭載されるデバイスのうち、特にIGBTは、MOSFETの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを併有するデバイスであるため、注目されている。
さらに、これらの電力変換装置に搭載されるIGBTやMOSFETなどのデバイスの製造方法についても微細加工、基板の薄化等の改良が重ねられることにより、デバイス自体のさらなる損失低減が図られると共に、デバイスの小型化や低コスト化も併せて進展してきている。その結果、これらのデバイスの応用範囲は、汎用インバータ、ACサーボ、無停電電源(UPS)またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。
一方、AC(交流)/AC変換や、AC/DC(直流)変換、DC/AC変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を不要にすることができる直接変換回路として、マトリクスコンバータが注目されている。このマトリクスコンバータは交流電圧下で使用されるため、その構成部品として用いられる複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性の電気特性を有する双方向スイッチングデバイスを必要とする。そのような双方向スイッチングデバイスとして、順方向および逆方向の双方向に耐圧特性を有するIGBT(以下、逆阻止IGBTとする)が公知である。
この逆阻止IGBTを逆並列接続したデバイス構成にすることにより、従来のIGBTを用いて双方向スイッチングデバイスを構成する場合に必要となる逆阻止用のダイオードが不要になるため、双方向スイッチングデバイスの低損失化を図ることができる。そして、双方向スイッチングデバイスの低損失化が実現することにより、マトリクスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化等を図ることができる。このため、近年、逆阻止IGBTは、市場からも要望されている。逆阻止IGBTとは、通常の順方向耐圧(順耐圧)に加えて逆方向耐圧(逆耐圧)にも高信頼性の特性を持つIGBTであり、そのような特性を持つ逆阻止IGBTの低コストでの提供が求められている。
従来の逆阻止IGBTとして、図5に示す半導体基板(チップ)端部の断面構造を有する逆阻止IGBT100が知られている(例えば、下記特許文献1参照。)。図5は、従来の逆阻止IGBTの要部の構造を示す断面図である。この逆阻止IGBT100より以前の逆阻止IGBT(例えば、下記特許文献2の図14を参照。)は、半導体基板のおもて面から裏面に達する深い拡散層(p型分離層)を必要としていた。しかしながら、この深い拡散層(p型分離層)の形成は、デバイスの特性や製造装置に対して、多くの好ましくない問題点(特性不良、高コスト)を伴うため、その実用性の低いことが知られている。
そこで、図5の逆阻止IGBT100では、従来のような深い拡散層からなるp型分離層ではなく、基板おもて面から所定の深さまでのより浅いp型分離層4を形成する構成とすることにより、従来の深い拡散層からなるp型分離層を有する逆阻止IGBTで生じていた前記問題点を低減し実用性を高めた。このようなp型分離層4を有する逆阻止IGBT100では、p型分離層4に対向する基板裏面側からp型分離層4の底部に溝の底部が接触する深さでV字溝8が形成される。V字溝8に取り囲まれた裏面平坦部には、p型コレクタ層9が形成される。V字溝8の内面(側壁部10)に沿ってp型薄層11が形成される。p型薄層11は、p型分離層4およびp型コレクタ層9に接する。
p型薄層11がp型分離層4とp型コレクタ層9とを同導電型で接続するため、p型分離層4は前述の深い拡散層からなるp型分離層と同様の機能を有する。このようなp型分離層4を含む構成の逆阻止IGBT100とすることにより、従来の高温で長時間の拡散を必要とする深さの拡散層からなるp型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うn-ドリフト層1のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。符号5はガードリング、符号6はフィールド絶縁膜、符号7はフィールドプレート、符号12はコレクタ電極である。
一方、IGBTのコレクタ電極の形成技術に関しては、Al(アルミニウム)スパイク現象により生じる逆耐圧不良を低減させることができることが提案されている。その内容は、コレクタ層の表面に、厚さ(膜厚)が0.3μm以上1.0μm以下で、Si(シリコン)濃度が0.5wt%以上2wt%以下、好ましくは1wt%以下のAl−Si(アルミニウムシリコン)膜を第1層目とするコレクタ電極を設けるというものである(例えば、下記特許文献2参照。)。
Alスパイク現象とは、チップを実装するための組立時におけるコレクタ電極と被接合部材とのはんだ付けの際の温度上昇によって、コレクタ電極を構成するチップの裏面の金属膜のうち、Si基板に直接接触するAl−Si膜中のAl原子とSi基板中のSi原子とが相互拡散し、Si基板からSi原子が抜けた微小な凹みに「Alスパイク」と呼ばれるAl原子が析出する現象である。はんだ付けの際の温度にも関係するが、Alスパイク現象は、Al−Si膜中のSi濃度が低いまたは無い場合に発生し易い。そして、n-ドリフト層とp型コレクタ層との間のpn接合の基板裏面からの深さが浅い場合に、基板裏面に発生したAlスパイクがpn接合に達しやすくなるため、逆耐圧特性を劣化させるという問題がある。
また、IGBTのコレクタ電極の形成技術に関して、コレクタ電極として厚さが0.6μm〜0.8μmのNi(ニッケル)膜を含む金属膜を形成することにより、ウエハの反りを少なくし、ウエハ搬送時などにおけるウエハ割れやキズによる不良を低減することができることが提案されている(例えば、下記特許文献3参照。)。
しかしながら、発明者が鋭意研究を重ねた結果、上記特許文献1の記載または上記特許文献1の記載から示唆される、図5に示す構造の従来の逆阻止IGBT100に対しては、上記特許文献2に記載の条件に見合うAl−Si/Ti(チタン)/Ni/Au(金)などの金属積層膜を主体とするコレクタ電極12を形成しても、Alスパイクの発生に起因する逆耐圧不良が依然として解消されないことが判明した。このAlスパイクによる問題は、上記特許文献2によれば、コレクタ電極12を構成する金属積層膜のうち、p型コレクタ層9表面に接するAl−Si膜の厚さが薄く、さらにp型コレクタ層9の厚さが薄く、n-ドリフト層1とp型コレクタ層9との間のpn接合が基板裏面に非常に近い場合に発生し易い。基板裏面に発生したAlスパイクがn-ドリフト層1とp型コレクタ層9との間のpn接合に達した場合、漏れ電流の増大、耐圧の劣化が発生する虞が高まる。
本発明は、上述した従来技術による問題点を解消するため、はんだ付け処理温度が加えられた後でも、Alスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる半導体装置を提供することを目的とする。
前記課題を解消し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。n型半導体基板の一方の主面から所定の深さで、p型分離層が設けられている。p型分離層は、半導体機能領域を取り囲む。n型半導体基板の他方の主面からp型分離層の底部に達するV字溝が設けられている。n型半導体基板の他方の主面のV字溝に囲まれた部分には、p型半導体層が設けられている。V字溝の側壁に沿ってp型半導体薄層が設けられている。p型半導体薄層は、p型分離層とp型半導体層とを連結する。p型半導体層の表面およびp型半導体薄層の表面に接触する金属電極が設けられている。金属電極は、少なくとも、n型半導体基板側から順に、Al−Si膜である第1金属膜と、はんだ濡れ性を有する金属を主成分とする第2金属膜と、第2金属膜の酸化を防止する第3金属膜とが積層されてなる積層膜である。そして、p型半導体層の表面に接する部分におけるAl−Si膜の厚さは、1.1μm〜3.0μmの範囲内の厚さである。p型半導体薄層の表面に接する部分におけるAl−Si膜の厚さは、0.55μm〜1.5μmの範囲内の厚さである。
また、この発明にかかる半導体装置は、上述した発明において、金属電極は、Al−Si膜と第2金属膜との間に、Al−Si膜および第2金属膜よりも高融点の金属を主成分とするバリア層を備えることもできる。
また、この発明にかかる半導体装置は、上述した発明において、バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることが好適である。
また、この発明にかかる半導体装置は、上述した発明において、p型半導体層の表面に積層される部分におけるバリア層の厚さは、0.08μm〜0.2μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分におけるバリア層の厚さは、0.03μm〜0.1μmの範囲内の厚さであることがより好ましい。
また、この発明にかかる半導体装置は、上述した発明において、第2金属膜はニッケル膜であり、p型半導体層の表面に積層される部分における第2金属膜の厚さは、0.2μm〜1.2μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分における第2金属膜の厚さは、0.1μm〜0.6μmのいずれかの厚さとしてもよい。
また、この発明にかかる半導体装置は、上述した発明において、第3金属膜は金膜であり、p型半導体層の表面に積層される部分における第3金属膜の厚さは、0.1μm〜0.4μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分における第3金属膜の厚さは、0.05μm〜0.2μmのいずれかの厚さであることが望ましい。
また、この発明にかかる半導体装置は、上述した発明において、第3金属膜は銀膜であり、p型半導体層の表面に積層される部分における第3金属膜の厚さは、0.4μm〜2.0μmの範囲内の厚さであり、p型半導体薄層の表面に積層される部分における第3金属膜の厚さは、0.2μm〜1.0μmのいずれかの厚さとしてもよい。
また、この発明にかかる半導体装置は、上述した発明において、n型半導体基板の一方の主面側の、主電流の流れる活性領域である半導体機能領域に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、n型半導体基板の一方の主面側に設けられ、層間絶縁膜によって絶縁ゲート構造と絶縁されたエミッタ電極と、p型半導体層にオーミック接触するコレクタ電極である金属電極と、を備えた絶縁ゲート型バイポーラトランジスタとすることが望ましい。
また、この発明にかかる半導体装置は、上述した発明において、n型半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分としてもよい。
本発明にかかる半導体装置によれば、はんだ付け処理温度が加えられた後でも、Alスパイクを抑制することができるため、Alスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができるという効果を奏する。
以下に、本発明の半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、第1導電型をn型、第2導電型をp型として以下説明する。nやpに付す+および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
(実施の形態)
実施の形態にかかる半導体装置の構造について、逆阻止IGBTを例に説明する。図1は、本発明の実施の形態にかかる逆阻止IGBTのV字溝近傍の構造を示す断面図である。図1に示す逆阻止IGBT200は、例えばSi(シリコン)を半導体材料とするn-半導体基板37のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止IGBT200のp型分離層33は、n-半導体基板37のおもて面から所定の深さまでの浅いp型の不純物拡散層である。n-半導体基板37の裏面からp型分離層33の底部に達するV字溝31が設けられている。V字溝31の側壁部32は、n-半導体基板37の裏面に対して所定の傾斜を有するテーパ状となっている。
実施の形態にかかる半導体装置の構造について、逆阻止IGBTを例に説明する。図1は、本発明の実施の形態にかかる逆阻止IGBTのV字溝近傍の構造を示す断面図である。図1に示す逆阻止IGBT200は、例えばSi(シリコン)を半導体材料とするn-半導体基板37のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止IGBT200のp型分離層33は、n-半導体基板37のおもて面から所定の深さまでの浅いp型の不純物拡散層である。n-半導体基板37の裏面からp型分離層33の底部に達するV字溝31が設けられている。V字溝31の側壁部32は、n-半導体基板37の裏面に対して所定の傾斜を有するテーパ状となっている。
このp型分離層33の前記所定の深さとは、p型分離層33に対向するn-半導体基板37の裏面側から形成したV字溝31の底部がp型分離層33の底部に接触する関係を有する深さである。p型分離層33を浅くした場合、V字溝31は深く形成しなければならない。一方、p型分離層33を浅くし過ぎた場合、V字溝31の形成後、ウエハを割れないように取り扱うことが難しくなる。このため、p型分離層33の深さは、n-半導体基板37のおもて面から50μm以上程度であるのが好ましい。図1においてp型分離層33の中央に示す一点鎖線20はウエハをチップに分割する際の切断線である。V字溝31に取り囲まれた裏面平坦部には、p型コレクタ層(第2導電型半導体層)35が形成される。
V字溝31の内壁(側壁部32および底部)に沿って、p型コレクタ層35よりも厚さの薄いp型薄層(第2導電型半導体薄層)34が形成される。p型薄層34は、p型分離層33およびp型コレクタ層35に接する。p型薄層34がp型分離層33とp型コレクタ層35とを同導電型で接続するため、p型分離層33は、従来の深い拡散層からなるp型分離層と同様の逆阻止耐圧機能を有する。このような構成のp型分離層33を有する逆阻止IGBT200とすることにより、従来の高温で長時間の拡散によりn-半導体基板37を貫通する深さの拡散層からなるp型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うn-半導体基板37のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。逆阻止IGBT200の構成の詳細については後述する。
実施の形態にかかる半導体装置の製造プロセスとしては、従来の逆阻止IGBTの製造プロセスと同様であるため、逆阻止IGBT200を例に概要を説明する。図6は、本発明の実施の形態にかかる逆阻止IGBTの製造方法の概要を示すフローチャートである。まず、例えばイオン注入および熱拡散により、n-半導体基板37のおもて面の表面層にp型分離層(分離拡散層)33を選択的に形成する(図6(a))。次に、n-半導体基板37おもて面側のp型分離層33に取り囲まれる内側の、主電流の流れる活性領域(半導体機能領域)に、図示しないソース領域やゲート電極などのMOSゲート(金属−酸化膜−半導体からなる絶縁ゲート)構造や、エミッタ電極などのおもて面側半導体機能を有するデバイス構造を形成する工程が順次施される(図6(b))。
次に、n-半導体基板37(n-ドリフト層)のおもて面側に石英ガラスなどの支持基板を貼付した後、n-半導体基板37の裏面を研削し、n-半導体基板37を所定の厚さまで薄くする(図6(c))。次に、n-半導体基板37の研削後の裏面(研削面)を清浄する。次に、p型分離層33に対向するn-半導体基板37の裏面側から例えばアルカリエッチングによりV字溝31を選択的に形成する(図6(d))。このV字溝31は、p型分離層33の底部に達する深さとする。次に、n-半導体基板37裏面(V字溝31の内壁も含む)にボロン(B)などのp型不純物をイオン注入して、裏面平坦部のp型コレクタ層35、および、V字溝31の側壁部32に沿ったp型薄層34を同時に形成する(図6(e))。
次に、アニール処理により、n-半導体基板37の裏面(V字溝31の内壁も含む)に注入したp型不純物を活性化させる(図6(f))。次に、p型コレクタ層35およびp型薄層34の表面にそれぞれオーミック接触するコレクタ電極36a、36bを例えばスパッタ蒸着などにより同時形成する(図6(g))ことにより、図1に示す逆阻止IGBT200が完成する。図1において、符号38は活性領域を囲む耐圧構造領域に設けられるp領域からなるガードリングであり、符号39はフィールド絶縁膜であり、符号40はフィールドプレートである。コレクタ電極36a、36bの形成条件以外の製造プロセスは、図5に示す従来の逆阻止IGBTの製造プロセスと同様であってもよい。
本発明では、図1のように基板裏面側のコレクタ電極36a、36bは、n-半導体基板37の裏面から順にAl−Si(アルミニウムシリコン)膜(第1金属膜)42と、はんだ濡れ性の良好な金属を主成分とする金属膜として例えばNi(ニッケル)を主成分とする金属膜(以下、Ni系金属膜44とする:第2金属膜)と、当該Ni系金属膜44の酸化を防止する機能の高い金属を主成分とする最表面金属膜として例えばAu(金)を主成分する金属膜(以下、Au系金属膜45とする:第3金属膜)とを含む積層膜を少なくとも備える。Al−Si膜42とNi系金属膜44との間に、バリア層43として、Ti(チタン)等の高融点金属を主成分とする金属膜を備えることが好ましい。バリア層43は、n-半導体基板37中のシリコン(Si)原子や、コレクタ電極36a、36bと被接合部材(例えば絶縁基板のCu(銅)板)との接合層であるはんだ接合層中のSn(錫)原子の拡散を防止する機能を有する。
このようなコレクタ電極36a、36bに関して、従来のコレクタ電極の構成でも、ウエハの状態またはチップの状態ではAlスパイクが発生しないので、前述の問題点は顕在化しない。しかし、チップ(n-半導体基板37)を実装するための組立時のはんだ付け処理工程で、熱がチップに加わるとn-半導体基板37の裏面にAlスパイクが成長するため、このAlスパイクを原因とする特性不良の発生が多くなることが本発明者によって確認されている。また、前記特許文献2には、コレクタ電極を構成する金属膜のうちのAl−Si膜の厚さ(膜厚)を0.3μm〜1.0μmの範囲内の厚さにした場合、Alスパイクの発生に起因する逆耐圧不良問題が解消されることが開示されている。
しかし、本発明のようなV字溝31を有する逆阻止IGBT200の場合、V字溝31のテーパ状の側壁部32(基板主面に対する角度が例えば53.7度程度)が形成されている。このため、V字溝31の側壁部32のコレクタ電極36bの厚さは、コレクタ電極36bと同時に裏面平坦部に形成されるコレクタ電極36aの厚さの約半分になる。その理由は、コレクタ電極36a、36bを形成するためのスパッタリングにおいて、スパッタ粒子の進行方向が裏面平坦部のp型コレクタ層35の表面に対して垂直方向であるからである。また、V字溝31の側壁部32のp型薄層34の厚さは、p型薄層34と同時に裏面平坦部に形成される裏面平坦部のp型コレクタ層35の厚さの約半分になる。その理由は、p型薄層34を形成するためのイオン注入がV字溝31の側壁部32に対して垂直でないからである。
このように、Al−Si膜42の厚さを特許文献2に記載の0.3μm〜1.0μmの厚さの範囲内の厚さに設定した場合としても、V字溝31の側壁部32に沿って形成されるp型薄層34およびAl−Si膜42の厚さは、それぞれ裏面平坦部のp型コレクタ層35およびAl−Si膜42よりも薄くなる。すなわち、V字溝31の側壁部32に沿って形成されるp型薄層34およびAl−Si膜42に対しては、必ずしも逆耐圧不良を発生させないための充分な厚さとなっているとは言えないことが判明した。従って、本発明の逆阻止IGBT200において、はんだ付け処理を含む組立工程に起因する逆耐圧不良を無くすには、Al−Si膜42の厚さは前述の特許文献2に記載の0.3μm〜1.0μmの範囲内の厚さでは不十分である。
そこで、本発明の逆阻止IGBT200のコレクタ電極36a、36bを構成する各金属膜のそれぞれの厚さについて、逆耐圧不良を無くすために適切な厚さを検討したところ、次の好ましい結果が得られた。この結果について、以下説明する。
本発明の逆阻止IGBT200においては、コレクタ電極36aのAl−Si膜42の厚さ(裏面平坦部の狙い厚さ)を例えば1.1μm〜3.0μmの範囲内の厚さとし、p型薄層34の表面(V字溝31の側壁部32)に接するコレクタ電極36bのAl−Si膜42の厚さを例えば0.55μm〜1.5μmの範囲内の厚さとすることが逆耐圧不良を無くすために最適なAl−Si膜42の厚さであることが分かった。その理由は後述する。コレクタ電極36aのAl−Si膜42の厚さは特には2μm前後の厚さであるのが最も好ましい。その理由は、コレクタ電極36aのAl−Si膜42の厚さを2μmとすることにより、コレクタ電極36aと同時形成されるコレクタ電極36bのAl−Si膜42の厚さを、傾斜部(V字溝31の側壁部32)のため、厚さが薄くなっても少なくとも1μm程度にすることができるからである。このようなコレクタ電極36a、36bとすることで、従来の逆阻止IGBT100と異なり基板裏面(V字溝31の内壁も含む)のp型コレクタ層35およびp型薄層34の各表面でそれぞれ発生しやすいAlスパイクをどちらも抑制することができ、漏れ電流の増加を抑えることができる。また、Al−Si膜42にTiを添加することも、Siを半導体材料とするn-半導体基板37からのSi原子の拡散を抑制する効果があるので好ましい。
また、Al−Si膜42とはんだ濡れ性の良好な金属、例えばNiを主成分とする金属膜(Ni系金属膜44)との間に、高融点金属を主成分とするバリア層43を備えるコレクタ電極36a、36bとすることもより好ましいことが判明した。バリア層43がTi、W(タングステン)およびPt(プラチナ)のいずれかの金属を主成分とする金属膜であることが好適である。その理由は、上述したようにバリア層43がSi原子やSn原子などの拡散を防止する効果を有するからである。Snを含むはんだ中のSn原子が拡散し、Ni系金属膜44を通ってAl−Si膜42に達した場合、Sn原子とAl原子とは合金を形成しないため、Al−Si膜42とNi系金属膜44との界面で剥離が生じ易くなるという不具合が発生する。従って、Sn原子のAl−Si膜42への拡散を防ぐ必要がある。
また、コレクタ電極36aのバリア層43の厚さ(裏面平坦部の狙い厚さ)を、例えば0.08μm〜0.2μmの範囲内の厚さ、好ましくは例えば0.15μmの厚さにすることで、Snを含むはんだ接合層からのSn原子の拡散をバリア層43で有効に止めることができ、Al−Si膜42とNi系金属膜44との界面での前記剥離を回避することができることが分かった。バリア層43の厚さ(V字溝の側壁部の狙い厚さ)は、例えば0.03μm〜0.1μmの範囲内の厚さが好ましい。バリア層43としては、Tiを主成分とする金属膜とする他に、例えばWおよびPtのいずれかを主成分とする金属膜とすることも好ましい。さらに、バリア層43をTiN(窒化チタン)膜とすることもバリア性をいっそう高める効果を有するので好ましい。
Ni系金属膜44やAu系金属膜45は、厚さが極端に薄くなるとはんだの濡れ拡がりが悪くなる。一方、Ni系金属膜44やAu系金属膜45の厚さが厚くなると、膜応力によりn-半導体基板37に反りが生じ易くなったり、またはコスト面で不利となる。このため、Ni系金属膜44の厚さは、裏面平坦部(すなわちコレクタ電極36aの部分)で例えば0.2μm〜1.2μmの範囲内の厚さとし、V字溝31の側壁部32(すなわちコレクタ電極36bの部分)で例えば0.1μm〜0.6μmの範囲内の厚さ、特には例えば0.35μm厚さ程度とするのが好ましい。Au系金属膜45は、裏面平坦部で例えば0.1μm〜0.4μmの範囲内の厚さとし、V字溝31の側壁部32で例えば0.05μm〜0.2μmの範囲内の厚さ、特には例えば0.1μm厚さ程度とするのが好ましい。Ni系金属膜44にV(バナジウム)を添加してもよい。Ni系金属膜44にV(バナジウム)を添加し非磁性素材とすることでスパッタ成膜時のエロージョン領域を広げることができ、ターゲットライフを延ばすことができるため、コスト面にメリットがあり、好ましい。
Au系金属膜45には、はんだ濡れ性を向上させる等の目的で、さらにSnやGe(ゲルマニウム)を添加することも好ましい。もしくは、Auはコストが高いので、Au系金属膜45の代わりにAg(銀)を主成分とする金属膜(以下、Ag系金属膜とする:第3金属膜)を使うこともできる。Ag系金属膜の場合、Au系金属膜45よりも酸化しやすい。このため、Ag系金属膜の厚さは、裏面平坦部で0.4μm〜2.0μmの範囲内の厚さとし、V字溝31の側壁部32で0.2μm〜1.0μmの範囲内の厚さとするなど、Au系金属膜45の厚さよりも2倍程度厚くしておく必要がある。また、濡れ性を良くする等の目的でAu系金属膜45にPd(パラジウム)が添加されることも好ましい。
Al−Si膜42およびバリア層43の厚さについて検証した。逆阻止IGBT200のコレクタ電極36a、36bのAl−Si膜42とバリア層43(Ti膜)の厚さとをパラメータとするはんだ付け処理温度での保持時間(横軸)に対する逆漏れ電流変化量および逆耐圧変化量(縦軸)をそれぞれ図2、3に示す。図2は、逆阻止IGBTの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。図3は、逆阻止IGBTの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。図2、3には、Al−Si膜の厚さの異なる4つの試料(Al−Siと記載)と、Al−Si膜の厚さを0.55μmとしてバリア層の厚さを異ならせた3つの試料(Tiバリア+AlSi(Ti品)と記載)の結果と、を示す。
図2、3に示す結果より、Al−Si膜の厚さを2μmで成膜すると漏れ電流の上昇および逆耐圧の低下はほとんど無いことが分かる。また、図2、3に示す結果は、Al−Si膜の厚さが0.55μmであってもバリア層が形成されていれば、漏れ電流の上昇および逆耐圧の低下は小さいことを示している。このことからAl−Si膜42の厚さの下限、すなわち、V字溝31の側壁部32におけるコレクタ電極36bのAl−Si膜42の厚さの下限を0.55μmとし、Al−Si膜42の厚さが0.55μm以上であることを本発明の範囲とした。コレクタ電極36bのAl−Si膜42の厚さが0.55μmであるときの、裏面平坦部のコレクタ電極36aのAl−Si膜42の厚さの下限は1.1μmとなる。
また、コレクタ電極36aのAl−Si膜42の厚さの上限を上述したように3μmとしたのは、前述の逆耐圧不良の改善ではなく、Al−Si膜42中のSi濃度が増加し過ぎるとオン電圧が増加するためであり、この点を考慮して決められた。コレクタ電極36aのAl−Si膜42の厚さの上限を3μmとしたときの、V字溝31の側壁部32のコレクタ電極36bのAl−Si膜42の厚さの上限は1.5μmになる。従って、Al−Si膜42の厚さを最も好ましい厚さである1μm程度は確実に確保することができる。これらを併せて、上述したように、コレクタ電極36aのAl−Si膜42の厚さ(裏面平坦部の狙い厚さ)を1.1μm〜3.0μmの範囲内の厚さとし、p型薄層34の表面に接するコレクタ電極36bのAl−Si膜42の厚さを0.55μm〜1.5μmの範囲内の厚さにすることを導き出した。
次に、チップ実装組み立て時の処理温度とAl−Si膜42の相互拡散との関係について検証した。図4は、Al−Siの熱平衡状態を示す特性図(以下、Al−Si平衡状態図とする)である。図4のAl−Si平衡状態図に示すように、半導体基板の裏面のp型コレクタ層表面との界面におけるAl−Si膜中のSi濃度が0.2wt%程度の低濃度では、はんだ付け温度などの実装組み立ての際の処理温度が340℃のとき、相互拡散が始まることが分かる。一方、Al−Si膜の厚さが充分に厚ければ、Al−Si膜の成長過程でAl−Si膜中のSi濃度が十分に満たされ、かつAl−Si膜の厚さが厚いことでAl−Si膜中のSiのボリュームが大きくなる。このため、340℃のはんだ付け処理温度中でもAl−Si膜中のSi濃度を十分確保することができるため、問題は生じない。その理由は、Al−Si膜の厚さが厚いことにより、Al−Si膜中のSi原子がバリア層である例えばTi系金属膜へ拡散する現象が生じても、Al−Si膜の厚さのボリュームとSi原子の拡散長とからAlスパイクが入りづらくなるためであると推測される。
Al−Si膜42の厚さを従来の逆阻止IGBTと同程度の厚さとした場合でも、漏れ電流増加の抑制、逆耐圧劣化を防ぐためには、はんだ付け処理温度を下げれば良いことは公知であるし、図4のAl−Si平衡状態図からも明らかである。しかし、従来のはんだ付け処理温度を下げる方法では、はんだやDCB(Direct Copper Bonding:Cu板などの金属板が接合された絶縁基板)のCu板表面に形成されている酸化膜を水素で還元しづらくなり、チップ下のDCBとはんだとの界面にボイドが発生し易くなるなどの新たな問題が生じる。このため、はんだ付け処理温度を下げることを逆耐圧不良の改善対策とすることはできない。すなわち、はんだ付け処理温度を下げることによってもたらされる、はんだとDCBの界面に多発するボイドは、熱抵抗を高くし、チップの熱暴走を引き起こし破壊に繋がるおそれが高まる。
前述したように、本発明においては、Al−Si膜42の厚さを裏面平坦部で1.1μm〜3.0μmの範囲内の厚さと十分に厚くすることで、はんだ付け処理温度をはんだとDCBの界面にボイドが発生しない程度の温度まで上げることができ、かつ漏れ電流の増加、逆耐圧低下を抑制させることができる。
また、例えばTi系金属膜などのバリア層43の厚さを十分に確保することで、はんだとAl−Si膜42との界面で剥離が生じることを回避することができる。このことについて、以下さらに説明する。はんだの成分であるSn原子と、Al−Si膜42中のAl原子とは合金層を形成しない。このため、はんだ付けを含む組立工程で、はんだ接合層中のSn原子がAl−Si膜42に拡散してくると、はんだ接合が適正にされず、はんだ接合層の剥離が生じる虞がある。そこで、Al−Si膜42上にバリア層43となるTi系金属膜を挟んだ構成でコレクタ電極36a、36bを成膜することにより、DCB上に逆阻止IGBTチップをはんだ接合させる際に、はんだ中のSn原子がAl−Si膜42に拡散することをバリア層43によって防止する。はんだ接合層中のSn原子のAl−Si膜42への拡散を防止するために必要なバリア層43の厚さは、V字溝31の側壁部32で0.03μm以上である。その理由は、次のとおりである。V字溝31の側壁部32におけるTi系金属膜の厚さ(すなわち、コレクタ電極36bのバリア層43)の厚さが0.03μm未満の場合、はんだ中のSn原子がTi系金属膜を通過してAl−Si膜42に到達する。Al−Si膜42に到達したSn原子はAl−Si膜42中のAl原子と合金層を形成しないため、Al−Si膜42とSn原子が拡散したTi系金属膜の界面で剥離が生じ易くなる問題が発生するからである。
本発明では、n-半導体基板37の裏面平坦部のコレクタ電極36aの厚さが厚くなるが、コレクタ電極36aの厚さを厚くしても、n-半導体基板37の裏面側には、V字溝31が設けられているためコレクタ電極36a,36bの収縮する応力がかかる方向がV字溝31で変わるように作用する。その結果、n-半導体基板37の裏面にV字溝31を有するウエハの反りは、V字溝31の無い裏面平坦部にのみコレクタ電極を成膜したウエハの反りよりも小さく抑えることができることもメリットである。
以上、説明したように、実施の形態によれば、少なくとも半導体基板に接する部分がAl−Si膜であるコレクタ電極を設け、このAl−Si膜の厚さを裏面平坦部で1.1μm〜3.0μmの範囲内の厚さとし、V字溝の側壁部で0.55μm〜1.5μmの範囲内の厚さとすることにより、チップ実装におけるはんだ接合を適正に容易に行うことができるとともに、例えばはんだ付けなどのチップ実装組み立て時の処理温度による裏面平坦部およびV字溝の側壁部でのAlスパイクを抑制することができる。そして、裏面平坦部およびV字溝の側壁部でのAlスパイクが抑制されることにより、Alスパイクに起因する漏れ電流を低減することができ、逆耐圧不良を防止することができる。また、実施の形態によれば、少なくとも半導体基板側からAl−Si膜およびNi系金属膜を積層してなるコレクタ電極を設け、Al−Si膜とNi系金属膜との間にバリア層を設けることにより、Snを含有するはんだを用いた場合でも、はんだ中のSn原子の拡散をバリア層で止めることができる。このため、はんだ接合層の剥離を回避することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、Siを半導体材料とする半導体基板を用いる場合を例に説明しているが、これに限らず、例えばSiC(炭化珪素)やGaN(窒化ガリウム)を半導体材料とする半導体基板を用いてもよい。また、実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置、特に、順方向および逆方向の双方向に高信頼性の耐圧特性を有する逆阻止IGBTに有用である。
31 V字溝
32 V字溝の側壁部
33 p型分離層
34 p型薄層
35 p型コレクタ層
36 コレクタ電極
36a 裏面平坦部のコレクタ電極
36b V字溝の側壁部のコレクタ電極
37 n-半導体基板
38 ガードリング
39 フィールド絶縁膜
40 フィールドプレート
42 Al−Si膜
43 バリア層
44 Ni系金属膜
45 Au系金属膜
32 V字溝の側壁部
33 p型分離層
34 p型薄層
35 p型コレクタ層
36 コレクタ電極
36a 裏面平坦部のコレクタ電極
36b V字溝の側壁部のコレクタ電極
37 n-半導体基板
38 ガードリング
39 フィールド絶縁膜
40 フィールドプレート
42 Al−Si膜
43 バリア層
44 Ni系金属膜
45 Au系金属膜
Claims (9)
- 第1導電型の半導体基板の一方の主面から所定の深さで設けられ、半導体機能領域を取り囲む第2導電型の分離層と、
前記半導体基板の他方の主面から前記分離層の底部に達するV字溝と、
前記半導体基板の他方の主面の前記V字溝に囲まれた部分に設けられた第2導電型半導体層と、
前記V字溝の側壁に沿って設けられ、前記分離層と前記第2導電型半導体層とを連結する第2導電型半導体薄層と、
前記第2導電型半導体層の表面および前記第2導電型半導体薄層の表面に接触する金属電極と、
を備え、
前記金属電極は、少なくとも、前記半導体基板側から順に、アルミニウムおよびシリコンを含む第1金属膜と、はんだ濡れ性を有する金属を主成分とする第2金属膜と、当該第2金属膜の酸化を防止する第3金属膜と、が積層されてなる積層膜であり、
前記第2導電型半導体層の表面に接する部分における前記第1金属膜の厚さは、1.1μm〜3.0μmの範囲内の厚さであり、
前記第2導電型半導体薄層の表面に接する部分における前記第1金属膜の厚さは、0.55μm〜1.5μmの範囲内の厚さであることを特徴とする半導体装置。 - 前記金属電極は、前記第1金属膜と前記第2金属膜との間に、前記第1金属膜および前記第2金属膜よりも高融点の金属を主成分とするバリア層をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることを特徴とする請求項2に記載の半導体装置。
- 前記第2導電型半導体層の表面に積層される部分における前記バリア層の厚さは、0.08μm〜0.2μmの範囲内の厚さであり、
前記第2導電型半導体薄層の表面に積層される部分における前記バリア層の厚さは、0.03μm〜0.1μmの範囲内の厚さであることを特徴とする請求項2に記載の半導体装置。 - 前記第2金属膜はニッケル膜であり、
前記第2導電型半導体層の表面に積層される部分における前記第2金属膜の厚さは、0.2μm〜1.2μmの範囲内の厚さであり、
前記第2導電型半導体薄層の表面に積層される部分における前記第2金属膜の厚さは、0.1μm〜0.6μmの範囲内の厚さであることを特徴とする請求項1に記載の半導体装置。 - 前記第3金属膜は金膜であり、
前記第2導電型半導体層の表面に積層される部分における前記第3金属膜の厚さは、0.1μm〜0.4μmの範囲内の厚さであり、
前記第2導電型半導体薄層の表面に積層される部分における前記第3金属膜の厚さは、0.05μm〜0.2μmの範囲内の厚さであることを特徴とする請求項1に記載の半導体装置。 - 前記第3金属膜は銀膜であり、
前記第2導電型半導体層の表面に積層される部分における前記第3金属膜の厚さは、0.4μm〜2.0μmの範囲内の厚さであり、
前記第2導電型半導体薄層の表面に積層される部分における前記第3金属膜の厚さは、0.2μm〜1.0μmの範囲内の厚さであることを特徴とする請求項1に記載の半導体装置。 - 前記半導体基板の一方の主面側の、主電流の流れる活性領域である前記半導体機能領域に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、
前記半導体基板の一方の主面側に設けられ、層間絶縁膜によって前記絶縁ゲート構造と絶縁されたエミッタ電極と、
前記第2導電型半導体層にオーミック接触するコレクタ電極である前記金属電極と、を備えた絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1に記載の半導体装置。 - 前記半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分とすることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
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