JP2010001505A - 成膜装置および成膜方法 - Google Patents
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Abstract
【解決手段】減圧雰囲気とした空間内に、低融点金属を含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、前記低融点金属を含有する合金膜をスパッタ法により形成する成膜装置であって、前記カソード電極にDCパルス電圧Ekを印加する電源手段を少なくとも備えたことを特徴とする成膜装置。
【選択図】図4
Description
このような従来技術において、はんだ層を真空蒸着装置によって形成していたのは、以下の理由による。まず、Ag−Sn−Pb合金のはんだ層のように、Pb等の低融点金属を含有する合金を、DCスパッタ装置によって形成しようとすると、基板温度の上昇に起因して蒸気圧の高い低融点金属が蒸発してしまう。はんだ層およびその成膜に使用するターゲットは、SnおよびPbを主成分とするが、Pbが低融点金属であるために、基板にスパッタされたPbの遊離の度合がSnのそれよりも高い。このため、低融点金属のスパッタレートがその他の金属のそれよりも低くなり、合金ターゲットの含有金属組成(ターゲット組成)と成膜された合金膜の含有金属組成(膜組成)との間に組成ずれが発生する。なお、このような組成比のずれは、真空蒸着装置では生じない。
図1は本発明の実施の形態1のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。図1において、半導体装置10は、基板11と、電気回路12と、第1導電膜13と、第2導電膜14と、第3導電膜15と、はんだ層16とを備えている。この半導体10において、第1導電膜13と、第2導電膜14と、第3導電膜15と、はんだ層16とは、裏面電極17を構成している。
このようなスパッタ装置100において、スパッタ室S3では、電極に、DC電圧(直流電圧)ではなく、DCパルス電圧を印加するDCパルススパッタによって、はんだ層16を基板11の上に形成する。また、スパッタ室S3では、基板11をセットする静電チャックに温度制御部が設けられており、この静電チャックによって、基板11の温度上昇を抑えつつ、はんだ層16を形成する。静電チャックに設けられた温度制御部は、基板11の温度を調整制御可能であり、スパッタ処理時には基板11を冷却して所定の温度に保持する。
図3はスパッタ室S3内に配置されている電極にDCパルス電圧を印加するDCパルス電源ユニットの構成を示す模式ブロック図である。図3において、DCパルス電源ユニット50は、DC電源51と、OFFパルス電源52と、印加電圧生成部53と、制御部54とを備えている。なお、DCパルス電源ユニット50は、DC電源ユニットとしても使用可能であるため、他のスパッタ室S0,S1,S2内の電極に電圧を印加する電源ユニットして使用することもできる。
図4はDCパルス電源ユニット50の出力電圧波形を説明するタイムチャートであり、(a)はDCパルススパッタ時に電極に印加するDCパルス電圧、(b)はDCスパッタ時に電極に印加するDC電圧である。
(基板の搬入)
まず、電気回路12を有するSi基板(ウエハー)11を移載機T1内のカセットC1にセットする。そして、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、上記カセットC1にセットした基板11をハンドラH1によってカセットC1からロードロック室L/UL内に移送する。
次に、搬送室T0とスパッタ室S0との間のバルブ機構を開き、ハンドラH0によって基板11を搬送室T0からスパッタ室S0内に搬送する。そして、スパッタ室S0において、第1導電膜13となるAl膜もしくはSi−Al膜を成膜する。スパッタ室S0の成膜圧力を0.1Pa〜1.0Paとし、アルゴン(Ar)流量を5sccm〜50sccmとした減圧雰囲気中において、AlターゲットまたはSi−Al合金ターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚200nm〜1μmのAl膜またはSi−Al膜を形成する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13を成膜したSi基板11を、ハンドラH0によってスパッタ室S0より搬送室T0に戻し、スパッタ室S0との間のバルブ機構を閉じる。
次に、搬送室T0とスパッタ室S1との間のバルブ機構を開き、ハンドラH0によってSi基板11を搬送室T0からスパッタ室S1内に搬送する。そして、スパッタ室S1において、第2導電膜14となるTi膜を成膜する。スパッタ室S1の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Tiターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚20nm〜200nmのTi膜を成膜する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13および第2導電膜14を積層形成したSi基板11を、ハンドラH0によってスパッタ室S1より搬送室T0に戻し、スパッタ室S1との間のバルブ機構を閉じる。
次に、搬送室T0とスパッタ室S2との間のバルブ機構を開き、ハンドラH0によってSi基板11を搬送室T0からスパッタ室S2内に搬送する。そして、スパッタ室S2において、第3導電膜15となるNi膜もしくはV−Ni膜を成膜する。スパッタ室S2の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、NiターゲットまたはV−Ni合金ターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚200nm〜800nmのNi膜もしくはV−Ni膜を形成する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S2より搬送室T0に戻し、スパッタ室S2との間のバルブ機構を閉じる。
次に、搬送室T0とスパッタ室S3との間のバルブ機構を開き、ハンドラH0によってSi基板11を搬送室T0からスパッタ室S3内に搬送する。そして、スパッタ室S3において、SnおよびPbを主成分としてAgを含有するはんだ層16を成膜する。スパッタ室S3の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Ag−Sn−Pb合金のはんだターゲット(Ag−Sn−Pb合金ターゲット)を使用して、DCパルススパッタ(マグネトロンスパッタ)によって膜厚10μm〜15μmのはんだ層を成膜する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とはんだ層16とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S3より搬送室T0に戻し、スパッタ室S3との間のバルブ機構を閉じる。以上で、半導体装置10の裏面電極17(図1参照)のスパッタ成膜を終了する。
その後、ロードロック室L/ULとの間のバルブ機構を開き、ハンドラH0によって、裏面電極17を形成したSi基板11を搬送室T0から搬出し、搬送室T0とロードロック室L/ULの間のバルブ機構を閉じる。そして、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、移載機T1のハンドラH1によって、ロードロック室L/UL内の上記Si基板11を、カセットC2に戻す。
図5はAg−Sn−Pb合金ターゲットを使用して実施の形態1のスパッタ装置100によって成膜したはんだ層(静電チャックの温度制御部で基板を冷却しつつDCパルススパッタで成膜したはんだ層)の膜厚方向の金属組成分を示す図である。また、図6はAg−Sn−Pb合金ターゲットを使用して実施の形態1のスパッタ装置100によって成膜したはんだ層(静電チャックの温度制御部で基板を冷却しつつDCパルススパッタで成膜したはんだ層)の断面SEM写真である。この図6のSEM写真は、下層の第3導電膜15表面から3μm程度の膜厚位置でのはんだ層16の写真である。また、図6のSEM写真の倍率は5000倍である。従って、はんだ層16の粒径のサイズは1μm程度である。
まず、図7(a)と(b)を比較する。Snを58.2wt%、Pbを38.8wt%含有するSn−Pb−Ag合金ターゲットについて、従来のDCスパッタによるはんだ層では、Snを81.8wt%含有しているのに、Pbは15.0wt%しか含有していない。従って、静電チャックの温度制御部によって基板を冷却しても、低融点金属であるPbのスパッタレートの低下は著しい(図7(b)参照)。
図6では、DCパルススパッタによって成膜したはんだ層には、Sn,Pb(,Ag)が高密度に空隙なくスパッタリングされている様子が判る。従って、DCパルススパッタによるはんだ層の抵抗値は、真空蒸着によって成膜したはんだ層と同等またはこれよりも低抵抗であると考えられる。
スパッタ装置は、一般に、真空蒸着装置よりも大面積の基板に成膜することに適しており、膜厚均一性の高い成膜が可能である。そして、現在主流となっているSiウエハーの口径は8インチであって、大口径である。このため、はんだ層をDCスパッタによって成膜すると、真空蒸着によって成膜した場合よりも、膜厚の面内均一性を高くすることができる。本発明のスパッタ装置100のDCパルススパッタについても、真空蒸着装置よりも膜厚均一性の高いはんだ層を形成できると考えられる。
スパッタ成膜では、一般に、真空蒸着成膜よりも下層の金属膜や基板との密着性が高い膜を形成することが可能である。そして、DCスパッタによって成膜したはんだ層は、真空蒸着によって成膜したはんだ層よりも下地膜との密着性が高い。このため、DCパルススパッタによって成膜したはんだ層でも、真空蒸着で成膜した場合と同等またはそれ以上の密着性が得られると考えられる。
DCスパッタは、一般に、RFスパッタよりもスパッタレートが高いが、基板の温度が上昇すると、基板に付着した金属が遊離し易くなるので、スパッタレートが低下する。そこで、基板を冷却すれば、基板に付着した金属が遊離し難くなるので、スパッタレートの低下を抑えることができる。この実施の形態1のはんだ層のDCパルススパッタでは、DCパルスのOFF期間t1(図4参照)において基板が冷却され、基板の温度上昇を抑えることができるので、スパッタレートの低下を抑えることができ、RFスパッタよりも高いスパッタレートを確保できる。
図8は本発明の実施の形態2のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。図8において、半導体装置20は、基板11と、電気回路12と、第2導電膜14と、第3導電膜15と、はんだ層16とを備えている。この半導体20において、第2導電膜14と、第3導電膜15と、はんだ層16とは、裏面電極27を構成している。なお、図8において、図1と同様のものには同じ符号を付してある。
(基板の搬入)
まず、電気回路12を有するSi基板(ウエハー)11を移載機T1内のカセットC1にセットする。そして、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、上記カセットC1にセットした基板11をハンドラH1によってカセットC1からロードロック室L/UL内に移送する。
次に、搬送室T0とスパッタ室S1との間のバルブ機構を開き、ハンドラH0によってSi基板11を搬送室T0からスパッタ室S1内に搬送する。そして、スパッタ室S1において、第2導電膜14となるTi膜を成膜する。スパッタ室S1の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Tiターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚20nm〜200nmのTi膜を成膜する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13および第2導電膜14を積層形成したSi基板11を、ハンドラH0によってスパッタ室S1より搬送室T0に戻し、スパッタ室S1との間のバルブ機構を閉じる。
次に、搬送室T0とスパッタ室S2との間のバルブ機構を開き、ハンドラH0によってSi基板11を搬送室T0からスパッタ室S2内に搬送する。そして、スパッタ室S2において、第3導電膜15となるNi膜もしくはV−Ni膜を成膜する。スパッタ室S2の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、NiターゲットまたはV−Ni合金ターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚200nm〜800nmのNi膜もしくはV−Ni膜を形成する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S2より搬送室T0に戻し、スパッタ室S2との間のバルブ機構を閉じる。
次に、搬送室T0とスパッタ室S3との間のバルブ機構を開き、ハンドラH0によってSi基板11を搬送室T0からスパッタ室S3内に搬送する。そして、スパッタ室S3において、SnおよびPbを主成分としてAgを含有するはんだ層16を成膜する。スパッタ室S3の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Ag−Sn−Pb合金ターゲットを使用して、DCパルススパッタ(マグネトロンスパッタ)によって膜厚10μm〜15μmのはんだ層を成膜する。そして、成膜終了後、搬送室T0との間のバルブ機構を開き、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とはんだ層16とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S3より搬送室T0に戻し、スパッタ室S3との間のバルブ機構を閉じる。以上で、半導体装置20の裏面電極27(図8参照)のスパッタ成膜を終了する。
その後、ロードロック室L/ULとの間のバルブ機構を開き、ハンドラH0によって、裏面電極17を形成したSi基板11を搬送室T0から搬出し、搬送室T0とロードロック室L/ULの間のバルブ機構を閉じる。そして、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、移載機T1のハンドラH1によって、ロードロック室L/UL内の上記Si基板11を、カセットC2に戻す。
図10は本発明の実施の形態3のスパッタ装置の構成を示す模式平面図であり、上記図1の半導体装置10に裏面電極17を積層形成するためのものである。図10において、スパッタ装置300は、基板(ウエハー)の搬送室T0と、それぞれスパッタ処理をする3つのスパッタ室S1,S2,S3と、ロードロック室L/ULと、基板の移載機T1とを備えている。ここで、スパッタ室S1は、3つのスパッタ分室S1−0,S1−1,S1−2を有しており、それぞれのスパッタ分室には異なるターゲットを設けることができる。従って、スパッタ室S1には、最大3つの異なるターゲットを設けることができる。ただし、いずれか1つの分室でスパッタしているときには、他の2つの分室ではスパッタをすることができない。スパッタ分室S1−0は第1導電膜13を形成するスパッタ室であり、スパッタ分室S1−1は第2導電膜14を形成するスパッタ室である。また、スパッタ室S3は、はんだ層16を形成するスパッタ室である。このスパッタ装置300は、例えばマグネトロンスパッタ装置である。
このようなスパッタ装置300において、スパッタ室S3では、電極に、DC電圧(直流電圧)ではなく、DCパルス電圧を印加するDCパルススパッタによって、はんだ層16を基板11の上に形成する。また、スパッタ室S3では、基板11をセットする静電チャックに温度制御部が設けられており、この静電チャックによって、基板11の温度上昇を抑えつつ、はんだ層16を形成する。静電チャックに設けられた温度制御部は、基板11の温度を調整制御可能であり、スパッタ処理時には基板11を冷却して所定の温度に保持する。なお、スパッタ室S3のカソード電極にDCパルス電圧を印加するDCパルス電源ユニットの構成は、図3のDCパルス電源ユニット50と同様である。
(基板の搬入)
まず、電気回路12を有するSi基板(ウエハー)11を移載機T1内のカセットC1にセットする。そして、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、上記カセットC1にセットした基板11をハンドラH1によってカセットC1からロードロック室L/UL内に移送する。
次に、スパッタ分室S1−0において、第1導電膜13となるAl膜もしくはSi−Al膜を成膜する。スパッタ分室S1−0の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、AlターゲットまたはSi−Al合金ターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚200nm〜1μmのAl膜またはSi−Al膜を形成する。そして、成膜終了後、裏面(被成膜面)に第1導電膜13を成膜したSi基板11を、ハンドラH0によってスパッタ分室S1−0より同じスパッタ室S1内のスパッタ分室S1−1に搬送する。
次に、スパッタ分室S1−1において、第2導電膜14となるTi膜を成膜する。スパッタ室S1の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Tiターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚20nm〜200nmのTi膜を成膜する。そして、成膜終了後、裏面(被成膜面)に第1導電膜13および第2導電膜14を積層形成したSi基板11を、ハンドラH0によってスパッタ分室S1−1よりスパッタ室S2に搬送する。
次に、スパッタ室S2において、第3導電膜15となるNi膜もしくはV−Ni膜を成膜する。スパッタ室S2の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、NiターゲットまたはV−Ni合金ターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚200nm〜800nmのNi膜もしくはV−Ni膜を形成する。そして、成膜終了後、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S2よりスパッタ室S3に搬送する。
次に、スパッタ室S3を搬送室T0および他のスパッタ室と仕切って個室にする。そして、スパッタ室S3において、SnおよびPbを主成分としてAgを含有するはんだ層16を成膜する。スパッタ室S3の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Ag−Sn−Pb合金ターゲットを使用して、DCパルススパッタ(マグネトロンスパッタ)によって膜厚10μm〜15μmのはんだ層を成膜する。成膜終了後、スパッタ室S3と搬送室T0および他のスパッタ室との仕切りを解除し、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とはんだ層16とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S3よりロードロック室L/ULに搬送する。以上で、半導体装置10の裏面電極17(図1参照)のスパッタ成膜を終了する。
その後、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、移載機T1のハンドラH1によって、ロードロック室L/UL内の上記Si基板11を、カセットC2に戻す。
図11は本発明の実施の形態4のスパッタ装置の構成を示す模式平面図であり、上記図8の半導体装置20に裏面電極27を積層形成するためのものである。図11において、スパッタ装置400は、基板(ウェハ)の搬送室T0と、それぞれスパッタ処理をする3つのスパッタ室S1,S2,S3と、ロードロック室L/ULと、基板の移載機T1とを備えている。ここで、スパッタ室S3は、はんだ層16を形成するスパッタ室である。このスパッタ装置400は、例えばマグネトロンスパッタ装置である。なお、図11において、図10と同様のものには同じ符号を付してある。
(基板の搬入)
まず、電気回路12を有するSi基板(ウエハー)11を移載機T1内のカセットC1にセットする。そして、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、上記カセットC1にセットした基板11をハンドラH1によってカセットC1からロードロック室L/UL内に移送する。
次に、スパッタ室S1において、第2導電膜14となるTi膜を成膜する。スパッタ室S1の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Tiターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚20nm〜200nmのTi膜を成膜する。そして、成膜終了後、裏面(被成膜面)に第2導電膜14を積層形成したSi基板11を、ハンドラH0によってスパッタ室S1よりスパッタ室S2に搬送する。
次に、スパッタ室S2において、第3導電膜15となるNi膜もしくはV−Ni膜を成膜する。スパッタ室S2の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、NiターゲットまたはV−Ni合金ターゲットを使用して、DCスパッタ(マグネトロンスパッタ)によって膜厚200nm〜800nmのNi膜もしくはV−Ni膜を形成する。そして、成膜終了後、裏面(被成膜面)に第1導電膜13と第2導電膜14と第3導電膜15とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S2よりスパッタ室S3に搬送する。
次に、スパッタ室S3を搬送室T0および他のスパッタ室と仕切って個室にする。そして、スパッタ室S3において、SnおよびPbを主成分としてAgを含有するはんだ層16を成膜する。スパッタ室S3の成膜圧力を0.1Pa〜1.0Paとし、Ar流量を5sccm〜50sccmとした減圧雰囲気中において、Ag−Sn−Pb合金ターゲットを使用して、DCパルススパッタ(マグネトロンスパッタ)によって膜厚10μm〜15μmのはんだ層を成膜する。成膜終了後、スパッタ室S3と搬送室T0および他のスパッタ室との仕切りを解除し、裏面(被成膜面)に第2導電膜14と第3導電膜15とはんだ層16とを積層形成したSi基板11を、ハンドラH0によってスパッタ室S3よりロードロック室L/ULに搬送する。以上で、半導体装置20の裏面電極27(図8参照)のスパッタ成膜を終了する。
その後、ロードロック室L/ULをベントして、移載機T1との間のバルブ機構を開いたあと、移載機T1のハンドラH1によって、ロードロック室L/UL内の上記Si基板11を、カセットC2に戻す。
なお、上記実施の形態1〜4では、Ni膜またはV−Ni膜上にはんだ層を形成したが、Si基板上やガラス基板上にも、組成ずれがなく密着性の高いはんだ層を形成することができる。
図12は本発明のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。図12において、半導体装置30は、基板11と、電気回路12と、はんだ層16とを備えている。この半導体装置30では、はんだ層16のみが、裏面電極37を構成している。なお、図12において、図1と同様のものには同じ符号を付してある。
なお、上記実施の形態1〜5では、基板としてSi基板を使用したが、本発明の基板としては、シリコン基板の他に、ガラス基板やNi基板を使用することも可能である。また、上記実施の形態1〜5では、基板の裏面を被成膜面として、低融点金属を含有する合金膜であるはんだ層を成膜する場合について説明したが、本発明は、電気回路を有する基板表面を被成膜面として、この基板表面に低融点金属を含有する合金膜を成膜する場合にも適用可能である。
Claims (5)
- 減圧雰囲気とした空間内に、低融点金属を含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、前記低融点金属を含有する合金膜をスパッタ法により形成する成膜装置であって、
前記カソード電極にDCパルス電圧を印加する電源手段を少なくとも備えたことを特徴とする成膜装置。 - 前記基板の温度を調整する温度制御手段をさらに備えたことを特徴とする請求項1に記載の成膜装置。
- 減圧雰囲気とした空間内に、銀(Ag)と錫(Sn)と鉛(Pb)とを含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、AgとSnとPbとを含有する合金膜をスパッタ法により形成する成膜装置を用いた成膜方法であって、
前記カソード電極にDCパルス電圧を印加することを特徴とする成膜方法。 - 成膜時の前記基板の温度を150℃以下の所定の温度に保持することを特徴とする請求項3に記載の成膜方法。
- 前記カソード電極の電位が0または正となるOFF期間の比率が10%〜30%の範囲内にある前記DCパルス電圧を印加することを特徴とする請求項3または4に記載の成膜方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014236043A (ja) * | 2013-05-31 | 2014-12-15 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2015008264A (ja) * | 2013-05-29 | 2015-01-15 | 豊田合成株式会社 | 半導体装置およびその製造方法 |
JPWO2013172394A1 (ja) * | 2012-05-15 | 2016-01-12 | 富士電機株式会社 | 半導体装置 |
JP2016084508A (ja) * | 2014-10-27 | 2016-05-19 | 株式会社アルバック | 金属膜成膜方法 |
CN106811726A (zh) * | 2015-11-30 | 2017-06-09 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 溅射沉积工艺及溅射沉积设备 |
JP2022514421A (ja) * | 2018-12-19 | 2022-02-10 | エヴァテック・アーゲー | 化合物層を堆積させる真空システムおよび方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653639A (ja) * | 1992-07-28 | 1994-02-25 | Matsushita Electric Ind Co Ltd | 半田形成方法 |
JP2006117995A (ja) * | 2004-10-21 | 2006-05-11 | Alps Electric Co Ltd | スパッタ装置 |
-
2008
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653639A (ja) * | 1992-07-28 | 1994-02-25 | Matsushita Electric Ind Co Ltd | 半田形成方法 |
JP2006117995A (ja) * | 2004-10-21 | 2006-05-11 | Alps Electric Co Ltd | スパッタ装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2013172394A1 (ja) * | 2012-05-15 | 2016-01-12 | 富士電機株式会社 | 半導体装置 |
JP2015008264A (ja) * | 2013-05-29 | 2015-01-15 | 豊田合成株式会社 | 半導体装置およびその製造方法 |
US9620608B2 (en) | 2013-05-29 | 2017-04-11 | Toyoda Gosei Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2014236043A (ja) * | 2013-05-31 | 2014-12-15 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2016084508A (ja) * | 2014-10-27 | 2016-05-19 | 株式会社アルバック | 金属膜成膜方法 |
CN106811726A (zh) * | 2015-11-30 | 2017-06-09 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 溅射沉积工艺及溅射沉积设备 |
JP2022514421A (ja) * | 2018-12-19 | 2022-02-10 | エヴァテック・アーゲー | 化合物層を堆積させる真空システムおよび方法 |
Also Published As
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