TWI414043B - 電移適用高效能ｆｅｔ佈局 - Google Patents

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Description

電移適用高效能FET佈局 【相關案件之參照】
此發明係根據下列合約編號接受政府輔助完成：由美國國防部先進研究計畫署授與第N66001-05-C-8013及N66001-02-C-8014號。政府在此發明中具有某些權利。
本發明大體上係關於半導體裝置及積體電路(IC)，更具體地，本發明係關於在互補金氧半導體(CMOS)技術中實施之場效電晶體(FET)之佈局。
對射頻及毫米波(mmWave)應用來說，由於數位處理器及記憶體電路與射頻電路之整合，CMOS技術受到漸增的注意。截止頻率(fT )及最大振盪頻率(fMAX )係認定為半導體裝置之表現性能係數。fT 為一主動裝置之順向小訊號、短路電流增益具有一致之值的頻率。fMAX 為裝置之功率增益不一致的頻率。隨著IC操作頻率接近技術之峰值fT 及fMAX ，佈局最佳化遂成為設計關鍵。
如已為人所熟知，除了跨裝置通道由源極至汲極之本質過渡時間外，CMOS裝置之fT 及fMAX 主要受限於與裝置閘極、源極、及汲極連接關聯之寄生部件。最顯著的寄生效應為閘極-源極電容(Cgs)、閘極-汲極電容 (Cgd)、及閘極電阻(Rg)。針對一FET，第1圖呈現頂視圖100(a)、橫剖面圖120(b)、及簡化的等效電路圖140(c)。圖100、120、及140顯示寄生電容Cgs 122、Cgd 123、及Cds 124。等效電路140及圖100亦顯示閘極電阻(Rg)141。在第2圖中，方程式1及2顯示寄生部件及FET性能係數間之基本理論關係。在這些方程式中，各寄生元件由一裝置本質部件及一與其金屬互連相關之非本質部件構成。
當代的IC，例如，輸入-輸出驅動器或功率放大器，面對多種挑戰。當放大、接收、或傳送具有相當於或高於電路之電源的電壓振幅及/或為毫瓦特或更高等級之功率的訊號時，其以射頻或毫米波頻率操作。在IC中至裝置之連接，舉例來說，至一FET裝置之連接，將以相對大的電流密度操作並可面對電移(electromigration,EM)可靠度之問題。當電流流過金屬導體或互連時，由於熱可發生EM或限流機構，導致IC故障。EM係由於金屬原子(與電流密度成比例)受包含電流之電子流推動所致。此可導致互連斷開或開路。隨著金屬互連之橫剖面按技術比例變得更小，對一給定的運送電流量來說，電流密度變得更大且EM變得更為嚴重。
一EM適用的FET通常需要大量的金屬化。此增加寄生電容及電阻並降低裝置截止頻率(fT )及最大振盪頻率(fMAX )。必須以高頻處理大訊號之FET面對雙重挑戰--對高直流及高交流為EM適用，及達到最高可行的fT 及fMAX 。
如在此技術中為已知，IC通常製造為包含複數個金屬導體層，典型上達8層。金屬層係使用通孔互連。在以射頻及毫米波頻率操作之IC中，裝置及子電路間用於傳遞電訊號之連接通常以傳輸線結構實施，該結構係由一導體在高金屬層及低金屬層之接地平面形成。高金屬層通常較厚，因而提供較低電阻，以及始於常有接地平面之較低金屬層的較長距離。對傳輸線設計來說，兩種特性皆有所需要。對以射頻及毫米波頻率操作之FET來說，有效的佈局設計必須考慮所有金屬層及其至技術之最高金屬層之連接所需的通孔，其中傳輸線將在最高金屬層運送關於裝置之訊號。
在美國專利第7,132,717號中揭示功率型金氧半導體電晶體之佈局，其揭示內容係併入於此以供參照。功率型金氧半導體電晶體之佈局使用導電鉛線網路作為連接源極及汲極區域之連接或網路連接，從而達成高電流均勻性、低導通Rds、功率損耗更少、實際線密度為習用佈局之兩倍大、與對電子遷移之加強電阻的優點。
在美國專利第6,958,541號中，一基板上之一區域包含多個共享單一自對準多晶矽閘極電極之並聯電晶體，其揭示內容係併入於此以供參照。在閘極電極之上方或下方沿閘極電極的長度形成多個耐火材料栓塞。該多個耐火材料栓塞電互連閘極訊號線與自對準多晶矽閘極電極。該栓塞材料係經過選擇以最小化其與自對準多晶矽 閘極電極間之功函數。
本發明之原理提供一種改善的電晶體，舉例來說，其在電移適用性及效能上有所改善。此發明之一示範的FET電晶體之特徵結構為一源極及汲極終端之電接觸結構、一在兩端連接閘極矩形之多層金屬環、及一較最小值寬的閘極至閘極間隔。
根據本發明之一實施態樣提供一種電接觸結構，其中該電接觸結構沿其長度分配電流。該電接觸結構包含在n層金屬上之複數的n個金屬矩形，其中在一金屬層上之矩形之寬度至少與緊接在下之金屬層上的矩形寬度相同，並垂直覆蓋緊接在下之金屬層上的矩形之寬度；其中在一金屬層上之矩形長度比緊接在下之金屬層上的矩形短，且實質上在一第一端與緊接在下之金屬層上的矩形對準；且其中矩形之第一端係實質上對準。
根據本發明之另一實施態樣提供一種電晶體。該電晶體包含至少一電接觸結構，其包含在n層金屬上之複數的n個金屬矩形，其中在一金屬層上之矩形之寬度至少與緊接在下之金屬層上的矩形寬度相同，並垂直覆蓋緊接在下之金屬層上的矩形之寬度；其中在一金屬層上之矩形之長度比緊接在下之金屬層上的矩形短，且實質上在一第一端與緊接在下之金屬層上的矩形對準；其中矩 形之第一端係實質上對準；且其中在除了最底部金屬層外，各金屬層上的金屬矩形係與緊接在下之金屬層上的矩形耦合。該電晶體亦包含一閘極終端。該閘極終端包含至少一閘極矩形，其中閘極矩形係定向為相同方向。該電晶體亦包含兩源極-汲極終端，其各自包含至少一源極-汲極矩形，其中該至少一源極-汲極矩形係耦合至該至少一電接觸結構。
根據本發明之另一實施態樣提供一種供應電流給電晶體之源極-汲極區域之方法。該方法包含下列步驟：接觸及供應電流給該電晶體之一擴散矩形源極-汲極區域，其中電流係透過一最底部金屬層第一矩形金屬導體供應。該第一矩形金屬導體實質上重疊該源極-汲極區域、耦合至該源極-汲極區域、及具有一第一端。該方法亦包含接觸及供應電流給該第一矩形金屬導體。電流係透過n層金屬上之n個矩形金屬導體供應。該矩形金屬導體係耦合至緊接在下之金屬層上的矩形金屬導體。該矩形金屬導體係在該第一端與該緊接在下之金屬層上的該矩形金屬導體對準，且該矩形金屬導體第一端實質上對準。該矩形金屬導體之長度較該緊接在下之金屬層上的該矩形金屬導體短。該矩形金屬導體之寬度至少與該緊接在下之金屬層上的該矩形金屬導體一樣寬，且該矩形金屬導體係部分重疊該緊接在下之金屬層上的該矩形金屬導體。
本發明之這些及其他目標、特徵、及優點由跟隨之其 說明實施例之欲連同伴隨圖式共讀的詳細敘述當可明白。
已熟知IC係製造為具有許多用於互連或提供訊號或功率繞線之金屬層。所有金屬層實質上位於矽表面上方之平面或平行矽表面。最底部金屬層將最接近矽表面，而最高金屬層則最為遠離，且在其間具有中間層。金屬連接器、互連、及導線為用於代表作為連接之金屬繞線之名詞。這些連接器、互連、及導線典型由一或多個矩形特徵結構構成、典型但並非一定是長且窄。金屬連接器、互連、及導線可建構在多層金屬上，有時候在彼此上方或部分上方(即，重疊或部分重疊)具有類似形狀及大小的矩形，且彼此具有稱為通孔之垂直連接，通孔實際上位於不同的金屬層間並連接不同的金屬層上之重疊的特徵結構。IC典型但並非總是具有5至8層的金屬層。
FET電晶體典型具有至少三終端--閘極、源極、和汲極。電流在源極和汲極間流動並由閘極調變。閘極通常至少部分由多晶矽材料構成，且通常為矩形或多個平行矩形之形狀。源極和汲極通常至少部分藉由佈植或擴散雜質至FET之源極和汲極區中構成。源極汲極區通常為矩形。雜質藉由擴散或佈植進入這些區，且這些區典型稱為擴散區。閘極多晶矽、汲極擴散區、及源極擴散 區典型連接至金屬以允許電連接。
需了解包含FET之實體結構為三維。不過，為了便於解釋，三維的閘極、源極、汲極、及金屬導線將以二維觀念談論，如同其由上往下看所呈現之形貌。舉例來說，一金屬連接器將稱為一矩形而非一矩形立方體，其中沿垂直矽平面之軸的金屬厚度將予以忽略。這並不意味欲以任何方式限制本發明。
如第3圖所示，習用的FET電晶體300由複數個位於擴散或佈植之源極-汲極區域或矩形之間的平行多晶矽閘極指或矩形301、及其連接302與303構成。閘極矩形通常在一側以垂直閘極矩形之多晶矽矩形305連接在一起。允許的最小閘極矩形至閘極矩形間隔304，已知為閘極間距或閘極至閘極間隔，係由製造技術之設計規則設定。設計規則典型由發展製造技術之工程師決定。其典型為一組公開規則，該公開規則支配目標技術中欲製造之電晶體、金屬導體、及其他電部件之實體設計。其目的為確保高產量製造。為了節省面積，典型使用最小的允許間隔。最底部金屬層典型用於接觸源極-汲極擴散區。額外的金屬層可或可不放置在接觸源極和汲極擴散區之最底部金屬層上方並與其耦合。當使用多層金屬層時，典型是所有金屬層實質上延續整個擴散區長度。這些金屬及擴散區特徵結構通常亦為製造技術之設計規則允許的最小分隔。對各金屬層來說，設計規則典型具體指定允許的最小金屬至金屬間隔。對擴散區來 說，設計規則典型具體指定允許的最小擴散至擴散間隔。以類似方式，典型使用閘極、源極、及汲極連接間之最小間隔。在當代的積體電路設計流程中，此為電腦輔助設計軟體將針對用在數位電路中之FET電晶體產生的設計佈局種類。由於緊密間隔之汲極、源極、及閘極間之側壁電容，此FET電晶體佈局導致相對高的閘極電阻Rg、相對高的Cgd、Cgs、及Cds。隨著FET變得更長並具有更多指，閘極電阻Rg變得更高。此外，對處理大訊號所需的電流密度來說，此佈局將不傾向於電移適用。在汲極和源極連接處垂直堆疊金屬層可降低每一金屬層之電流密度，但代價是甚至更大量的側壁電容。
第4圖呈現本發明之一實施例之頂層概觀400。需了解雖然此圖顯示八個電晶體閘極指或矩形401與關聯的源極和汲極，本發明之特徵結構適用於任何數目的平行閘極指與關聯的源極和汲極。此發明之FET電晶體主要特有的特徵結構為：(1)源極和汲極終端電接觸結構403，其由互連重疊金屬階梯構成；(2)多層金屬402，其在閘極矩形兩端連接所有閘極矩形；及(3)較最小值寬的閘極至閘極間隔404。這些特徵結構係詳細解釋。
本發明之一實施例之一特徵結構示於第5圖。第5圖顯示具有金屬互連之閘極結構500。顯示多晶矽閘極矩形401。閘極至閘極間隔或閘極間距404，亦即，閘極多晶矽矩形間之距離，比製造技術之最小的閘極至閘極分隔之設計規則更寬。所有閘極矩形在FET兩側透過兩層 第一層金屬連接(M1a及M1b)502及503於閘極矩形末端連接在一起，其中第一層金屬連接502及503為金屬矩形。這兩個平行的M1閘極連接502及503係正交或垂直閘極矩形401。兩個M1矩形502及503係透過兩組堆疊的多層金屬連接器(MSa及MSb)504及505連接在一起，其中多層金屬連接器504及505為金屬矩形。MS連接器504及505平行閘極矩形。M1連接器502及503與MS連接器504及505圍繞FET之主動區形成一多層矩形環閘極連接器，該主動區為源極、汲極、及閘極區。另一多層矩形金屬連接器507連接MSa及MSb至頂層金屬連接終端506。多層金屬連接器507不包含最底部的兩層金屬，以便這些金屬層可用於在連接器507下方繞線。雖然此實施例並未在導體507中使用最底部的兩層金屬，其他實施例並未如此限制並可使用這些層，或者可以其他方式加以限制使其不要使用其他特定的金屬層。當以所述方式使用包含連接器502、503、504、505、及507之閘極連接結構時，由各閘極指所看到的等效電阻係經過最小化。雖然總閘極終端之面積大於習用佈局，至閘極多晶矽之直接連接係憑藉第一層金屬而非多晶矽，進一步說來，閘極互連係憑藉較高金屬層從而使Cgs之增加不甚顯著。
在第4、5、及7圖中所示之實施例之特徵結構在鄰接的多晶矽閘極404間比最小距離更寬。此特徵結構導致減少的閘極-汲極寄生電容Cgd、閘極-源極寄生電容 Cgs、增強的熱消散、較高的應力、及允許用於增強電流驅動能力之較最小值寬的金屬連接。
本發明之一實施例之另一特徵結構為用於源極和汲極連接之階梯狀多層金屬化。因為源極和汲極結構之接觸及其他方面類似，源極和汲極結構有時候將以源極-汲極一詞共同提及。階梯、階梯結構、階梯連接器、及電接觸結構這些詞皆意指相同結構並可替換使用。第6圖說明源極-汲極結構600，其包含源極-汲極擴散區607、及電接觸結構408，其為用於源極和汲極連接之階梯狀金屬化結構。金屬連接係藉由金屬連接器408實質上沿整個擴散區長度對源極-汲極擴散區607製作，其中金屬連接器408僅在擴散區607之一端具有出口端605。出口端一詞意指電流經此供應或提取之連接器端。其為預定耦合至另一導體之連接器端。因此，連接器408運送之電流在出口端為最高，並隨著連接器沿擴散區更為遠離而減少。由於電流量朝連接器之出口端增加，平行堆疊之金屬層數目增加，形成一金屬層階梯408。在第6圖所示之實施例中，於連接器之低電流端僅存在有最底部金屬層601。隨著電流朝連接器之出口端增加，金屬層602、603、及604因而漸進增加。欲由一金屬層傳導電流至另一層，耦合通孔608係介於金屬層間。欲在最底部金屬層601及擴散區607間傳導電流，耦合通孔609係介於最底部金屬層601及擴散區607間。
在此階梯結構中隨著較高金屬層愈接近出口端堆疊， 那些增加的金屬層係漸進製作為較下方的金屬層寬，從而漸進地寬於技術之設計規則所允許的最小值。使用此金屬化策略，各金屬層之電流密度可受控以確保電移可靠度適用。
在如第4圖所示之實施例中，源極階梯結構408係以與汲極階梯結構407相反的方向定向，那就是說，裝置之出口端位於相對側上。相應地，如第4圖所示，最終的源極接觸405和汲極接觸406係位於FET電晶體之相反側。此外，如第7圖所示，各源極階梯408或汲極階梯407之階梯設計可相異，因為其電流密度不一定相同。相對於多個具有相等長度之金屬帶將平行而非階梯放置之金屬化策略，對本發明之此實施例來說，源極和汲極接觸間之側壁電容量減少。此降低Cds電容。介於不同金屬層及多晶矽閘極間之邊緣電容亦減少，並降低Cgd及Cgs。階梯金屬化之一更詳細的橫剖面圖示於第8圖。第8圖所示之階梯金屬化包含第6圖所示之相同的四層金屬層(601、602、603、及604)及額外的較高金屬層805。介於電接觸結構汲極連接810及閘極連接502間之垂直金屬重疊係避免以降低Cgd寄生電容。
在第4圖所示之實施例中，總源極連接器405係用於耦合所有位於FET電晶體一側之源極階梯，且總汲極連接器406係用於耦合所有位於FET電晶體另一側之汲極階梯。總源極連接器為一矩形，並包含不包括最底部金屬層或任何在汲極階梯連接器407內部重疊之金屬層的 金屬層。總汲極連接器為一矩形，並包含不包括最底部金屬層或任何在源極階梯連接器408內部重疊之金屬層的金屬層。雖然在此實施例中連接器405及406為矩形，本發明並未受此限制且連接器405及406可具有其他幾何形狀。
在一替代實施例中，總汲極連接器406將不與任何源極階梯連接器408重疊，且總源極連接器405將不與任何汲極階梯連接器407重疊。此係降低汲極至源極之寄生電容Cds。在此替代實施例中，總源極及總汲極連接器可包含用在源極及/或汲極階梯連接器中之金屬層。
本發明之另一實施例示於第9圖，其為結構900並包含：接地平面930、源極擴散區607、多晶矽閘極301、及閘極終端502、階梯源極終端910，其耦合至源極擴散區607、及橋式結構920，其耦合至源極階梯結構910及接地平面930。在此實施例中，源極終端910欲在低金屬層，而非高金屬層上之傳輸線，連接至接地平面930。在所示之實施例中，接地平面由擴散區933及低層金屬層931及932構成。然而需注意，接地平面並未因此受限，而可由擴散區933、或一或多層低層金屬層，例如，931及932、或擴散區933及一或多層低層金屬層，例如，931及932，兩者構成。多層金屬層橋920由階梯連接器910在閘極終端502上方構成，並連接至接地平面930。此給予由源極至地之低電阻連接。在此實施例中，橋並未使用直接位於閘極終端上方之金屬層以跨越閘極終 端。這是為了避免額外的Cgs寄生電容。需注意雖然此實施例並未使用此層，本發明並未受此限制並可使用此層。需注意本發明之此實施態樣並未限制為連接至接地平面或終端，而可連接至任何功率或訊號平面或終端。
源極終端連接至接地平面之第9圖實施例在n型FET電晶體之實例中最為常見。一源極連接至功率平面之替代實施例在p型FET電晶體之實例中最為常見。
第10圖顯示一FET佈局1000之替代實施例，其給予高層金屬至傳輸線1001及1002之方便連接。這對將這些裝置用在射頻及毫米波(mmWave)應用中是有用的。此實施例使用第9圖所述之源極至地的橋式結構1003。
在本發明示於第11圖之另一實施例中，複合的FET電晶體1100包含兩個如參照第4圖所述之測試的FET電晶體1101及1102。FET電晶體1101及1102係並聯結合以形成等效的FET電晶體1000，其具有比各FET電晶體1101及1102個別具有之較大數目的閘極指。對設計所需之給定數目的總閘極指來說，一選項係如第4圖所示之本發明之實施例般，將其全包含在單一的FET上。不過，非常大數目的閘極指導致長裝置及中心閘極指之相對大的閘極電阻。一替代實施例如第11圖所示，其連接兩個個別的FET電晶體1101及1102，各自具有較少數目的平行閘極指。此實施例之優點在於閘極指連接之兩側(上部及下部)不僅藉由左端連接器1107及右端連接器1108連接，且亦在兩個FET電晶體彼此分隔之一點上 於一中間連接器1105處連接。由於這些閘極環連接係以多層中間金屬層實行，如上文參照第5圖所述，其電阻非常低，且由複合的較大FET電晶體1100之各閘極指所看到的等效閘極電阻將實質上與在個別的FET部件電晶體1101或1102之實例中所看到的相同。需注意雖然此實施例顯示兩相結合之FET電晶體，本發明並未因此受限並可以類似方式結合超過兩個FET電晶體。
本發明之另一實施例示於第12A及12B圖。此實施例為兩個FET電晶體1201及1202之串聯安排1200。在射頻及毫米波之應用中，放大器及驅動器經常利用稱為串級放大器配置之兩個串聯裝置。第12A圖為串聯之串級配置示意圖。第12B圖顯示兩個各根據本發明構成之個別的FET電晶體如何結合以形成串聯的串級配置。FET電晶體1201具有使用高金屬層之源極接觸1203。FET電晶體1202具有使用高金屬層之汲極接觸1204。FET電晶體1201之汲極係使用兩個如上文參照第9圖所述之串聯的橋式結構接觸1207耦合至FET電晶體1202之源極。一範例的橋式結構為第9圖之920。第一橋式接觸將FET電晶體1201之汲極耦合至第二橋式接觸。第二橋式接觸將FET電晶體1202之源極耦合至第一橋式接觸。兩閘極終端具有分隔的高金屬層接觸1205及1206。需注意雖然所示之實施例為兩個串聯的FET電晶體，本發明並未因此受限，並可類似地安排超過兩個的串聯FET電晶體。
尚有另一實施例示於第13A及13B圖。此實施例為兩電晶體之差動配置1300，其通常用在射頻及毫米波之應用中。此實施例為一差動對，其中兩FET電晶體1301及1302分享共用源極1303，並保有分隔的閘極終端1305及1306與分隔的汲極終端1308及1309。閘極終端1305及1306與汲極終端1308及1309為高金屬層接觸。FET電晶體1301之源極係使用兩個如上文參照第9圖所述之串聯的橋式結構接觸1303耦合至FET電晶體1302之源極。一範例的橋式結構為第9圖之920。第一橋式接觸將FET電晶體1301之源極耦合至第二橋式接觸。第二橋式接觸將FET電晶體1302之源極耦合至第一橋式接觸。兩閘極終端具有分隔的高金屬層接觸1305及1306。
雖然本發明之說明實施例已在此處參照伴隨圖式敘述，需了解本發明並未受限於那些精確的實施例，且不同的其他變化及修改可由熟悉此技術者在不偏離本發明之範圍或精神的情況下製作。
100‧‧‧頂視圖
120‧‧‧橫剖面圖
122‧‧‧寄生電容Cgs
123‧‧‧寄生電容Cgd
124‧‧‧寄生電容Cds
140‧‧‧簡化的等效電路圖
141‧‧‧閘極電阻Rg
300‧‧‧FET電晶體
301‧‧‧多晶矽閘極指或矩形
302‧‧‧連接
303‧‧‧連接
304‧‧‧間隔
305‧‧‧多晶矽矩形
400‧‧‧頂層概觀
401‧‧‧閘極指或矩形
402‧‧‧多層金屬
403‧‧‧源極和汲極終端電接觸結構
404‧‧‧較最小值寬的閘極至閘極間隔
405‧‧‧源極接觸
406‧‧‧汲極接觸
407‧‧‧汲極階梯
408‧‧‧源極階梯
500‧‧‧閘極結構
502‧‧‧第一層金屬連接
503‧‧‧第一層金屬連接
504‧‧‧多層金屬連接器
505‧‧‧多層金屬連接器
506‧‧‧頂層金屬連接終端
507‧‧‧多層矩形金屬連接器
600‧‧‧源極-汲極結構
601‧‧‧最底部金屬層
602‧‧‧金屬層
603‧‧‧金屬層
604‧‧‧金屬層
605‧‧‧出口端
607‧‧‧源極-汲極擴散區
608‧‧‧耦合通孔
609‧‧‧耦合通孔
805‧‧‧較高金屬層
810‧‧‧汲極連接
900‧‧‧結構
910‧‧‧階梯源極終端
920‧‧‧橋式結構
930‧‧‧接地平面
931‧‧‧低層金屬層
932‧‧‧低層金屬層
933‧‧‧擴散區
1000‧‧‧FET佈局
1001‧‧‧傳輸線
1002‧‧‧傳輸線
1003‧‧‧橋式結構
1100‧‧‧FET電晶體
1101‧‧‧FET電晶體
1102‧‧‧FET電晶體
1105‧‧‧中間連接器
1107‧‧‧左端連接器
1108‧‧‧右端連接器
1200‧‧‧串聯安排
1201‧‧‧FET電晶體
1202‧‧‧FET電晶體
1203‧‧‧源極接觸
1204‧‧‧汲極接觸
1205‧‧‧高金屬層接觸
1206‧‧‧高金屬層接觸
1207‧‧‧橋式結構接觸
1300‧‧‧差動配置
1301‧‧‧FET電晶體
1302‧‧‧FET電晶體
1303‧‧‧共用源極
1305‧‧‧閘極終端
1306‧‧‧閘極終端
1308‧‧‧汲極終端
1309‧‧‧汲極終端
第1圖為FET電晶體佈局之寄生電容及電阻之圖解。
第2圖包含顯示FET寄生效應在電流及功率截止頻率上之影響的方程式。
第3圖為習用的FET電晶體之頂視圖。
第4圖為根據本發明之一實施例之FET電晶體之頂視 圖。
第5圖為根據本發明之一實施例之FET電晶體之閘極結構之頂視圖。
第6圖為根據本發明之一實施例之源極-汲極接觸結構之橫剖面。
第7圖為根據本發明之一實施例之FET電晶體部件之頂視圖。
第8圖為根據本發明之一實施例之源極-汲極接觸結構之橫剖面。
第9圖為根據本發明之一實施例之源極-汲極接觸結構之橫剖面。
第10圖為根據本發明之一實施例之與傳輸線併用之FET電晶體之頂視圖。
第11圖為根據本發明之一實施例之兩個並聯的FET電晶體之頂視圖。
第12A及12B圖為根據本發明之一實施例之兩個串聯的FET電晶體之示意圖及頂視圖。
第13A及13B圖為根據本發明之一實施例之兩個連接為差動對之FET電晶體之示意圖及頂視圖。
400‧‧‧實施例
401‧‧‧閘極指或矩形
402‧‧‧多層金屬
403‧‧‧源極和汲極終端電接觸結構
404‧‧‧較最小值寬的閘極至閘極間隔
405‧‧‧源極接觸
406‧‧‧汲極接觸
407‧‧‧汲極階梯
408‧‧‧源極階梯
506‧‧‧頂層金屬連接終端

Claims (21)

  1. 一種電接觸結構，其中該電接觸結構沿其長度分配電流，該電接觸結構包含：複數的n個金屬矩形在n層金屬上，其中該n個金屬矩形之每一者包括一第一端，其中在至少一個金屬層上之一矩形之寬度比一緊接在下之金屬層上的一矩形之一寬度寬，並垂直覆蓋該緊接在下之金屬層上的該矩形之該寬度，其中在一個金屬層上之該矩形之長度比該緊接在下之金屬層上的該矩形短，且其中該n個金屬矩形之每一者之該第一端係實質上對準，其中該電接觸結構係為一電晶體之一汲極或源極區域之一電接觸，且其中該n個金屬矩形之每一者之該第一端係在該汲極或源極區域中垂直對準。
  2. 如申請專利範圍第1項所述之電接觸結構，其中除了該最底部金屬層外，該位於各金屬層上之金屬矩形係與該緊接在下之金屬層上的該金屬矩形耦合。
  3. 如申請專利範圍第2項所述之電接觸結構，其中該位於該一個金屬層上之矩形之寬度比該緊接在下之金屬層上的該矩形更寬，長度比該緊接在下之金屬層上的該矩形更短，並位於該電接觸結構之一電流輸入/輸出端。
  4. 一種電晶體，其包含：至少一個電接觸結構，其包含：複數的n個金屬矩形在n層金屬上，其中在一金屬層上之該矩形之寬度至少與一緊接在下之金屬層上的該矩形寬度相同，並垂直覆蓋該緊接在下之金屬層上的該矩形寬度，其中在一金屬層上之該矩形之長度比該緊接在下之金屬層上的該矩形短，且實質上在一第一端與該緊接在下之金屬層上的該矩形對準，其中該等矩形之第一端係實質上對準，且其中除了該最底部金屬層外，該位於各金屬層上之金屬矩形係與該緊接在下之金屬層上的該矩形耦合；一閘極終端，其包含至少一閘極矩形，其中閘極矩形係定向為相同方向；及兩源極-汲極終端，其中該兩源極-汲極終端各自包含至少一源極-汲極矩形，其中該至少一源極-汲極矩形係耦合至該至少一電接觸結構。
  5. 如申請專利範圍第4項所述之電晶體，其中鄰接的閘極矩形之鄰接平行側邊之間隔大於製造技術之設計規則所允許的最小閘極至閘極間隔。
  6. 如申請專利範圍第5項所述之電晶體，更包含：一第一金屬矩形，其位於一第一金屬層上，其中該第一金屬矩形垂直該至少一閘極矩形，且其中該第一金屬矩形係在該至少一閘極矩形之第一端耦合至該至少一 閘極矩形；一第二金屬矩形，其位於一第一金屬層上，其中該第二金屬矩形垂直該至少一閘極矩形，且其中該第二金屬矩形係在該至少一閘極矩形之第二端耦合至該至少一閘極矩形；一第三金屬矩形，其中該第三金屬矩形係在該第一金屬矩形之一第一端及在該第二金屬矩形之一第一端耦合至該第一及第二金屬矩形；及一第四金屬矩形，其中該第四金屬矩形係在該第一金屬矩形之一第二端及在該第二金屬矩形之一第二端耦合至該第一及第二金屬矩形。
  7. 如申請專利範圍第6項所述之電晶體，其中該第三及該第四金屬矩形並未垂直重疊包含該至少一閘極及該源極-汲極矩形之區域。
  8. 如申請專利範圍第6項所述之電晶體，更包含：一幾何特徵結構，其中該幾何特徵結構係耦合至該第三金屬矩形及該第四金屬矩形，且其中該幾何特徵結構為一用於耦合至該電晶體之終端。
  9. 如申請專利範圍第8項所述之電晶體，其中該幾何特徵結構並未重疊包含該至少一閘極矩形及該源極-汲極矩形之區域。
  10. 如申請專利範圍第6項所述之電晶體，其中該電晶體係位於一矽基板內，其中該源極-汲極矩形為該矽基板內之擴散區，且其中鄰接的源極-汲極矩形之鄰接的平行側間之間隔，大於製造技術之設計規則所允許的間隔，該鄰接的源極-汲極矩形具有一閘極矩形位於其間。
  11. 如申請專利範圍第4項所述之電晶體，其中該源極-汲極終端之一為一源極終端，其中該源極-汲極終端之一為一汲極終端，其中該源極終端係耦合至至少一源極電接觸結構，其中該汲極終端係耦合至至少一汲極電接觸結構，其中該汲極電接觸結構係相對於該汲極電接觸結構之第一端平行並以相同方向定向，其中該源極電接觸結構係相對於該源極電接觸結構之第一端平行並以相同方向定向，且其中該源極電接觸結構係以與該汲極電接觸結構之方向相反的方向定向。
  12. 如申請專利範圍第11項所述之電晶體，更包含：一第一互連，其中該第一互連為一金屬矩形，其中該第一互連係耦合至該等源極電接觸結構；及一第二互連，其中該第二互連為一金屬矩形，其中該第二互連係耦合至該等汲極電接觸結構。
  13. 如申請專利範圍第12項所述之電晶體，更包含： 一匯流排導體，其包含一幾何特徵結構，該幾何特徵結構位於與該源極-汲極終端所處之側相對的該第一金屬矩形之側上，其中該匯流排導體係耦合至該第一互連，其中該第一互連僅包含除了該第一金屬層外之金屬層，且其中該第一互連跨越該第一金屬矩形。
  14. 如申請專利範圍第13項所述之電晶體，其中該第一互連至少部分重疊一源極電接觸結構，且其中該第一互連僅包含除了該形成在該第一金屬層上方之下一金屬層外之金屬層。
  15. 如申請專利範圍第11項所述之電晶體，更包含：一電晶體結構，其包含：至少一電晶體結構閘極矩形，其中該電晶體結構閘極矩形係以相同方向定向；至少一電晶體結構源極電接觸結構；至少一電晶體結構汲極電接觸結構；一電晶體結構源極終端，其中該電晶體結構源極終端係耦合至該至少一電晶體結構源極電接觸結構；一電晶體結構汲極終端，其中該電晶體結構汲極終端係耦合至該至少一電晶體結構汲極電接觸結構；一電晶體結構第一金屬矩形，其中該電晶體結構第一金屬矩形係位於一第一金屬層上，且其中該電晶體結構第一金屬矩形係在該至少一電晶體結構閘極矩形 之該第一端耦合至該至少一電晶體結構閘極矩形；一電晶體結構第二金屬矩形，其中該電晶體結構第二金屬矩形係位於一第一金屬層上，且其中該電晶體結構第二金屬矩形係在該至少一電晶體結構閘極矩形之該第二端耦合至該至少一電晶體結構閘極矩形；及一電晶體結構第三金屬矩形，其中該電晶體結構第三金屬矩形係耦合至該電晶體結構第一及該電晶體結構第二金屬矩形。
  16. 如申請專利範圍第15項所述之電晶體，其中該電晶體結構源極終端係耦合至該電晶體之該源極終端，其中該電晶體結構汲極終端係耦合至該電晶體之該汲極終端，其中該電晶體之該第三金屬矩形實際上鄰接該電晶體結構第三金屬矩形，且其中該電晶體之該第三金屬矩形係耦合至該電晶體結構第三金屬矩形。
  17. 如申請專利範圍第13項所述之電晶體，更包含：一電晶體結構，其包含：至少一電晶體結構閘極矩形，其中該電晶體結構閘極矩形係以相同方向定向；至少一電晶體結構源極電接觸結構；至少一電晶體結構汲極電接觸結構；一電晶體結構源極終端，其中該電晶體結構源極終端係耦合至該至少一電晶體結構源極電接觸結構； 一電晶體結構汲極終端，其中該電晶體結構汲極終端係耦合至該至少一汲極電接觸結構；一電晶體結構第一金屬矩形，其中該電晶體結構第一金屬矩形係位於一第一金屬層上，且其中該電晶體結構第一金屬矩形係在該至少一電晶體結構閘極矩形之第一端耦合至該至少一電晶體結構閘極矩形；一電晶體結構第二金屬矩形，其中該電晶體結構第二金屬矩形係位於一第一金屬層上，且其中該電晶體結構第二金屬矩形係在該至少一電晶體結構閘極矩形之第二端耦合至該至少一電晶體結構閘極矩形；及一電晶體結構第三金屬矩形，其中該電晶體結構第三金屬矩形係耦合至該電晶體結構第一及該電晶體結構第二金屬矩形，其中該電晶體結構源極終端係耦合至該電晶體之該源極終端，其中該電晶體結構汲極終端係耦合至該電晶體之該汲極終端，其中該電晶體之該第一金屬矩形實際上鄰接該電晶體結構第二金屬矩形，且其中該電晶體之該第一金屬矩形係耦合至該電晶體結構第二金屬矩形。
  18. 一種供應電流至一電晶體之源極-汲極區域之方法，其包含下列步驟：接觸及供應電流給該電晶體之一擴散矩形源極-汲極區域，其中電流係透過一最底部金屬層第一矩形金屬導體供應，其中該第一矩形金屬導體實質上重疊該源極 -汲極區域，其中該第一矩形金屬導體係耦合至該源極-汲極區域，且其中該第一矩形金屬導體具有一第一端；及接觸及供應電流給該第一矩形金屬導體，其中電流係透過n個金屬層上之n個矩形金屬導體供應，其中該矩形金屬導體係耦合至該位於該緊接在下之金屬層上的矩形金屬導體，其中該矩形金屬導體實質上在一第一端與該位於該緊接在下之金屬層上的矩形金屬導體對準，其中該矩形金屬導體之第一端實質上對準，其中該矩形金屬導體之長度比該位於該緊接在下之金屬層上的矩形金屬導體短，其中該矩形金屬導體之寬度至少與該位於該緊接在下之金屬層上的矩形金屬導體相同，且其中該矩形金屬導體部分重疊該位於該緊接在下之金屬層上的矩形金屬導體。
  19. 如申請專利範圍第18項所述之方法，其中該位於一金屬層上之矩形金屬導體比該位於該緊接在下之金屬層上的矩形金屬導體寬。
  20. 如申請專利範圍第18項所述之方法，更包含下列步驟：調變通過該源極-汲極區域之電流，其中該通過該源極-汲極區域之電流係藉由複數個平行的閘極矩形調變，其中該閘極矩形係以兩金屬矩形連接在一起，其中 該兩金屬矩形係垂直該閘極矩形，且其中該兩金屬矩形係在該閘極矩形之兩端耦合。
  21. 如申請專利範圍第18項所述之方法，其中鄰接的平行閘極矩形之最接近側邊的間隔大於製造技術之設計規則中之閘極至閘極間隔所允許的最小值。
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