JP4713936B2 - 半導体装置 - Google Patents
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Description
以上のことから、パッドに大きな容量がある場合、回路の高速動作の実現が厳しくなることが問題点として挙げられる。これに関して説明する。一般的に配線には抵抗があるため、その配線抵抗とパッド容量とがローパスフィルタ(LPF)として働いてしまい、高周波成分をカットするため、回路動作を鈍らせてしまう。ローパスフィルタの周波数特性fは、次式で表される。Rは配線抵抗であり、Cはパッド容量を表す。
f=1/(2πRC) ・・・(1)
(1)式から、配線抵抗Rを一定として考えると、パッド容量Cが大きいほど動作周波数は小さいことが分かる。つまり、容量が大きいと回路の高速動作は実現し難くなってしまう。
従来技術が記載された特許文献1には、試験パッドを介してボンディングパッドの平行指状部の組に接続されたゲート又は他の電極が設けられている。これにより、ボンディングパッド部の接続を達成しながらボンディング工程の大きな位置合わせ不良に対処できることが記載されている。
また、本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された半導体集積回路と、前記半導体基板上に形成された多層配線層とを備え、前記多層配線層の各層の配線層に含まれ、各層が電気的に接続された複数のパッドは、前記半導体集積回路と配線を介して電気的に接続され且つ所定の大きさを有し、前記パッドには複数の開口が形成されており、前記多層配線層の各パッドは、前記最下層のパッドの前記配線が接続された側の領域と当該領域とは反対側の領域とからなり、前記多層配線層の各パッドは、下層に行くほど前記反対側の領域の開口面積を大きくすることを特徴としている。
図1は、半導体基板に形成された半導体集積回路(LSI)を透視して示した半導体装置表面を示す平面図、図2は、図1の半導体装置に形成された多層配線構造のパッド(PAD)構成を説明する概略断面図、図3は、図2の各層のパッドの形状を示す平面図、図4は、半導体集積回路の高速動作を阻害するローパスフィルタ(LPF)の回路図である。
図1に示す半導体装置において、半導体基板表面領域には半導体集積回路(LSI)2が形成され、この半導体基板上に形成された多層配線構造(この実施例では、例えば、5層で説明している)の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜4に被覆され、多層配線構造の最上層配線を構成するパッド(PAD)3が部分的に露出している。多層配線構造の最下層配線を構成するパッド3は、配線5を介して半導体集積回路(LSI)に電気的に接続されている。各層のパッド間は、層間絶縁膜(図示しない)に形成されたビアホールに埋め込まれたビアコンタクト6により電気的に接続されている。
図2に示す多層配線構造に外部端子(Bonding)からパッド3を通リ、配線5を介して半導体集積回路2に電流が流れる場合、パッド構成(M1〜M5)の断面構造上での電流の道筋は矢印方向に流れる。即ち各パッドの右側は電流が殆ど流れないと考えられる。また、階層を降りて行くに従ってその傾向は強くなっていくと考えられるので、階層が下るに従って各パッドの右側はa<b<c<dと大幅に削減できる(図3参照)。つまり、この実施例では、実際に電流が流れる部分(電流経路という)は残し、流れない部分(電流経路から外れた領域)を削除する。また、パッドの削除する部分は、電流の流れる方向とは垂直に削除する(図3参照)。
次に、ビアコンタクト6が埋め込まれた層間絶縁膜上に第2層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第2層目のパッドM2を含む配線を形成する。この時、パッドM2は、標準の大きさより電流の流れる方向とは直角の方向の辺を長さc分だけ削除するように短くする。この時、第1層目のパッドM1と第2層目のパッドM2とは複数のビアコンタクト6を介して電気的に接続される。
一般的に容量は、次式で表される。εは、誘電定数であり、Sは、対向する金属(パッド)あるいはパッドと半導体基板の対向面積であり、dは、金属(パッド)間あるいはパッドと半導体基板間を表す。
C=ε×S/d ・・・(2)
つまり、面積を削減することによって容量が大幅に削減できる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Rとパッド(PAD)容量Cで生じるローパスフィルタ(LPF)(図4参照)の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
図5は、半導体装置に設けられた多層配線構造のパッド(PAD)構成を説明する概略断面図及びパッド形状を示す平面図である。
この実施例の半導体装置において、半導体基板表面領域には半導体集積回路(LSI)22が形成され、半導体基板上に形成された多層配線構造(この実施例では、例えば、5層で説明している)の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜に被覆され、多層配線構造の最上層配線を構成するパッド(M5)23が部分的に露出している。多層配線構造の最下層配線を構成するパッド(M1)23は、配線25を介して半導体集積回路(LSI)22に電気的に接続されている。
次に、ビアコンタクト26が埋め込まれた層間絶縁膜上に第2層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第2層目のパッド23(M2)を含む配線を形成する。パッド23(M2)は、パッド23(M1)と同じ大きさである。この後、パッド23(M2)に所定の間隔で複数の開口28を設ける。第1層目のパッド23(M1)と第2層目のパッド23(M2)とは複数のビアコンタクト26を介して電気的に接続される。
従来例では、各階層のパッドは、金属層面積をフルに使っていることになるが、この実施例では、図5(a)に示すように、各階層のパッド23を開口して面積の削減を実現する。ビアコンタクト26と開口28を交互に配置することによって約50%の面積を削減することができる。
以上のように、この実施例では、パッドを開口する工程は増えるが、面積を削減することによって容量が大幅に削減できる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Rとパッド容量Cで生じるローパスフィルタ(LPF)(図4参照)の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
図6は、半導体装置に設けられた多層配線構造のパッド(PAD)構成を説明する概略断面図及びパッド形状を示す平面図である。
この実施例の半導体装置において、半導体基板表面領域には半導体集積回路(図示しない)が形成され、半導体基板上に形成された多層配線構造(この実施例では、例えば、5層で説明している)の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜に被覆され、多層配線構造の最上層配線を構成するパッド(M5)33が部分的に露出している。多層配線構造の最下層配線を構成するパッド(M1)33は、配線を介して半導体集積回路に電気的に接続されている。
この実施例の多層配線構造の形成方法は、パッドに開口を形成する工程に代えてパッドに切り欠きを形成する工程を実施する以外は、実施例2と同じであるので説明を略する。従来例では、各階層のパッドは、金属層面積をフルに使っていることになるが、この実施例では、各階層のパッドに切り込みをいれて簾状にして面積の削減を実現する。
この実施例では、パッドに電流の流れる方向と平行に切り欠きを設けて簾状にすることによって面積を削減しているが、実施例2で説明したパッドに開口を設ける手段を併用することも可能である。このように2つの方法を併用すればパッド面積を更に有効に削減することができる。
図7は、半導体装置に設けられた多層配線構造のパッド(PAD)構成を説明する概略断面図及びパッド形状を示す平面図である。
図7に示す半導体装置において、半導体基板表面領域には半導体集積回路(LSI)42が形成され、この半導体基板上に形成された多層配線構造(この実施例では、例えば、5層で説明している)の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜(図示しない)に被覆され、多層配線構造の最上層配線を構成するパッド(PAD)43が部分的に露出している。多層配線構造の最下層配線を構成するパッド43(M1)は、配線45を介して半導体集積回路(LSI)42に電気的に接続されている。各層のパッド間は、層間絶縁膜(図示しない)に形成されたビアホールに埋め込まれたビアコンタクト46により電気的に接続されている。
次に、多層配線構造の形成方法を説明する。半導体集積回路42が形成された半導体基板上に絶縁膜を介して第1層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第1層目のパッドM1を含む配線を形成する。この時、パッドM1は、標準の大きさより電流の流れる方向とは直角の方向の辺を所定の長さ分だけ削除するように短くする。次に、パッドM1に電流の流れる方向と平行に切り欠き41を形成し、さらに、エッチングなどにより、複数の開口48を形成する。
次に、ビアコンタクト46が埋め込まれた層間絶縁膜上に第2層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第2層目のパッドM2を含む配線を形成する。この時、パッドM2は、標準の大きさより電流の流れる方向とは直角の方向の辺を長さ分だけ削除するように短くする。次に、パッドM2に電流の流れる方向と平行に切り欠き41を形成し、さらに、エッチングなどにより、複数の開口48を形成する。この時、第1層目のパッドM1と第2層目のパッドM2とは複数のビアコンタクト46を介して電気的に接続される。
以上、この実施例では3つの方法で面積を削減することによって容量を大幅に削減することができる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Rとパッド(PAD)容量Cで生じるローパスフィルタ(LPF)(図4参照)の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
図8は、半導体装置のパッド形状を示す平面図である。この実施例では、実施例2で説明したパッドに開口を形成してパッド面積を削減する方法と同じである。例えば、図1に示す半導体装置に電流を流した場合、パッドの断面構造上での電流の道筋は一定に矢印方向になるために、各パッドの右側は電流が殆ど流れない。また、階層を下るにしたがって、その傾向は強くなって行くと考えられるので、階層を降りて行くにしたがって、各パッドの右側は大幅に削減できる。
本発明は、このような知見に基づいてなされたものであり、各パッドの電流の流れない領域の開口面積を大きくし、電流の流れる領域の開口面積を小さくしたものである。図8に示すように、パッド53電流の流れる領域にはビアコンタクト56と1開口58とが、例えば、交互に配列している。したがって、この部分のパッド面積の減少は、約50%である。これに対して、電流の流れない領域では2つのビアコンタクト56の間に例えば、2つの開口58が配列するように設けられている。したがって、この部分のパッド面積の減少は、約67%である。パッド面積を減少させるために、電流の流れない領域の開口サイズを電流の流れる領域の開口サイズより大きくするようにしても良いし、電流の流れない領域をパッドから削除(実施例1参照)しても良い。
そこで、図1等に示される本発明のPAD構成を用いると電流密度が大きくなる部分が無く、しかも寄生容量もメタル(Metal) 面積の削減によって減少させているので最適なPAD構成が得られる。図9、10で表示されている点線矢印は電流の流れを示している。
2、22、42・・・半導体集積回路
3、23、33、43、53・・・パッド(PAD)
4・・・パッシベーション膜
5、25、45・・・配線
6、26、36、46、56・・・ビアコンタクト
7、27、37、47・・・外部端子
8・・・首部分
9・・・電流密度の大きい部分
28、48、58・・・開口
31、41・・・切り欠き
Claims (5)
- 半導体基板と、
前記半導体基板に形成された半導体集積回路と、
前記半導体基板上に形成された多層配線層とを備え、
前記多層配線層の各層の配線層に含まれ、各層が電気的に接続された複数のパッドは、前記半導体集積回路と配線を介して電気的に接続され且つ所定の大きさを有し、下層に行くほど面積が減少していることを特徴とする半導体装置。 - 前記多層配線層の最下層のパッドは、前記半導体集積回路と前記配線を介して電気的に接続されており、前記多層配線層の各パッドは、前記最下層のパッドの前記配線が接続された側の領域と当該領域とは反対側の領域とからなり、前記多層配線層の各パッドの面積の減少は、前記反対側の領域が削減されていることを特徴とする請求項1に記載の半導体装置。
- 前記多層配線層のパッドには複数の開口が形成されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記多層配線層のパッドには少なくとも1つの切り欠き部が形成され、前記切り欠き部によって簾状部が形成されていることを特徴とする請求項1乃至請求項3のいずれかに記載された半導体装置。
- 半導体基板と、
前記半導体基板に形成された半導体集積回路と、
前記半導体基板上に形成された多層配線層とを備え、
前記多層配線層の各層の配線層に含まれ、各層が電気的に接続された複数のパッドは、前記半導体集積回路と配線を介して電気的に接続され且つ所定の大きさを有し、前記パッドには複数の開口が形成されており、前記多層配線層の各パッドは、前記最下層のパッドの前記配線が接続された側の領域と当該領域とは反対側の領域とからなり、前記多層配線層の各パッドは、下層に行くほど前記反対側の領域の開口面積を大きくすることを特徴とする半導体装置。
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