JP2006313824A - 半導体装置 - Google Patents

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Abstract

【課題】 パッド容量を低減させることによって半導体装置に組込まれた半導体集積回路の高速動作が実現する。
【解決手段】 半導体集積回路２が設けられた半導体基板上の多層配線層の各層の複数のパッド３（Ｍ１〜Ｍ５）は最上層以外は、最上層のパッドＭ５に対して面積が削減（ａ〜ｄ）されている。パッド面積の削減方法としては、パッドに複数の開口を形成する、パッドに少なくとも１つの切り欠きを形成し複数の切り欠きによってパッドを簾状にする方法がある。面積を削減して容量が大幅に削減できる。容量の削減によって回路動作を鈍らせる配線の金属抵抗とパッド容量で生じるローパスフィルタの影響を著しく低下できる。したがって、半導体装置の高速動作の低下を防ぐことが可能になる。
【選択図】 図２

Description

本発明は、パッド(PAD) を有する多層配線構造を備えた半導体装置に関するものである。
近年、デバイスが微細化されるようになってきたことにより、回路の高速動作を実現できるようになってきた。また、多層配線技術が進歩してきたことによって何層もの金属層を配線として積層することができるようになった。そのため接続電極であるパッドを構成する金属層も必然的に増加していくこととなり、その結果、各金属層間の容量やパッド−基板間の容量が無視できなくなってきた。このような技術的な背景から、パッド容量を削減できるような提案の必要性が強まってきている。
以上のことから、パッドに大きな容量がある場合、回路の高速動作の実現が厳しくなることが問題点として挙げられる。これに関して説明する。一般的に配線には抵抗があるため、その配線抵抗とパッド容量とがローパスフィルタ(LPF）として働いてしまい、高周波成分をカットするため、回路動作を鈍らせてしまう。ローパスフィルタの周波数特性ｆは、次式で表される。Ｒは配線抵抗であり、Ｃはパッド容量を表す。
ｆ＝１／（２πＲＣ） ・・・（１）
（１）式から、配線抵抗Ｒを一定として考えると、パッド容量Ｃが大きいほど動作周波数は小さいことが分かる。つまり、容量が大きいと回路の高速動作は実現し難くなってしまう。
従来の多層配線構造を備えた半導体装置は、シリコンなどの半導体基板に半導体素子や集積回路が形成され、これらの集積回路等が半導体基板上に形成された多層配線構造を構成するパッドを介して外部と電気的に接続されるように構成されている。そして、多層配線構造の最上層に形成されたパッドから電流が半導体基板内部に流れるようになっている。多層配線構造は、少なくとも２層の金属配線層が半導体基板上に形成され、その間は、複数の層間絶縁膜によって相互に絶縁されている。そして、上層及び下層のパッドは層間絶縁膜に形成された複数のビア（コンタクト）によって電気的に接続されている。そして、各層のパッドはいずれも同じ大きさであり、最上層のパッドには外部端子となるワイヤがボンディングされる。
従来技術が記載された特許文献１には、試験パッドを介してボンディングパッドの平行指状部の組に接続されたゲート又は他の電極が設けられている。これにより、ボンディングパッド部の接続を達成しながらボンディング工程の大きな位置合わせ不良に対処できることが記載されている。
特表２００３−５１０８４３号公報
本発明は、パッド容量を低減させることによって回路の高速動作が実現する半導体装置を提供する。
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された半導体集積回路と、前記半導体基板上に形成された多層配線層とを備え、前記多層配線層の各層の配線層に含まれる複数のパッドは、所定の大きさを有し、且つこれらのパッドには複数の開口が形成されていることを特徴としている。
また、本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された半導体集積回路と、前記半導体基板上に形成された多層配線層とを備え、前記多層配線層の最上層の配線層以外の各層の配線層に含まれる複数のパッドは、前記最上層の配線層のパッドに対して面積が削減されていることを特徴としている。
また、本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された半導体集積回路と、前記半導体基板上に形成された多層配線層とを備え、前記多層配線層の各層の配線層に含まれる複数のパッドは、所定の大きさを有し、且つこれらのパッドには少なくとも１つの切り欠き部が形成され、複数の前記切り欠き部によって簾状部が形成されていることを特徴としている。
本発明は、多層配線構造の各金属層のパッド構成の面積を減らすことによってパッド容量が削減され、その結果集積回路の高速動作が実現する。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図１乃至図４を参照して実施例１を説明する。
図１は、半導体基板に形成された半導体集積回路（ＬＳＩ）を透視して示した半導体装置表面を示す平面図、図２は、図１の半導体装置に形成された多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図、図３は、図２の各層のパッドの形状を示す平面図、図４は、半導体集積回路の高速動作を阻害するローパスフィルタ（ＬＰＦ）の回路図である。
図１に示す半導体装置において、半導体基板表面領域には半導体集積回路（ＬＳＩ）２が形成され、この半導体基板上に形成された多層配線構造（この実施例では、例えば、５層で説明している）の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜４に被覆され、多層配線構造の最上層配線を構成するパッド（ＰＡＤ）３が部分的に露出している。多層配線構造の最下層配線を構成するパッド３は、配線５を介して半導体集積回路（ＬＳＩ）に電気的に接続されている。各層のパッド間は、層間絶縁膜（図示しない）に形成されたビアホールに埋め込まれたビアコンタクト６により電気的に接続されている。
半導体基板１上の多層配線構造のパッドは、図２に示すように下層に行くほど面積が減少している。そして、最下層の第１層目のパッドＭ１は、半導体集積回路とは直接電気的に接続されている。第１層目のパッドＭ１の上に順次第２層目乃至第５層目のパッドＭ２〜Ｍ５が積層されている。第５層目のパッドＭ５は、面積は削減されておらず従来のものと同じ標準の大きさである。第５層目より下の第４層目のパッドＭ４は、幅ａの大きさだけ削除されている。第４層目より下の第３層目のパッドＭ３は、幅ｂの大きさだけ削除されている。第３層目より下の第２層目のパッドＭ２は、幅ｃの大きさだけ削除されている。第２層目より下の第１層目のパッドＭ１は、幅ｄの大きさだけ削除されている。削除の割合は、ａ＜ｂ＜ｃ＜ｄの順に大きくなっている。
図２に示す多層配線構造に外部端子（Ｂｏｎｄｉｎｇ）からパッド３を通リ、配線５を介して半導体集積回路２に電流が流れる場合、パッド構成（Ｍ１〜Ｍ５）の断面構造上での電流の道筋は矢印方向に流れる。即ち各パッドの右側は電流が殆ど流れないと考えられる。また、階層を降りて行くに従ってその傾向は強くなっていくと考えられるので、階層が下るに従って各パッドの右側はａ＜ｂ＜ｃ＜ｄと大幅に削減できる（図３参照）。つまり、この実施例では、実際に電流が流れる部分は残し、流れない部分を削除する。また、パッドの削除する部分は、電流の流れる方向とは垂直に削除する（図３参照）。
次に、多層配線構造の形成方法を説明する。半導体集積回路２が形成された半導体基板上に絶縁膜を介して第１層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第１層目のパッドＭ１を含む配線を形成する。この時、パッドＭ１は、標準の大きさより電流の流れる方向とは直角の方向の辺を長さｄ分だけ削除するように短くする。次に、半導体基板上に第１層目のパッドＭ１を含む配線を被覆するように有機膜、シリコン酸化膜やＬｏｗ−ｋ膜のような低誘電率化された絶縁膜などから選択された層間絶縁膜（図示しない）を形成する。そして、これにエッチングなどにより、ビアホールを形成し、これにアルミニウムなどの導電膜を埋め込んでビアコンタクト６を形成する。
次に、ビアコンタクト６が埋め込まれた層間絶縁膜上に第２層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第２層目のパッドＭ２を含む配線を形成する。この時、パッドＭ２は、標準の大きさより電流の流れる方向とは直角の方向の辺を長さｃ分だけ削除するように短くする。この時、第１層目のパッドＭ１と第２層目のパッドＭ２とは複数のビアコンタクト６を介して電気的に接続される。
以下、同様の方法により層間絶縁膜及び層間絶縁膜上の第３層目乃至第５層目のパッドＭ３〜Ｍ５を順次形成し、第２層目のパッドＭ２を含むパッド間を層間絶縁膜に埋め込まれたビアコンタクト６により電気的に接続する。その後、多層配線構造表面をパッシベーション膜４により保護する。そして、最上層のパッドＭ５の表面を部分的にパッシベーション膜４から露出させて、この部分に外部端子となるワイヤ７をボンディングする。
一般的に容量は、次式で表される。εは、誘電定数であり、Ｓは、対向する金属（パッド）あるいはパッドと半導体基板の対向面積であり、ｄは、金属（パッド）間あるいはパッドと半導体基板間を表す。
Ｃ＝ε×Ｓ／ｄ ・・・（２）
つまり、面積を削減することによって容量が大幅に削減できる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Ｒとパッド（ＰＡＤ）容量Ｃで生じるローパスフィルタ（ＬＰＦ）（図４参照）の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
次に、図５を参照して実施例２を説明する。
図５は、半導体装置に設けられた多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図及びパッド形状を示す平面図である。
この実施例の半導体装置において、半導体基板表面領域には半導体集積回路（ＬＳＩ）２２が形成され、半導体基板上に形成された多層配線構造（この実施例では、例えば、５層で説明している）の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜に被覆され、多層配線構造の最上層配線を構成するパッド（Ｍ５）２３が部分的に露出している。多層配線構造の最下層配線を構成するパッド（Ｍ１）２３は、配線５を介して半導体集積回路（ＬＳＩ）２２に電気的に接続されている。
半導体基板上の多層配線構造のパッド２３（Ｍ１〜Ｍ５）は、図５（ｂ）に示すように各層同じ大きさであり、従来の半導体装置に用いるパッドと大きさは変わらない。最下層の第１層目のパッドＭ１は、半導体集積回路とは直接電気的に接続されている。第１層目のパッドＭ１の上に順次第２層目乃至第５層目のパッドＭ２〜Ｍ５が積層されている。このように、実施例２で用いるパッドは、従来の半導体装置に用いるパッドとは大きさが変わらない。しかし、各層のパッド（Ｍ１〜Ｍ５）は、それぞれ開口２８が形成されており、この開口により面積が従来のものより削減されている。各層のパッド間は、層間絶縁膜（図示しない）に形成されたビアホールに埋め込まれたビアコンタクト２６により電気的に接続されている。
次に、多層配線構造の形成方法を説明する。半導体集積回路２２が形成された半導体基板上に絶縁膜を介して第１層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第１層目のパッド２３（Ｍ１）を含む配線を形成する。この時、パッド２３（Ｍ１）は、従来と同じ大きさである。この後、パッド２３（Ｍ１）に所定の間隔で複数の開口２８を設ける。次に、半導体基板上に第１層目のパッド２３（Ｍ１）を含む配線を被覆するように有機膜、シリコン酸化膜やＬｏｗ−ｋ膜のような低誘電率化された絶縁膜などから選択された層間絶縁膜（図示しない）を形成する。層間絶縁膜は、パッドの開口内に入り込む。次に、層間絶縁膜にエッチングなどにより、ビアホールを形成し、これにアルミニウムなどの導電膜を埋め込んでビアコンタクト２６を形成する。
次に、ビアコンタクト２６が埋め込まれた層間絶縁膜上に第２層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第２層目のパッド２３（Ｍ２）を含む配線を形成する。パッド２３（Ｍ２）は、パッド２３（Ｍ１）と同じ大きさである。この後、パッド２３（Ｍ２）に所定の間隔で複数の開口２８を設ける。第１層目のパッド２３（Ｍ１）と第２層目のパッド２３（Ｍ２）とは複数のビアコンタクト２６を介して電気的に接続される。
以下、同様の方法により層間絶縁膜及び層間絶縁膜上の第３層目乃至第５層目のパッド２３（Ｍ３〜Ｍ５）を順次形成し、第２層目のパッド２３（Ｍ２）を含むパッド間を層間絶縁膜に埋め込まれたビアコンタクト２６により電気的に接続する。その後、多層配線構造表面をパッシベーション膜（図示しない）により保護する。そして、最上層のパッド２３（Ｍ５）の表面を部分的にパッシベーション膜から露出させて、この部分に外部端子となるワイヤ２７をボンディングする。
従来例では、各階層のパッドは、金属層面積をフルに使っていることになるが、この実施例では、図５（ａ）に示すように、各階層のパッド２３を開口して面積の削減を実現する。ビアコンタクト２６と開口２８を交互に配置することによって約５０％の面積を削減することができる。
以上のように、この実施例では、パッドを開口する工程は増えるが、面積を削減することによって容量が大幅に削減できる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Ｒとパッド容量Ｃで生じるローパスフィルタ（ＬＰＦ）（図４参照）の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
この実施例では、パッドに開口を設けることによって面積を削減しているが、実施例１で説明したパッドの電流が流れない部分を削除する手段を併用することも可能である。このように２つの方法を併用すればパッド面積を更に有効に削減することができる。
次に、図６を参照して実施例３を説明する。
図６は、半導体装置に設けられた多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図及びパッド形状を示す平面図である。
この実施例の半導体装置において、半導体基板表面領域には半導体集積回路（図示しない）が形成され、半導体基板上に形成された多層配線構造（この実施例では、例えば、５層で説明している）の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜に被覆され、多層配線構造の最上層配線を構成するパッド（Ｍ５）３３が部分的に露出している。多層配線構造の最下層配線を構成するパッド（Ｍ１）３３は、配線を介して半導体集積回路に電気的に接続されている。
半導体基板上の多層配線構造のパッド３３（Ｍ１〜Ｍ５）は、図６（ｂ）に示すように各層同じ大きさであり、従来の半導体装置に用いるパッドと大きさは変わらない。最下層の第１層目のパッド３３（Ｍ１）は、半導体集積回路とは直接電気的に接続されている。第１層目のパッド３３（Ｍ１）の上に順次第２層目乃至第５層目のパッドＭ２〜Ｍ５が積層されている。このように、実施例３で用いるパッドは、従来の半導体装置に用いるパッドとは大きさが変わらない。しかし、各層のパッド３３（Ｍ１〜Ｍ５）は、それぞれ電流の流れる方向に沿って複数の切り欠き３１が形成されており、この切り欠き３１を形成することにより、簾上になっている。この切り欠き３１により面積が従来のものより削減されている。各層のパッド間は、層間絶縁膜（図示しない）に形成されたビアホールに埋め込まれたビアコンタクト３６により電気的に接続されている。
この実施例の多層配線構造の形成方法は、パッドに開口を形成する工程に代えてパッドに切り欠きを形成する工程を実施する以外は、実施例２と同じであるので説明を略する。従来例では、各階層のパッドは、金属層面積をフルに使っていることになるが、この実施例では、各階層のパッドに切り込みをいれて簾状にして面積の削減を実現する。
以上のように、この実施例では、パッドに電流の流れる方向と平行に切り欠きを形成する工程は増えるが、面積を削減することによって容量が大幅に削減できる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Ｒとパッド容量Ｃで生じるローパスフィルタ（ＬＰＦ）（図４参照）の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
この実施例では、パッドに電流の流れる方向と平行に切り欠きを設けて簾状にすることによって面積を削減しているが、実施例２で説明したパッドに開口を設ける手段を併用することも可能である。このように２つの方法を併用すればパッド面積を更に有効に削減することができる。
次に、図７を参照して実施例４を説明する。
図７は、半導体装置に設けられた多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図及びパッド形状を示す平面図である。
図７に示す半導体装置において、半導体基板表面領域には半導体集積回路（ＬＳＩ）４２が形成され、この半導体基板上に形成された多層配線構造（この実施例では、例えば、５層で説明している）の表面は、シリコン窒化膜やシリコン酸化膜などのパッシベーション膜（図示しない）に被覆され、多層配線構造の最上層配線を構成するパッド（ＰＡＤ）４３が部分的に露出している。多層配線構造の最下層配線を構成するパッド４３（Ｍ１）は、配線４５を介して半導体集積回路（ＬＳＩ）４２に電気的に接続されている。各層のパッド間は、層間絶縁膜（図示しない）に形成されたビアホールに埋め込まれたビアコンタクト４６により電気的に接続されている。
半導体基板１上の多層配線構造のパッド４３は、図７（ａ）に示すように下層に行くほど面積が減少している。さらに、各パッド４３には複数の開口４８が形成され、電流の流れる方向と平行に複数の切り欠け４１が設けられて簾状になっている。そして、最下層の第１層目のパッドＭ１は、半導体集積回路とは直接電気的に接続されている。第１層目のパッドＭ１の上に順次第２層目乃至第５層目のパッドＭ２〜Ｍ５が積層されている。第５層目のパッドＭ５は、面積は削減されておらず従来のものと同じ標準の大きさである。第５層目より下の第４層目のパッドＭ４は、所定の幅だけ削除されている。第４層目より下の第３層目のパッドＭ３は、パッドＭ４の削除幅より大きく削除されている。第３層目より下の第２層目のパッドＭ２は、パッドＭ３の削除幅より大きく削除されている。第２層目より下の第１層目のパッドＭ１は、パッドＭ２の削除幅より大きく削除されている。
図７（ａ）に示す多層配線構造に外部端子（Ｂｏｎｄｉｎｇ）４７からパッド４３（Ｍ１〜Ｍ５）を通リ、配線４５を介して半導体集積回路４２に電流が流れる場合、パッド構成（Ｍ１〜Ｍ５）の断面構造上での電流の道筋は矢印方向に流れる。即ち各パッドの右側は電流が殆ど流れない。また、階層を降りて行くに従ってその傾向は強くなっていくと考えられるので、階層が下るに従って各パッドの右側は大幅に削減できる。つまり、この実施例では、実際に電流が流れる部分は残し、流れない部分を削除する。また、パッドの削除する部分は、電流の流れる方向とは垂直に削除する（図７（ａ））。
次に、多層配線構造の形成方法を説明する。半導体集積回路４２が形成された半導体基板上に絶縁膜を介して第１層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第１層目のパッドＭ１を含む配線を形成する。この時、パッドＭ１は、標準の大きさより電流の流れる方向とは直角の方向の辺を所定の長さ分だけ削除するように短くする。次に、パッドＭ１に電流の流れる方向と平行に切り欠き４１を形成し、さらに、エッチングなどにより、複数の開口４８を形成する。
次に、半導体基板上に第１層目のパッドＭ１を含む配線を被覆するように有機膜、シリコン酸化膜やＬｏｗ−ｋ膜のような低誘電率化された絶縁膜などから選択された層間絶縁膜（図示しない）を形成する。そして、これにエッチングなどにより、ビアホールを形成し、これにアルミニウムなどの導電膜を埋め込んでビアコンタクト４６を形成する。
次に、ビアコンタクト４６が埋め込まれた層間絶縁膜上に第２層目の配線を構成するアルミニウムもしくはその合金などの金属層をパターニングして第２層目のパッドＭ２を含む配線を形成する。この時、パッドＭ２は、標準の大きさより電流の流れる方向とは直角の方向の辺を長さ分だけ削除するように短くする。次に、パッドＭ２に電流の流れる方向と平行に切り欠き４１を形成し、さらに、エッチングなどにより、複数の開口４８を形成する。この時、第１層目のパッドＭ１と第２層目のパッドＭ２とは複数のビアコンタクト４６を介して電気的に接続される。
以下、同様の方法により層間絶縁膜及び層間絶縁膜上の第３層目乃至第５層目のパッドＭ３〜Ｍ５を順次形成し、第２層目のパッドＭ２を含むパッド間を層間絶縁膜に埋め込まれたビアコンタクト４６により電気的に接続する。そして、各パッドＭ３〜Ｍ５に電流の流れる方向と平行に切り欠き４１を形成し、さらに、エッチングなどにより、複数の開口４８を形成する。その後、多層配線構造表面をパッシベーション膜（図示しない）により保護する。そして、最上層のパッドＭ５の表面を部分的にパッシベーション膜から露出させて、この部分に外部端子となるワイヤ４７をボンディングする。
以上、この実施例では３つの方法で面積を削減することによって容量を大幅に削減することができる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Ｒとパッド（ＰＡＤ）容量Ｃで生じるローパスフィルタ（ＬＰＦ）（図４参照）の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
この様に、今まで提案してきた各パッドの面積を減らし容量を削減する方法は、同時に使用することが出来るため、従来のパッドと比較すると大幅に容量が削減される。しかし、パッドに大きな電流が流れるといったような場合には、パッド金属を削減しすぎると狙った電流が流れない恐れがあるので、そういう場合には説明した全ての方法を取り入れずにケースバイケースで採用して併用する必要がある。
次に、図８を参照して実施例５を説明する。
図８は、半導体装置のパッド形状を示す平面図である。この実施例では、実施例２で説明したパッドに開口を形成してパッド面積を削減する方法と同じである。例えば、図１に示す半導体装置に電流を流した場合、パッドの断面構造上での電流の道筋は一定に矢印方向になるために、各パッドの右側は電流が殆ど流れない。また、階層を下るにしたがって、その傾向は強くなって行くと考えられるので、階層を降りて行くにしたがって、各パッドの右側は大幅に削減できる。
本発明は、このような知見に基づいてなされたものであり、各パッドの電流の流れない領域の開口面積を大きくし、電流の流れる領域の開口面積を小さくしたものである。図８に示すように、パッド５３電流の流れる領域にはビアコンタクト５６と１開口５８とが、例えば、交互に配列している。したがって、この部分のパッド面積の減少は、約５０％である。これに対して、電流の流れない領域では２つのビアコンタクト５６の間に例えば、２つの開口５８が配列するように設けられている。したがって、この部分のパッド面積の減少は、約６７％である。パッド面積を減少させるために、電流の流れない領域の開口サイズを電流の流れる領域の開口サイズより大きくするようにしても良いし、電流の流れない領域をパッドから削除（実施例１参照）しても良い。
以上のように、この実施例では、パッドに電流の流れる方向と平行に切り欠きを形成する工程は増えるが、開口密度を電流の流れる領域と流れない領域とで変える事で、パッド面積の削減を有効に行うことが可能になる。パッド面積を削減することによって容量が大幅に削減できる。容量が削減できれば、回路動作を鈍らせる配線の金属抵抗Ｒとパッド容量Ｃで生じるローパスフィルタ（ＬＰＦ）（図４参照）の影響を著しく低下させることができる。従って、高速動作の低下を防ぐことが可能になる。
そもそも半導体装置を高速動作させる為には電流を多く流す必要がある。そのため、プロトタイプとして図９に示すように最上層のパッドの横に、「首」といわれる部分８を設け、これを電流経路として電流が多く流れるように工夫している。「首」部分８は、多層のパッド間を多数のビアで接続した構成を成し電流が多く流れるようになっている。しかし、このようなＰＡＤ構造だとボンディング部７に接するパッド３と「首」部分８との間は、電流密度が大きくなってしまう部分（電流密度の大きい部分）９であり、このような部分９があるのは最適な構成とは言えない。そこで、プロトタイプとしての図１０のＰＡＤ構成を考えると、ボンディング部７とパッド３との間に電流密度が大きくなる部分は存在しない。この構成だと集積回路（ＬＳＩ）からボンディングワイヤに向けて電流が流れる際に、電流密度が極端に大きくなるところは存在しないからである。しかし、この構成では寄生容量が大きくなってしまうという問題がある。これは、高速動作を目指す半導体装置では大きな問題である。
そこで、図１等に示される本発明のＰＡＤ構成を用いると電流密度が大きくなる部分が無く、しかも寄生容量もメタル(Metal) 面積の削減によって減少させているので最適なＰＡＤ構成が得られる。図９、１０で表示されている点線矢印は電流の流れを示している。
本発明の一実施例である実施例１の半導体基板に形成された半導体集積回路（ＬＳＩ）を透視して示した半導体装置表面を示す平面図。 図１の半導体装置に形成された多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図。 図２の各層のパッドの形状を示す平面図。 半導体集積回路の高速動作を阻害するローパスフィルタ（ＬＰＦ）の回路図。 本発明の一実施例である実施例２の半導体装置に設けられた多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図及びパッド形状を示す平面図。 本発明の一実施例である実施例３の半導体装置に設けられた多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図及びパッド形状を示す平面図。 本発明の一実施例である実施例４の半導体装置に設けられた多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図及びパッド形状を示す平面図。 本発明の一実施例である実施例５の半導体装置のパッド形状を示す平面図。 プロトタイプとしての半導体装置に形成された多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図。 プロトタイプとしての半導体装置に形成された多層配線構造のパッド（ＰＡＤ）構成を説明する概略断面図。
符号の説明
１・・・半導体基板
２、２２、４２・・・半導体集積回路
３、２３、３３、４３、５３・・・パッド（ＰＡＤ）
４・・・パッシベーション膜
５、２５、４５・・・配線
６、２６、３６、４６、５６・・・ビアコンタクト
７、２７、３７、４７・・・外部端子
８・・・首部分
９・・・電流密度の大きい部分
２８、４８、５８・・・開口
３１、４１・・・切り欠き

Claims (5)

  1. 半導体基板と、
    前記半導体基板に形成された半導体集積回路と、
    前記半導体基板上に形成された多層配線層とを備え、
    前記多層配線層の各層の配線層に含まれる複数のパッドは、所定の大きさを有し、且つこれらのパッドには複数の開口が形成されていることを特徴とする半導体装置。
  2. 前記多層配線層の前記パッドは、前記半導体集積回路と配線を介して電気的に接続されており、外部からの電流が前記多層配線層の最上層の配線層から最下層の配線層を通って前記半導体集積回路に流れる場合において、前記パッドの電流の流れる部分の開口密度は、零もしくは前記パッドの電流の流れない部分の開口密度より小さくすることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板に形成された半導体集積回路と、
    前記半導体基板上に形成された多層配線層とを備え、
    前記多層配線層の最上層の配線層以外の各層の配線層に含まれる複数のパッドは、前記最上層の配線層のパッドに対して面積が削減されていることを特徴とする半導体装置。
  4. 前記多層配線層の前記パッドは、前記半導体集積回路と配線を介して電気的に接続されており、外部からの電流が前記多層配線層の最上層の配線層から最下層の配線層を通って前記集積回路に流れる場合において、前記パッドの電流の流れない部分の面積が削減されていることを特徴とする請求項３に記載の半導体装置。
  5. 半導体基板と、
    前記半導体基板に形成された半導体集積回路と、
    前記半導体基板上に形成された多層配線層とを備え、
    前記多層配線層の各層の配線層に含まれる複数のパッドは、所定の大きさを有し、且つこれらのパッドには少なくとも１つの切り欠き部が形成され、複数の前記切り欠き部によって簾状部が形成されていることを特徴とする半導体装置。

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