JPH0338043A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に半田バンプ
を介して半導体チップを基板に実装するフリップチップ
方式の半導体集積回路装置に適用して有効な技術に関す
るものである。

〔従来の技術〕

半導体集積回路装置の高密度化、高集積化に伴い、配線
設計の自由度の向上や配線遅延の低減などを目的とする
配線の多層化が必須の技術となっており、例えばバイポ
ーラ・トランジスタで構成した論理ＬＳＩでは、Ａ１（
アルミニウム）４層配線構造が、またＭＯＳ−ＦＥＴで
構成したメガピット（Ｍｂ構成）級のメモリＬＳＩでは
、ＡＩ！２層配線横配線構造されている。

配線を多層化する際の課題となるのは、層間絶縁膜の平
坦化および層間接続孔（スルーホール）の高信頼化であ
り、前者の対策としては、バイアススパッタ技術やＳ　
ＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）　　技術などが用
いられ、後者の対策としては、選択ＣＶＤによるＷ（タ
ングステン）の埋込み技術などが用いられている。

また、多層配線構造を有する半導体集積回路においては
、配線をパターニングする際のレジスト膜の近接効果や
Ａｆ膜をエツチングする際の速度差のため、同一配線層
における配線密度の高い領域と低い領域とで、配線の仕
上がり寸法、特に配線幅に差が生じてしまうという問題
が指摘されている（特開昭６０−１１９７４９号〉。そ
の対策として、上記特開昭６０−１１９７４９号では、
配線密度の低い領域に配線としての機能を有しないダミ
ーペデスタルを配置することによって、同一配線層の配
線密度を均一化する技術が開示されている。

一方、ゲートアレイやマイクロコンピュータなどの論理
ＬＳＩにおいては、集積回路の多機能化、高密度化に伴
い、外部回路との接続を行う端子（入出力ピン〉の数が
急速に増大し、半導体チップの周辺部に設けたポンディ
ングパッドにワイヤを接続して外部回路との接続を行う
ワイヤボンディング方式が限界に達している。またワイ
ヤボンディング方式は、内部領域の配線を周辺部のポン
ディングパッドまで引き回すので配線長が長くなり、信
号伝達速度が遅延する欠点があるため、高速動作が要求
される論理ＬＳＩの実装方式としては不向きである。

このような理由から、集積回路の最上層配線に半田など
で構成されたバンプ（Ｂｕｍｐ、突起電極）を接合し、
このバンプを介してチップを基板に実装する、いわゆる
フリップチップ方式が注目されている。フリップチップ
方式は、チップの周辺部のみならず、内部領域にも端子
を設けることができるので、チップの多ピン化を促進す
ることができる利点がある。またフリップチップ方式は
、ワイヤボンディング方式に比べてチップ上の配線長を
短くすることができるので、高速動作が要求される論理
ＬＳＩに好適な実装方式である。

上記フリップチップ方式については、例えばＩＢＭ社発
行、ｒｌＢＭジャーナル・オブ・リサーチ・アンド・デ
ィベロップフッ１，１３巻、Ｎα３（ＩＢＭ　Ｊｏｕｒ
ｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌ
ｏｐｍｅｎｔ、　Ｖｏｌ、１３．　ＮＯ，３）Ｊ　Ｐ　
２３９〜Ｆ　２５０に詳細な記載がある。この文献によ
れば、最上層配線への半田バンプの接続は、次のように
して行われる。

まず、チップの表面を保護するパッシベーション膜をエ
ツチングで開孔し、最上層のＡｌ配線に達するコンタク
トホールを設けて電極パッドを形成する。次に、蒸着法
を用いて電極パッド上に、例えばＣｒ（クロム）、Ｃｕ
（銅）およびＡｕＣ金〉の薄膜を順次積層して半田下地
層（ＢＬＭ；Ｂｕｍｐ　Ｌｉｍ構成ｔｉｎｇ　Ｍｅｔａ
ｌｌｕｒｇｙ）を形成する。半田下地層は、コンタクト
ホールの底部、側壁および上縁部を覆うように形成する
。半田下地層の最下層を構成するＣｒは、半田バンプと
Ａｆ電極パッドとの合金化反応を防止するとともに、半
田バンプの外径を決める膜として設けられる。半田下地
層の中間層を構成するＣｕは、半田バンプのぬれ性を向
上させて下地層との接合強度を大きくするために設けら
れる。半田下地層の最上層を＃！或するＡｕは、ＢＬＭ
層の加工プロセスにおいて下層のＣｕの腐食を防止する
ために設けられる。

次に、上記半田下地層の上にスズ（Ｓｎ）／Ｐｂ（鉛〉
合金からなる半田膜を選択的に被着し、リフロー炉内で
この半田膜をウェットバックして半球状の半田バンプを
形成する。

〔発明が解決しようとする課題〕

本発明者は、Ａ１４層配線のような多層配線構造を備え
た半導体集積回路装置の電極パッド上に半田バンプを形
成する際、下記のような問題が生じることを見出した。

すなわち、配線を多層化すると、それにつれて上下方向
の配線の重なりによる下地段差が累積的に増大し、最上
層配線およびその上層のパッシベーション膜の平坦度が
低下するようになる。特にバイポーラ・トランジスタで
構成した論理ＬＳＩは、配線遅延の低減やエレクトロマ
イグレーション耐性向上の見地から、配線の膜厚を厚く
しているので、最上層配線やパッシベーション膜の平坦
度の低下が著しい。

最上層配線やパッシベーション膜の平坦度が低下すると
、下記のような問題が生じて半田バンプの接続信頼・性
が低下する。すなわち、最上層配線の平坦度が低下する
と、電極パッドの平坦度も低下するため、電極パッド上
に形成される半田下地層のカバレージ（段差被覆性）が
低下する。半田下地層の最下層を構成するＣｒのカバレ
ージが低下すると、半田バンプとＡＩ電極パッドとの間
に合金化反応が生じ、接続抵抗が増大する。半田下地層
の中間層を構成するＣｕのカバレージが低下すると、半
田バンプのぬれ性が低下し、下地層との接合強度が低下
する。半田下地層の最上層を構成するＡｕのカバレージ
が低下すると、下層のＣＵが腐食し易くなるので、接続
抵抗の増大や接合強度の低下を引き起こす。またパッシ
ベーション膜の平坦度が低下すると、例えば第１Ｏ図に
示すように、隣り合った二本の最上層配線５０．５０を
跨ぐような位置に半田バンプ５１を形成する際に、パッ
シベーション膜５２の段差部Ａにおいて半田下地層５３
のカバレージが低下し、段差ｍＡの上方の半田バンプ５
１内にボイドやクラックなどの欠陥５４が発生するので
、半田バンプ５１の熱抵抗が増大したり、接合強度が低
下したりする。

本発明の目的は、半田バンプの接続信頼性を向上させる
ことのできる技術を提供することにある。

本発明の他の目的は、上記目的を連成するとともに、半
導体集積回路の多層化を促進することのできる技術を提
供することにある。

本発明のさらに他の目的は、上記目的を達成するととも
に、半導体チップの多ピン化を促進することのできる技
術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

本願の一発明は、絶縁膜によって互いに絶縁された複数
の配線層を備え、かつ、その最上層配線に半田バンプを
接合した半導体集積回路装置において、最上層配線の下
方の配線層の余領域のうち、半田バンプのほぼ下方に位
置する領域にダミーパターンを設けるものである。

〔作用〕

上記した手段によれば、ダミーパターンを設けた領域の
配線（ダミーパターンを含む）密度が高くなるので、そ
の上層に形成される層間絶縁膜の表面が平坦化される。

すなわち、半田バンプのほぼ下方に位置する領域の最上
層配線の下地に段差が生じないので、平坦な電極パッド
を形成することができる。その結果、電極パッド上に形
成される半田下地層のカバレージが良好になるので、半
田バンプの接続信頼性が向上する。

以下、実施例を用いて本発明を詳述する。

〔実施例１〕 本実施例１の半導体集積回路装置は、例えばＡ１４層配
線構造を有するＥ　ＣＬ（Ｅｍ構成ｔｅｒ　Ｃｏｕｐｌ
ｅｄＬｏｇｉｃ）　　ゲートアレイである。

第３図は、このＥＣＬゲートアレイを形成した半導体チ
ップ１を示している。チップｌは、例えばｐ−形シリコ
ン単結晶により構成されている。

チップｌの表面のほぼ全域には、外部回路との接続を行
う端子を構成する多数の半田バンプ２が形成されている
。半田バンプ２は、ＥＣＬゲートアレイの内部回路に電
源（Ｖｉａ、Ｖｔｔ、ＶＣＣなど）を供給するための電
源供給用゛半田バンプ２と、信号を入出力するための信
号用半田バンプ２とで構成されている。

第４図は、一つの電源供給用半田バンプ２とその下方の
第４層Ａ１配線３とを拡大して示している。最上層配線
である第４層Ａ１配線３は、ＥＣＬゲートアレイの内部
回路に電源を供給する電源用配線を構成しており、その
線幅は、例えば数十〜百数十μｍである。半田バンプ２
と第４層Ａｌ配線３とは、コンタクトホール４を通じて
電気的に接続されている。コンタクトホール４は、チッ
プ１の表面を保護するパッシベーション層５をエツチン
グで開孔して形成したものである。半田バンプ２は、コ
ンタクトホール４の底部に露出した第４層Ａｌ配線３、
すなわち電極パッド６上に形成されている。一方、信号
用半田バンプ２は、第３層Ａ１配線のうち、ＥＣＬゲー
トアレイの信号用配線を構成する配線（図示せず）の電
極パッド上に形成されている。

第１図は、上記電源供給用半田バンプ２の下方の領域に
おける配線のレイアウトを示している。

半田バンプ２は、図の実線で囲まれた領域Ｂに配置され
ており、その下方には、前記第４層ＡＩ配。

線３が図の左右方向に延在している。第４層Ａｌ配線３
のさらに下方には、第３層Ａｌ配線７ａ〜７ｄが所定の
間隔を置いて図の上下方向に延在している。第３層Ａｌ
配線７ａ〜７ｄは、ＥＣＬゲートアレイの信号用配線を
構成しており、その線幅は、例えば数μｍである。第４
層Ａｌ配線３と第３層Ａｌ配線７ａ〜７ｄとの間には、
第１図では図示しない層間絶縁膜２９が設けられている
。

第３層Ａｌ配線７ａ〜７ｄと同一の配線層の余領域のう
ち、半田バンプ２の下方領域には、例えば第３層Ａｌ配
線７ａ〜７ｄと同一の材料で構成され、かつ同一の線幅
を有するダミーパターン８が所定の間隔を置いて設け４
れている。ダミーパターン８は、第３層Ａ１配線の配線
チャネルのうち、配線が形成されていない配線チャネル
上に形成されている。ダミーパターン８は、例えば第３
層Ａｌ配線７ａ〜７ｄと同一のマスクを用いて同一の工
程で作成される。

上記ダミーパターン８は、第３層Ａｌ配線７ａ〜７ｄと
同一の材料で構成？、されているが、フローティング状
態となっているので、配線としての機能は有していない
。また、半田バンプ２の下方領域とその近傍にのみ設け
られ、他の領域には設けられていないので、ダミーパタ
ーン８を設けたことによる第３層Ａｌ配線７ａ〜７ｄの
寄生容量の増加は、最小限に抑えられている。

第２図は、上記電源供給用半田バンプ２の下方領域にお
けるチップ１の断面を示している。チップ１の主面には
、例えばｎ゛形のコレクタ埋込み層９が形成され、その
上層には、例えばｎ形シリコンからなるエピタキシャル
層１０が形成されている。エピタキシャル層１０の所定
領域には、例えば５ｉｎ２からなるフィールド絶縁膜１
１が形成され、これにより、素子間および素子内が分離
されている。素子分離用のフィールド絶縁膜１１の下方
には、例えば層１形のチャネルストッパ層１２が形成さ
れている。

フィールド絶縁膜１１で囲まれた領域のエピタキシャル
層１０内には、例えばｐ形の真性ベース領域１３と、例
えばｐ＋形のグラフトベース領域１４と、が形成されて
おり、真性ベース領域１３内には、例えばｎ゛形のエミ
ッタ領域１５が形成されている。また、コレクタ埋込み
層９の一部には、例えばｎ０形のコレクタ取出し領域１
６が接続されている。そして、上記エミッタ領域１５と
、真性ベース領域１３と、真性ベース領域１３の下方に
おけるエピタキシャル層１０およびコレクタ埋込み層９
からなるコレクタ領域とで一つのｎｐｎ形バイポーラ・
トランジスタが構成されている。

そして、上記ｎｐｎ形バイポーラ・トランジスタと図示
しない抵抗とをそれぞれ複数個用いて、例えば第５図に
示すようなＥＣＬ３人力ＯＲゲートなどの基本ゲートが
構成され、さらにこの基本ゲートを多数集積してＥＣＬ
ゲートアレイが構成されている。

前記グラフトベース領域１４、エミッタ領域１５および
コレクタ取出し領域１６の各領域上には、コンタクトホ
ール１７ａ、１？ｂ、１７ｃが設けられている。グラフ
トベース領域１４には、コンタクトホール１７ａを通じ
て、例えばポリシリコンからなるペース引出し電極１８
が接続されている。また、エミッタ領域１５には、コン
タクトホール１７ｂを通じて、例えばポリシリコンから
なるエミッタ引出し電極１９が接続されている。

２０．２１は、例えば５ｉＯａ　からなる絶縁膜である
。絶縁膜２１の上層には、第１９Ａｔ配線２２ａ、２２
ｂ、２２ｃ、２２ｄが形成されている。Ａｌ配線２２ａ
〜２２ｄは、例えばＡｌ−８ｉ−Ｃｕ合金の下層にＴｉ
Ｎ　（チタンナイトライド）などのバリヤメタルを敷い
た積層構造を有しており、その線幅は、例えば数μｍで
ある。Ａｌ配線２２ａは、絶縁膜２１に開孔されたスル
ーホール２３ａを通じてベース引出し電極１８に接続さ
れている。ＡＩ配線２２ｂは、スルーホール２３ｂを通
じてエミッタ引出し電極１９に接続されている。ＡＩ！
配置！２２ｃは、スルーホール２３Ｃおよび前記コンタ
クトホール１７ｃを通じてコレクタ取出し領域１６に接
続されている。すなわち、Ａｌ配線２２ａ、２２ｂ、２
２ｃは、それぞれ前記ｎｐｎ形バイポーラ・トランジス
タのベーズ電極、エミッタ電極、コレクタ電極を構成し
ている。

第１層Ａｌ配線２２ａ〜２２ｄの上層には、例えばプラ
ズマＣＶＤ法で形成された５１ｓＮ＊膜と、Ｓ　ＯＧ（
Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）　　と、プラズマＣＶＤ
法で形成された５ｉｎ２とを積層してなる第１の層間絶
縁膜２４が形成されている。層間絶縁膜２４の上層には
、例えばＡｉ’−３ｉ−Ｃｕ合金からなる第２層Ａｌ配
線２５ａ〜２５ｂが設けられている。

Ａｌ配線２５ａ、２５ｂは、例えば数μｍの線幅を有し
ている。例えばＡ１配！ｔｌ　２５　ａは、層間絶縁膜
２４に形成されたスルーホール２６を通じて第１層Ａｌ
配線２０ａに接続されている。

第２層Ａｌ配線２５ａ〜２５ｂの上層には、例えば前記
第１の層間絶縁膜２４と同様の構成からなる第２の層間
絶縁膜２７が形成されている。層間絶縁膜２７の上層に
は、例えばＡｊ−３ｉ−Ｃ０合金からなる第３層Ａｌ配
線７ａ〜７ｅが設けられている。例えばＡｌ配線７ａは
、層間絶縁膜２７に開孔されたスルーホール２８を通じ
て第４層Ａ１配線２５ａに接続されている。

第３層Ａｌ配線７ａ〜７ｅと同一の配線層の余領域のう
ち、半田バンプ２の下方領域とその近傍には、前記した
複数本のダミーパターン８が設けられている。ダミーパ
ターン８は、例えば半田バンプ２の下方領域とその近傍
に位置する第３層Ａｌ配線７ｂ、７ｃ、７ｄの各々と交
互に、かつ等しい間隔を置いて配置されている。その結
果、バンプ２の下方領域とその近傍とは、同一配線層の
他の領域に比べて配線（ダミーパターンを含む）が高密
度、かつ、均一になっている。

第３層／ｌ’配線７ａ〜７ｅおよびダミーパターン８の
上層には、前記第１の層間絶縁膜２４や第２の層間絶縁
Ｍ２７と同様の構成からなる第３の層間絶縁膜２９が形
成されている。そして、半田バンプ２の下方領域とその
近傍の層間絶縁膜２９は、その下層にダミーパターン８
を含む配線が高密度、かつ、均一に設けられているため
、その表面がほぼ完全に平坦化されている。

層間絶縁膜２９の上層には、例えばＡｌ−５ｉ−Ｃｕ合
金からなる１ｔＪ供給用の第４層Ａ１配線３が設けられ
ている。第４層Ａ１配線３は、大電流を流すことができ
るよう、その線幅および厚さが下層（第１層〜第３層）
のＡＩ配線よりも大きく構成されている。そして、半田
バンプ２の下方領域およびその近傍では、第３層Ａｌ配
線７ｂ化されているので、第４層Ａ１配線３もその表面
がほぼ完全に平坦化されている。

第４層Ａ１配線３の上層には、例えばバイアススパッタ
法で形成したＳｉｎ、からなるパッシベーション膜５が
設けられており、このパッシベーション膜５でチップｌ
の表面が保護されている。

パッシベーション膜５の一部には、コンタクトホール４
が形成されており、その底部には、電極パッド６を構成
する第４層／ｌ配線３の一部が露出している。電極パッ
ド６は、前記した理由から、その表面がほぼ完全に平坦
化されている。

電極パッド６上には、例えば下層から順次Ｃｒ、、Ｃｕ
およびＡｕの薄膜を蒸着法で積層してなる薄い半田下地
層３０が形成されている。半田下地層３０は、段差のな
い平坦な電極パッド６上に形成されているので、そのカ
バレージが極めて良好となっており、コンタクトホール
４の底部、側壁および上Ｉ！部をほぼ均一な膜厚で覆っ
ている。

半田下地層３０の上には、例えばＳ　ｎ　／　Ｐ　ｂ合
金からなる半球状の半田バンプ２が接続されている。半
田バンプ２は、例えばチップｌの表面の全域にホトレジ
スト（図示せず）を被着した後、コンタクトホール４の
上方のホトレジストをエツチングで除去し、次いでチッ
プｌの表面の全域に半田を蒸着した後、前記ホトレジス
トおよびその表面の半田をエッチバック法により同時に
除去し、その後、コンタクトホール４の内部に残った半
田をリフロー炉内でウェットバックして形成したもので
ある。半田バンプ２は、カバレージが極めて良好な半田
下地層３０の上に形成されているので、その接続信頼性
が極めて高い。

上記した構成からなるチップ１は、半田バンプ２を介し
て基板に実装される。例えば第６図は、上記チップ１を
実装したマイクロチップキャリア（旧ｃｒｏ　Ｃｈｉｐ
　Ｃａｒｒｉｅｒ；Ｍ　ＣＣ）　４０を示している。

半田バンプ２を介してムライト基板４１の電極４２上に
フェイスダウンボンディングされたチップ１は、例えば
窒化アルミニウム（Ａ　Ｉ　Ｎ）からなるキャップ４３
で気密封止されている。キャップ４３は、半田４４を介
してムライト基板４１上に接合されている。キャップ４
３の下面とチップ１の上面とは、半田４４を介して接合
されており、チップｌから発生する熱をキャップ４３を
通じて外部に放散する構造になっている。ムライト基板
４１の下面には、チップ１に形成された半田バンプ２よ
りも−回り大きい半田バンプ４５が接合されている。半
田バンプ４５は、例えばＷ〈タングステン）などからな
る内部配線４６を通じてチップ１と電気的に接続されて
いる。

以上の構成からなる本実施例１によれば、下記のような
効果を得ることができる。

（１）、第３層Ａｌ配線３ａ〜３ｅと同一の配線層の余
領域のうち、半田バンプ２の下方とその近傍にダミーパ
ターン５を配設したことにより、この領域の配線（ダミ
ーパターンを含む〉密度が高くなり、その上層に形成さ
れる層間絶縁膜２９の表面が平坦化されるので、層間絶
縁膜２９の上に形成される第４層Ａ１配線３（電極パッ
ド６）が平坦化される。その拮果、電極パッド６上に形
成される半田下地９３０のカバレージが良好になり、半
田バンプ２の接続信頼性が向上する。

（２）、上記（１）により、半田バンプ２を介してチッ
プ１をマイクロチップキャリア４０のムライト基板４１
などにフェイスダウンポンディングする際の接続信頼性
が向上する。

（３）、上記（１）により、ＥＣＬゲートアレイの多層
化を促進することができる。

（４）、上記（１）により、ＥＣＬゲートアレイの多ピ
ン化を促進することができる。

〔実施例２〕 本実施例２の半導体集積回路装置は、前記実施例１と同
じ＜１１４層配線構造を有するＥＣＬゲートアレイであ
る。

第７図は、１つの電源供給用半田バンプ２とその下方領
域における配線のレイアウトを示している。半田バンプ
２は、図の実線で囲まれた領域Ｂに配置されており、そ
の下方には、最上層配線である電源供給用の第４層ＡＩ
配線３が図の左右方向に延在している。第４層ＡＩ配線
３のさらに下方には、信号入出力用の第３層Ａｌ配線３
ａ〜３ｅが所定の間隔を置いて図の上下方向に延在して
いる。前記実施例１と同じく、第４層ＡＩ配線３の線幅
は、例えば数十〜百数十μｍであり、第３層ＡＩ配線７
ａ〜７ｄの線幅は、例えば数μｍである。

第３層Ａｌ配線７ａ〜７ｄのさらに下方には、信号入出
力用の第２層ＡＩ配線２５ａ〜２５ｆが所定の間隔を置
いて図の左右方向に延在している。

第２層ＡＩ配線２５ａ〜２５ｆの線幅は、第３層Ａｌ配
線７ａ〜７ｄのそれと同じく、例えば数μｍである。

第３層Ａ１配線７ａ〜７ｄと同一の配線層の余領域のう
ち、半田バンプ２の下方領域とその近傍には、例えば第
３層Ａｌ配線７ａ〜７ｄと同一の材料で構成された方形
状のダミーパターン８が所定の間隔を置いて設けられて
いる。ダミーパターン８は、第３層Ａｌ配線７ａ〜７ｄ
と同層の余領域と、第２層ＡＩ配線２５ａ〜２５ｆと同
層の余領域とが重なる領域にメツシュ状に配置されてい
る。すなわち、ダミーパターン８は、同層（第３層）の
配線チャネルとその直下の配線層（第２層）の配線チャ
ネルとが交差する領域上に配置されている。ダミーパタ
ーン８は、例えば第３層Ａ１配線７ａ〜７ｄと同一のマ
スクを用いて同一の工程で作成される。

なお、本実施例２のＥＣＬゲートアレイは、上記した点
を除いては、前記実施例１のＥＣＬゲートアレイと同一
の構成となっているので、同−構成部分の説明は省略す
る。

このように、本実施例２のダミーパターン８は、半田バ
ンプ２の下方領域とその近傍にのみ設けられ、しかもそ
の直下に配線が存在しない領域にのみ設けられているの
で、その占有面積は前記実施例１のダミーパターン８の
それよりも小さい。そのため、ダて；パターン８を配設
したことにより増加する第３層Ａｌ配線３ａ〜３ｄの寄
生容量を実施例１の場合よりもさらに小さくすることが
できる。

ところでゲートアレイは、あらかじめトランジスタや抵
抗などの素子を形成したマスタースライス上に、品種毎
に配線をレイアウトする方式のＬＳＩである。従って、
前記実施例１の場合のように、第３層Ａ１配線の配線チ
ャネルのうち、配線が存在しない配線チャネル上にダミ
ーパターン８をレイアウトしようとすると、配線のレイ
アウトが異なる品種毎にダミーパターン８をレイアウト
しなければならないので、ゲートアレイの開発期間が長
期化するという問題が生じる。ところが、本実施例２で
は、第３層Ａ１配線の配線チャネルと第３層Ａ１配線の
配線チャネルとが交差する領域上にダミーパターン８を
固定パターンとしてレイアウトしておくことにより、配
線のレイアウト設計を行う際に、ダミーパターン８を発
生させるための特別な処理が不要となるので、ゲートア
レイの開発期間が長期化することはない。

〔実施例３〕 本実施例３の半導体集積回路装置は、前記実施例１また
は実施例２のＥＣＬゲートアレイにおける第４層Ａ１配
線３の側壁に傾斜を設けた構成になっている。

第８図に示すように、ゲートアレイはその品種により、
半田バンプ２が第４層Ａｌ配線３の真上には配置されず
、隣り合った二本のＡｌ配線３゜３を跨ぐような位置に
配置される場合がしばしばある。これは、チップｌ上に
おける半田バンプ２の位置が固定されていても、第４層
Ａｔ配線３の線幅や間隔は、品種によって異なるためで
ある。

そして、このような場合には、半田バンプ２の下方領域
にダミーパターン８を設けるだけでは、半田下地層３０
のカバレージが良好にならないこともある。すなわち、
前記第１Ｏ図を用いてすでに説明したように、隣り合っ
た二本の最上層配線５０．５０の間に段差が生じている
ような場合には、パッシベーション膜５２の段差部へで
半田下地層５３のカバレージが低下するため、段差部Ａ
の上方の半田バンプ５１内にボイドやクラックなどの欠
陥５４が発生し易くなり、半田バンプ５１の接続信頼性
が著しく低下してしまうからである。

そこで本実施例３では、第８図に示すように、最上層配
線である第４層Ａｌ配線３の側壁に傾斜を設けるように
した。このようにすると、第３層Ａ１配線３上に形成さ
れるパッシベーション膜５のカバレージが向上するので
、段差のない平坦なパッジベージロン膜５が得られる。

従って、隣り合った二本のＡｌ配線３．３間に段差が生
じている場合においても、半田下地層３０のカバレージ
が良好になり、半田バンプ５１内にボイドやクラックな
どの欠陥５４が発生するのを防止することができるので
、半田バンプ２の接続信頼性が向上する。

第４層Ａｌｌ配線３の側壁に傾斜を設けるには、Ａｌ配
線３をパターニングする際、例えばウェットエツチング
などのような等方性のエツチングを行えばよい。その際
、側壁の傾斜角θは、例えば５０度〜７０度がよい。な
お、本実施例３のＥＣＬゲートアレイは、上記した点を
除いては、前記実施例１または実施例２のＥＣＬゲート
アレイと同一の構成となっているため、同一構成部分の
説明は省略する。

第１層Ａｌ配線３の側壁に傾斜を設けることにより、さ
らに次のような効果が得られる。従来、電極パッド上に
半田バンプを接合する場合には、バイアススパッタ法を
用いてパッシベーション膜を形成していた。これは、バ
イアススパッタ法で形成したパッシベーション膜は、Ｃ
ＶＤ法で形成したパッシベーション膜よりもカバレージ
が良いからである。しかしその反面、バイアススパッタ
法は、薄膜の堆積とエツチングとが同時に進行する成膜
性であるため、ＣＶＤ法に比べて成膜速度が小さいとい
う欠点がある。

ところが、本実施例３では、第１層Ａｌ配線４の側壁に
傾斜を設けたので、ＣＶＤ法でパッシベーション膜５を
形成する場合においても、良好なカバレージが得られる
。すなわち、第４層Ａｌ配。

線４の側壁に傾斜を設けることにより、成膜速度の大き
いＣＶＤ法でカバレージの良好なパッシベーション膜５
を形成することができるので、半田バンプ２の接続信頼
性の向上と、パッシベーション膜５の成膜工程の短縮化
とを併せて達成することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例１〜３に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。

実施例１〜３のダミーパターンは、いずれもフローティ
ング状態になっているため、配線としての機能は有して
いないが、例えば第９図に示すように、半田バンプ２の
下方に位置する領域の第３層Ａｌ配線３ｂ〜３ｄの一部
に分岐３１を設け、この分岐３１でダミーパターン８を
構成してもよい。

実施例１〜３のダミーパターンは、いずれも第３層Ａ１
配線と同層の余領域に設けられているが、第１層Ａｌ配
線と同層の余領域や第１層Ａｌ配線と同層の余領域に設
けてもよい。またダミーパターンは、複数の配線層のそ
れぞれに設けてもよい。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である４層Ａｌ配線構造
を備えたＥＣＬゲートアレイに適用した場合について説
明したが、本発明は、これに限定されるものではなく、
多層配線構造を備えたフリップチップ方式の半導体集積
回路装置に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

（１）、半田バンプが接合される最上層配線の下方の配
線層の余領域のうち、半田バンプのほぼ下方に位置する
領域にダミーパターンを配設することにより、半田バン
プの下方領域の最上層配線を平坦化することができるの
で、電極パッド上に形成される半田下地層のカバレージ
が良好となり、半田バンプの接続信頼性が向上する。

（２）、前記ダミーパターンを、同層の配線チャネルと
その直下の配線層の配線チャネルとが交差する領域上に
メツシュ状に設けることにより、ダミーパターンを設け
たことによる配線寄生容量の増加を最小限にとどめるこ
とができる。また、配線のレイアウト設計を行う際に、
ダミーパターンを発生させるための特別な処理が不要と
なるので、ゲートアレイの開発期間を短縮することがで
きる。

（３）、最上層配線の側壁に傾斜を設けることにより、
パッシベーション膜のカバレージが向上し、その表面の
平坦度が向上するので、半田下地層のカバレージが良好
になり、半田バンプ内にボイドやクラックなどの欠陥が
発生するのを防止することができるので、半田バンプの
接続信頼性が向上する。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
におけるダミーパターンの配置を示す半導体チップの要
部平面図、 第２図は第１図の■−■線における半導体チップの断面
図、 第３図は、半田バンプのレイアウトを示す半導体チップ
の平面図、 第４図は、半田バンプを拡大して示す半導体チップの要
部平面図、 第５図は、ＥＣＬ３人力ＯＲゲートを示す回路図、 第６図は、半導体チップを封止したマイクロチップキャ
リアの断面図、 第７１１ｉ！ｌは、本発明の他の実施例である半導体集
積回路装置におけるダミーパターンの配置を示す半導体
チップの要部平面図、 第８図は、パッシベーション膜の段差を拡大して示す半
導体チップの部分断面図、 第９図は、本発明のさらに他の実施例である半導体集積
回路装置におけるダミーパターンの配置を示す半導体チ
ップの要部平面図、 第１Ｏ図は、従来の半導体集積回路装置におけるパッシ
ベーション膜の段差を拡大して示す半導体チップの部分
断面図である。 １・・・半導体チップ、２．４５．５１・・・半田バン
プ、３・・・第４層Ａｌ配線、４．エフａ、１７ｂ、１
７ｃ・・・コンタクトホール、５゜５２・・・パッシベ
ーション膜、６・・・電極パッド、７ａ〜７ｅ・・・第
１層Ａ１配線、８・・・ダミーパターン、９・・・コレ
クタ埋込み層、ｌＯ・・・エピタキシャル層、１１・・
・フィールド絶縁膜、１２・・・チャネルストッパ層、
１３・・・真性ベース領域、１４・・・グラフトベース
領域、１５・・・エミッタ領域、１６・・・コレクタ取
出し領域、１８・・・ベース引出し電極、１９・・・エ
ミッタ引出し電極、２０．２１゜・・・絶縁膜、２２ａ
〜２２ｄ・・・第１層Ａ１配線、２３ａ〜２３ｃ、２６
．２８・・・スルーホール、２４・・・第１層間絶縁膜
、２５ａ〜２５ｆ・・・第２層Ａｌ配線、２７・・・第
２層間絶縁膜、２９・・・第３層間絶縁膜、３０．５３
・・・半田下地層、３１・・・分岐、４０・・・マイク
ロチップキャリア、４１・・・ムライト基板、４２・・
・電極、４３・・・キャップ、４４・・・半田、４６・
・・内部配線、５０・・・最上層配線、５４・・・欠陥
。

Claims (1)

1. 【特許請求の範囲】 １、絶縁膜によって互いに絶縁された複数の配線層を備
   え、その最上層配線の一部に設けた電極パッド上に半田
   バンプを接合した半導体集積回路装置であって、前記最
   上層配線の下方の配線層の余領域のうち、前記半田バン
   プのほぼ下方に位置する領域にダミーパターンを設けた
   ことを特徴とする半導体集積回路装置。 ２、前記ダミーパターンは、同層の配線と同一の材料で
   構成されていることを特徴とする請求項１記載の半導体
   集積回路装置。 ３、前記ダミーパターンは、同層の配線と同一の線幅を
   有し、隣接する同層の配線または他のダミーパターンと
   の間隔が等しくなるような位置に設けられていることを
   特徴とする請求項１記載の半導体集積回路装置。 ４、前記ダミーパターンは、フローティング状態になっ
   ていることを特徴とする請求項１記載の半導体集積回路
   装置。 ５、前記ダミーパターンは、同層の配線の一部を構成し
   ていることを特徴とする請求項１記載の半導体集積回路
   装置。 ６、前記ダミーパターンは、最上層配線の直下の配線層
   に設けられていることを特徴とする請求項１記載の半導
   体集積回路装置。 ７、前記ダミーパターンは、複数の配線層に設けられて
   いることを特徴とする請求項１記載の半導体集積回路装
   置。 ８、前記ダミーパターンは、同層の配線チャネルと、そ
   の直下の配線層の配線チャネルとが交差する領域上にメ
   ッシュ状に設けられていることを特徴とする請求項１記
   載の半導体集積回路装置。 ９、前記半田バンプは、Ｃｒ、ＣｕおよびＡｕを順次積
   層してなる半田下地層を介して電極パッド上に接合され
   ていることを特徴とする請求項１記載の半導体集積回路
   装置。 １０、最上層配線の側壁に５０度〜７０度の傾斜を設け
   たことを特徴とする請求項１記載の半導体集積回路装置
   。