JPWO2016017068A1 - 半導体装置 - Google Patents

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Abstract

第１ゲート電極、第１ドレイン電極および第１ソース電極を有するハイサイドトランジスタと、第２ゲート電極、第２ドレイン電極および第２ソース電極を有するローサイドトランジスタと、第１ドレイン電極の上方に配置され、第１ドレイン電極と電気的に接続された複数の第１ドレインパッド（１４）と、第２ソース電極の上方に配置され、第２ソース電極と電気的に接続された複数の第１ソースパッド（１５）と、前記第１ソース電極の上方および前記第２ドレイン電極の上方に配置され、第１ソース電極および第２ドレイン電極と電気的に接続された複数の第１共通配線（１６）と、第１共通配線（１６）と接続され、第１共通配線（１６）と交差する方向に延びる複数の第２共通配線（１７）とを備える。

Description

本発明は、電源回路等のスイッチ素子として用いられる半導体装置に関し、配線インダクタンスの低減に有効な技術に関するものである。
電源回路の１つとしてハイサイドスイッチとローサイドスイッチとで構成されるＤＣ／ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ／Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）コンバータがよく知られている。ハイサイドとローサイドの２つのトランジスタを接続してなるハーフブリッジ構成は、ＤＣ／ＤＣコンバータ以外にもオーディオ用Ｄ級（Ｃｌａｓｓ−Ｄ）アンプなどでも用いられており、電力変換効率の向上や回路の小型化に関する研究開発が盛んである。
特許文献１には、ハーフブリッジ構成で接続された２つの窒化物半導体を、共通の基板上に形成した構成が開示されている。この構成によれば、単一パッケージ内に当該ハーフブリッジ構成を形成することができるため、回路を小型化できるという利点がある。
特許文献２には、パワー半導体素子の小型化技術として活性領域の上方に電極パッドを形成する、いわゆるパッドオンエレメント構造が開示されている。特許文献１のようにデバイスの側方にパッドを形成しない分、チップ面積を小さくすることができる。
さらに、回路の小型化に貢献する他の技術にフリップチップ実装がある。フリップチップ実装はワイヤボンディングに比べて実装面積を小さくできる。また、ワイヤを使用するより配線を短くできるため、配線抵抗や配線インダクタンスを小さくできるという利点がある。
特表２００７−５２２６７７号公報 国際公開第２０１２／１７６３９９号
しかしながら、本発明者は、パッドオンエレメント構造によれば、パッドから電流を取り出すための配線インダクタンスの低減が困難になる場合があることに気付いた。
本発明は、上記の問題点を鑑みて、配線インダクタンスが小さな窒化物半導体装置を提供することを目的とする。
上記課題を解決するために、開示される半導体装置は、基板と、前記基板の上に配置された半導体層と、前記半導体層の上方に配置された第１ゲート電極、複数の第１ドレイン電極および複数の第１ソース電極を有する第１トランジスタと、前記半導体層の上方に配置された第２ゲート電極、複数の第２ドレイン電極および複数の第２ソース電極を有する第２トランジスタと、前記複数の第１ドレイン電極の上方に配置され、前記第１ドレイン電極と電気的に接続され、かつ第１方向に延びる複数の第１ドレインパッドと、前記複数の第２ソース電極の上方に配置され、前記複数の第２ソース電極と電気的に接続され、かつ前記第１方向に延びる複数の第１ソースパッドと、前記複数の第１ソース電極の上方および前記複数の第２ドレイン電極の上方に配置され、前記複数の第１ソース電極および前記複数の第２ドレイン電極と電気的に接続され、かつ前記第１方向に延びる複数の第１共通配線と、前記複数の第１共通配線と接続され、前記第１方向と交差する第２方向に延びる複数の第２共通配線とを備える。
本開示に係る半導体装置によれば、２つのトランジスタが共通基板上に形成され、第１共通配線によりパッドオンエレメント構造でハーフブリッジを形成するため、第１トランジスタと第２トランジスタの配線を短くすることができ、チップ面積の小型化だけでなく、配線抵抗と配線インダクタンスを小さくすることができる。加えて、第２共通配線で第１共通配線を物理的・電気的に接続することでフリップチップ実装しても第２トランジスタのソースとハーフブリッジのスイッチノードそれぞれから低抵抗かつ低インダクタンスで電流を取り出すことができる。その結果、配線インダクタンスが小さな窒化物半導体装置を実現することができる。
第１実施形態に係る窒化物半導体装置のトランジスタが形成された層を示した平面図である。 図１Ａに示される層の上層を示した平面図である。 図１Ｂに示される層の上層を示した平面図である。 図２Ａに示される層の上層を示した平面図である。 図２Ｂに示される層の上層を示した平面図である。 図３に示される層の上層を示した平面図である。 半導体装置をフリップチップ実装した場合の実装回路基板との接続部及び当該実装回路基板側のメタルプレーン層を示した平面図である。 第１実施形態に係る窒化物半導体装置の、図１Ａの平面図に対し垂直な面で、ＶＡ−ＶＡ線を含む面で切った断面図である。 第１実施形態に係る窒化物半導体装置の、図１Ａの平面図に対し垂直な面で、ＶＢ−ＶＢ線を含む面で切った断面図である。 第１実施形態に係る窒化物半導体装置の、図１Ａの平面図に対し垂直な面で、ＶＣ−ＶＣ線を含む面で切った断面図である。 第１実施形態に係る窒化物半導体装置の、図１Ａの平面図に対し垂直な面で、ＶＤ−ＶＤ線を含む面で切った断面図である。 第１実施形態に係る窒化物半導体装置の、図１Ａの平面図に対し垂直な面で、ＶＥ−ＶＥ線を含む面で切った断面図である。 第１実施形態に係る窒化物半導体装置の、図１Ａの平面図に対し垂直な面で、ＶＦ−ＶＦ線を含む面で切った断面図である。 第１実施形態の第１変形例に係る窒化物半導体装置の図２Ｂに対応する層を示した平面図である。 図６Ａに示される層の上層を示した平面図である。 第１実施形態の第２変形例に係る窒化物半導体装置の図２Ｂに対応する層を示した平面図である。 図７Ａに示される層の上層を示した平面図である。 第１実施形態の第３変形例に係る窒化物半導体装置の図７Ａに対応する層を示した平面図である。 図８Ａに示される層の上層を示した平面図である。 第２実施形態に係る窒化物半導体装置の図３に対応する層を示した平面図である。 図９Ａに示される層の上層を示した平面図である。 図９Ｂに示される層の上層を示した平面図である。 第３実施形態に係る窒化物半導体装置の構造を示した分解斜視図である。 第３実施形態の第１変形例に係る窒化物半導体装置の構造を示した分解斜視図である。 第３実施形態の第２変形例に係る窒化物半導体装置の構造を示した分解斜視図である。
（本発明の基礎となった知見）
１つの基板上にハーフブリッジ構成の２つの窒化物半導体素子である第１トランジスタと第２トランジスタとを形成し且つパッドオンエレメント構造を作製する場合を考える。前記第１トランジスタであるハイサイドトランジスタのソース電極と前記第２トランジスタであるローサイドトランジスタのドレイン電極とは、前記半導体素子上に形成した配線で接続することでハーフブリッジ構成とする。前記ハーフブリッジ用の出力パッドとして働くスイッチノードパッドは、前記配線に接続して設ける。
このような構成とすることで、チップ面積の小型化、回路面積の小型化、そしてハイサイドトランジスタとローサイドトランジスタとの間の配線抵抗及び配線インダクタンスの低減が可能となる。
また、パッドオンエレメント構造では、ソース電極及びドレイン電極の上に形成された配線に接続するソースパッド及びドレインパッドを複数個形成することが、前記電極から前記パッドに至るまでの実効的な配線長を短縮して配線抵抗及び配線インダクタンスを低減するために有効である。ハーフブリッジ構成のパッドオンエレメント構造でスイッチノードとローサイドトランジスタのソースパッドとを複数個形成した場合、スイッチノードパッドとソースパッドが交互に配置される構成になる。
しかし、この構成をフリップチップ実装すると、スイッチノードパッドから電流を取り出す経路とソース電極パッドから電流を取り出す経路とが、実装面上で交差することにより、電流を取り出すための配線を接続できないパッドが発生する。この場合、電流を取り出すことが可能な一部のパッドに接続された配線に電流が集中し、配線抵抗や配線インダクタンスの増加、さらに場合によっては配線の溶断が問題となる。
上記課題を解決するために、開示される１つの態様に係る半導体装置は、基板と、前記基板の上に配置された半導体層と、前記半導体層の上方に配置された第１ゲート電極、複数の第１ドレイン電極および複数の第１ソース電極を有する第１トランジスタと、前記半導体層の上方に配置された第２ゲート電極、複数の第２ドレイン電極および複数の第２ソース電極を有する第２トランジスタと、前記第１ドレイン電極の上方に配置され、前記第１ドレイン電極と電気的に接続され、かつ第１方向に延びる第１ドレインパッドと、前記第２ソース電極の上方に配置され、前記第２ソース電極と電気的に接続され、かつ前記第１方向に沿って配置された複数の第１ソースパッドと、各々が前記第１ソース電極の上方および前記第２ドレイン電極の上方に配置され、前記第１ソース電極および前記第２ドレイン電極と電気的に接続され、かつ前記第１方向に延びる複数の第１共通配線と、前記複数の第１共通配線と接続され、前記第１方向と交差する第２方向に延びる複数の第２共通配線とを備える。
前記半導体装置は、２つのトランジスタが共通基板上に形成され、第１共通配線によりパッドオンエレメント構造でハーフブリッジを形成するため、第１トランジスタと第２トランジスタの配線を短くすることができ、チップ面積の小型化だけでなく、配線抵抗と配線インダクタンスを小さくすることができる。加えて、第２共通配線で第１共通配線を物理的・電気的に接続することでフリップチップ実装しても第２トランジスタのソースとハーフブリッジのスイッチノードそれぞれから低抵抗かつ低インダクタンスで電流を取り出すことができる。
前記半導体装置において、前記複数の第１ソースパッドは、隣接する前記複数の第２共通配線の間に配置されていてもよい。このようにすると、第２ソース電極から第１ソースパッドに至る経路の平均距離が短くなるため、第２トランジスタのソースの配線抵抗及び配線インダクタンスを低減することが可能となる。
さらにこの場合、第１ドレインパッド及び第１ソースパッド及び第２共通配線と電気的に接続された配線の一部を露出する開口部を有する絶縁膜を形成してもよい。このようにすると、フリップチップ実装時に、複数の第１共通配線と第２共通配線によって分断され孤立している第１ソースパッドから電流を取り出しやすくなる。逆に、絶縁膜を形成しない場合は、第１共通配線及び第２共通配線はすべて開口されているに等しいため、孤立している第１ソースパッドの電流の取り出す方向に干渉してフリップチップ実装が難しくなる。
前記半導体装置において、前記複数の第１共通配線は、第１縦配線、第２縦配線、および第３縦配線を有し、前記複数の第２共通配線は、第１横配線、第２横配線、および第３横配線を有し、前記第１縦配線と前記第２縦配線とは、前記第１横配線および前記第２横配線によって接続され、前記第２縦配線と前記第３縦配線とは、前記第３横配線によって接続され、平面視において、前記第３横配線は、前記第１方向での前記第１横配線と前記第２横配線との間の位置に配置されてもよい。
このように網目状に第１共通配線と第２共通配線を配置すると、第２共通配線の面積を大きくすることができ、スイッチノードとしての電流の取り出し口に至る配線抵抗及び配線インダクタンスを小さくすることができる。
前記第１縦配線、前記第２縦配線、および前記第３縦配線は、互いに隣接して配置され、前記第１横配線、前記第２横配線、および前記第３横配線は、互いに隣接して配置されてもよい。
このようにすると、前述と同様にスイッチノードとしての電流の取り出し口に至る配線抵抗及び配線インダクタンスを小さくすることができる。
また、網目状に配置された第１共通配線と第２共通配線の間に第１ソースパッドを形成し、第１ドレインパッド及び第１ソースパッド及び第２共通配線と電気的に接続された配線の一部を露出する開口部を有する絶縁膜を形成してもよい。
このようにすると複数の第２共通配線によって分断され孤立している第１ソースパッドからフリップチップ実装により電流を取り出しやすくなる。加えて、第２ソース電極から第１ソースパッドに至る経路の平均距離が短くなるため、第２トランジスタのソースの配線抵抗及び配線インダクタンスを低減することが可能となる。
前記第２トランジスタの上方、且つ、前記複数の第１共通配線の下方には、前記第２方向に延びる複数の第２ソース配線および複数の第２ドレイン配線が配置されていてもよい。
このようにすると、第２ソース電極及び第２ドレイン電極と電気的に接続される各パッドまでの配線長を小さくし、見かけ上の配線数を増加できるため、配線の抵抗及びインダクタンスを小さくすることができる。
前記複数の第２共通配線は、前記複数の第２ソース配線の一部および前記複数の第２ドレイン配線の一部を覆っていてもよい。
このようにすると、第２共通配線の面積を大きくすることができ、スイッチノードとしての電流の取り出し口に至るまでの配線の抵抗及びインダクタンスを小さくすることができる。このとき、第２共通配線で覆われた第１ソース配線は、第１ソースパッドに至るまでの経路長が第２共通配線で覆われていない場合よりも長くなり得るが、網目状の第１共通配線及び第２共通配線の間に第１ソースパッドがある場合は必ず第１横配線あるいは第２横配線あるいは第３横配線の長さ程度の第１ソース配線を通って電流は第１ソースパッドに至ることができるため、配線抵抗及び配線インダクタンスの過度な増加を抑制することができる。
前記半導体装置において、第２共通配線は１本のみでもよい。
このようにすると、第１ソースパッドの面積を大きくでき、第２トランジスタの配線抵抗及び配線インダクタンスを小さくすることができる。
前記単一の第２共通配線は、前記複数の第１共通配線の上方に配置されてもよい。
このようにすると、配線工程が増加してコストは大きくなるが、第１ソースパッドが第２共通配線に空間的に干渉されず第１ソースパッドを前記第２方向に延ばすことができるため、第１ソースパッドの面積を大きくすることができ、第２トランジスタの配線抵抗及び配線インダクタンスを小さくすることができる。
前記半導体装置は、さらに、実装用回路基板を備え、前記実装用回路基板は、少なくとも１つの第１ビア開口部と、前記複数の第１共通配線と電気的に接続されるフリップチップ実装用の複数の第１メタルプレーン層と、前記第１ビア開口部内に設けられたビアを介して、前記第１メタルプレーン層と電気的に接続された第３共通配線とを有してもよい。
このようにすると、前記半導体装置において、第２共通配線を窒化物半導体層上に設けず、窒化物半導体層をフリップチップ実装する回路基板の実装面とは別のレイヤに第１共通配線と電気的に接続された前記第３共通配線を設けることができる。この場合、第１ソースパッド層が第２共通配線に空間的に干渉されないため、第１ソースパッドの面積を大きくすることができ、第２トランジスタの配線抵抗及び配線インダクタンスを小さくすることができる。第３共通配線を介して集約されたスイッチノードのメタルプレーン層は、実装面あるいは回路基板の裏面のどちらに設けてもよい。
このスイッチノードを実装面に配置する場合は、第２ドレインパッドと第４の接続配線とを電気的に接続するビアと、第４の接続配線とスイッチノードパッドを電気的に接続するビアとを、できるだけ近接して配置してもよい。このようにすると、上記２種のビアに流れる電流の向きは逆方向のため、互いが発生する磁束を打ち消すことができ、ビアのインダクタンスを低減することができる。
前記半導体装置は、さらに、実装用回路基板を備え、前記実装用回路基板は、少なくとも１つの第２ビア開口部と、前記複数の第１ソースパッドと電気的に接続されるフリップチップ実装用の複数の第２メタルプレーン層と、前記第２ビア開口部内に設けられたビアを介して、前記第２メタルプレーン層と電気的に接続された第４共通配線とを有してもよい。
このようにすると、前記半導体装置において、第２共通配線を窒化物半導体層上に設けず、窒化物半導体層をフリップチップ実装する回路基板の実装面とは別のレイヤに第１ソースパッドと電気的に接続された第４共通配線を設け、回路基板の実装面に第１ドレインパッドとスイッチノードを引き出し、第１ソースパッドを実装面と別レイヤの第４共通配線により集約して引き出すことができる。この場合、ハーフブリッジを介して電源に流戻る電流のループにビアが存在するため、ビアのインダクタンスによりスイッチング動作時にノイズが発生する可能性は高くなるが、窒化物半導体素子自体は第１トランジスタと第２トランジスタの配線を短くすることができ、チップ面積の小型化だけでなく、配線抵抗と配線インダクタンスを小さくすることができる。
前記半導体装置は、さらに、実装用回路基板を備え、前記実装用回路基板は、少なくとも１つの第３ビア開口部と、前記複数の第２ドレインソースパッドと電気的に接続されるフリップチップ実装用の複数の第３メタルプレーン層と、前記第３ビア開口部内に設けたビアを介して前記第３メタルプレーン層と電気的に接続された第５共通配線とを有してもよい。
このようにすると、前記半導体装置において、第２共通配線を窒化物半導体層上に設けず、窒化物半導体層をフリップチップ実装する回路基板の実装面とは別のレイヤに第１ドレインパッドと電気的に接続された第５共通配線を設け、実装面にスイッチノードと第１ソースパッドとを引き出し、第１ドレインパッドは別レイヤの第５共通配線により集約して引き出すことができる。この場合、ハーフブリッジを介して電源に戻る電流のループにビアが存在するため、ビアのインダクタンスによりスイッチング動作時にノイズが発生する可能性は高まるが、窒化物半導体素子自体は第１トランジスタと第２トランジスタの配線を短くすることができ、チップ面積の小型化だけでなく、配線抵抗と配線インダクタンスを小さくすることができる。
以下、各実施形態について図面を参照して説明する。本開示は、以下の実施形態に限定されない。図面は、模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。実質的に同じ部分を表す場合であっても、図面により寸法や比率が異なって表される場合もある。実質的に同じ構成要素には、同一の記号を付して詳細な説明は適宜省略することがある。以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。また、本開示の主旨を逸脱しない範囲において、複数の実施形態の少なくとも一部を組み合わせることも可能である。
（第１実施形態）
本開示の第１実施形態にかかる窒化物半導体装置について、図１Ａ〜図５Ｆを用いて説明する。
図１Ａは、本開示の第１実施形態にかかる窒化物半導体装置の第１トランジスタ及び第２トランジスタが形成された層を示した平面図である。図１Ｂは、図１Ａに示される層の上層を示した平面図である。図２Ａは、図１Ｂに示される層の上層を示した平面図である。図２Ｂは、図２Ａに示される層の上層を示した平面図である。図３は、図２Ｂに示される層の上層を示した平面図である。図４Ａは、図３に示される層の上層を示した平面図である。
図４Ｂは、本実施形態に係る窒化物半導体装置をフリップチップ実装した場合の実装回路基板との接続部及び当該実装回路基板側のメタルプレーン層を示した平面図である。
図５Ａ〜図５Ｆは、本実施形態に係る窒化物半導体装置の断面図である。図５Ａは、図１Ａの平面図に対し垂直な面で、ＶＡ−ＶＡ線を含む面で切った断面図である。図５Ｂは、図１Ａの平面図に対し垂直な面で、ＶＢ−ＶＢ線を含む面で切った断面図である。図５Ｃは、図１Ａの平面図に対し垂直な面で、ＶＣ−ＶＣ線を含む面で切った断面図である。図５Ｄは、図１Ａの平面図に対し垂直な面で、ＶＤ−ＶＤ線を含む面で切った断面図である。図５Ｅは、図１Ａの平面図に対し垂直な面で、ＶＥ−ＶＥ線を含む面で切った断面図である。図５Ｆは、図１Ａの平面図に対し垂直な面で、ＶＦ−ＶＦ線を含む面で切った断面図である。
なお、以下に「縦」「横」と称することがあるが、「縦」とは図１Ａ〜図４Ｂにおいて紙面上下方向のことをいい、「横」とは図１Ａ〜図４Ｂにおいて紙面左右方向のことをいう。
図１Ａに示すように、第１トランジスタであるハイサイドトランジスタ１０１及び第２トランジスタであるローサイドトランジスタ１０２は、マルチフィンガ構造を有するトランジスタである。
本実施の形態に係る窒化物半導体装置の大きさは、一例として縦２０００μｍ、横３０００μｍである。ハイサイドトランジスタ１０１の大きさは、縦５００μｍ、横３０００μｍである。ローサイドトランジスタ１０２の大きさは、縦１５００μｍ、横３０００μｍである。ローサイドトランジスタ１０２の大きさは、ハイサイドトランジスタ１０１の大きさと比べて大きいが、これは降圧比の大きな降圧型ＤＣ／ＤＣコンバータ用途を想定し、通電時間が長くなるローサイドトランジスタの抵抗値を下げて導通損失を低減しようとしているためである。ハイサイドトランジスタとローサイドトランジスタの大きさは適宜決定すればよい。
以下、ハイサイドトランジスタ１０１を例にとって説明する。ハイサイドトランジスタ１０１は、図示しないＳｉ基板上に、窒化物半導体層１０３を含む半導体多層構造が形成され、この半導体多層構造の上に第１ソース電極１ａ、第１ドレイン電極１ｂおよび第１ゲート電極１ｃが形成されてなる。具体的には、半導体多層構造は窒化物半導体の多層構造よりなり、Ｓｉ基板より最も離れた層は、Ａｌ組成２０％のＡｌＧａＮからなる窒化物半導体層１０３である。そして、Ａｌ組成２０％のＡｌＧａＮからなる窒化物半導体層１０３の上に、チタン（Ｔｉ）及びアルミニウム（Ａｌ）等の金属からなる第１ソース電極１ａ及び第１ドレイン電極１ｂが形成されている。また、窒化物半導体層１０３の上にはパラジウム（Ｐｄ）などからなる第１ゲート電極１ｃが形成されている。
なお、第１ゲート電極１ｃのゲート長（図５Ａにおける長さＬ）は１μｍである。また、第１ゲート電極１ｃの中央と第１ソース電極１ａの中央との間隔は、２μｍであり、第１ゲート電極１ｃの中央と第１ドレイン電極１ｂの中央との間隔は、２．５μｍである。
図１Ａにおいて右から、第１ソース電極１ａ、第１ゲート電極１ｃ、及び第１ドレイン電極１ｂがこの順に並ぶユニットと、第１ドレイン電極１ｂ、第１ゲート電極１ｃ、及び第１ソース電極１ａがこの順に並ぶユニットとが、第１ソース電極１ａおよび第１ドレイン電極１ｂの一方を共用しながら、交互に繰り返して設けられている。複数の第１ソース電極１ａ、複数の第１ドレイン電極１ｂ、複数の第１ゲート電極１ｃは、互いに平行な長尺形状に設けられる。
なお、第１ゲート電極１ｃの長手方向の長さは４２０μｍである。また、第１ソース電極１ａの長手方向の長さは４００μｍであり、第１ドレイン電極１ｂの長手方向の長さは４００μｍである。
各ユニットの第１ソース電極１ａ、第１ドレイン電極１ｂは、後に説明する構造によって相互に電気的に接続されている。また、各ユニットの第１ゲート電極１ｃは、第１ゲート電極配線３で相互に電気的に接続されている。なお、第１ゲート電極配線３の幅は、４０μｍである。また、第１ゲート電極配線３は、ハイサイドトランジスタ１０１の周辺部に設けられており、複数の第１ソース電極１ａ、複数の第１ドレイン電極１ｂ、複数の第１ゲート電極１ｃを囲っている。
これにより、複数のユニットがマルチフィンガ構造の単一のトランジスタとして機能するので、窒化物半導体装置のゲート幅を大きくすることができ、大電流を流すことができる。なお、ここで「ゲート幅」とは１ユニットに含まれるゲート電極１ｃの長手方向の長さにフィンガーの本数を乗じた値のことをいう。
なお、本実施形態においては、窒化物半導体層１０３における一群の第１ソース電極１ａ及び第１ドレイン電極１ｂが形成された領域、及びチャネル領域であって絶縁分離されていない領域を、活性領域とする。
以上、ハイサイドトランジスタ１０１を例にとって説明したが、第１ソース電極１ａ、第１ドレイン電極１ｂ、第１ゲート電極１ｃを、それぞれ、第２ソース電極２ａ、第２ドレイン電極２ｂ、第２ゲート電極２ｃと読み替えることにより、ローサイドトランジスタ１０２についても同様の説明が成り立つ。
なお、ローサイドトランジスタ１０２において、第２ゲート電極２ｃの長手方向の長さは１４２０μｍである。また、第２ソース電極２ａの長手方向の長さは１４００μｍであり、第２ドレイン電極１ｂの長手方向の長さは１４００μｍである。また、第２ゲート電極配線４の幅は、４０μｍである。また、第２ゲート電極配線４は、ローサイドトランジスタ１０２の周辺部に設けられており、複数の第２ソース電極２ａ、複数の第２ドレイン電極２ｂ、複数の第２ゲート電極２ｃを囲っている。
なお、低抵抗化などを目的として、各ソース電極及びドレイン電極及びゲート電極の上に、各電極と同等の電極幅をもつニッケル（Ｎｉ）や金（Ａｕ）などの金属膜を重ねて形成しておいてもよい。
図１Ｂに示すように、窒化物半導体層１０３など図１Ａに記載した各層の上には、膜厚が５００ｎｍ程度の窒化シリコン（ＳｉＮ）及び膜厚が１μｍ程度のポリベンズオキサゾール（ＰＢＯ）からなる第１絶縁膜５が形成されている。ＳｉＮは、窒化物半導体層１０３を保護する耐湿膜であると共に、ＰＢＯとの密着層として機能する。
第１絶縁膜５には、第１ソース電極１ａ、第１ドレイン電極１ｂ、第１ゲート電極配線３、第２ソース電極２ａ、第２ドレイン電極２ｂ、及び第２ゲート電極配線４のそれぞれの一部を露出する複数の開口部５ａが形成されている。
第１ソース電極１ａを露出する第１絶縁膜５の開口部５ａは、それぞれの第１ソース電極１ａの長手方向における同等の位置に形成される。また、第１ドレイン電極１ｂを露出する第１絶縁膜５の開口部５ａは、それぞれの第１ドレイン電極１ｂの長手方向における同等の位置で、かつ、第１ソース電極１ａを露出する開口部５ａとは異なる位置に形成されている。すなわち、本実施形態では、第１ソース電極１ａを露出する開口部５ａと第１ドレイン電極１ｂを露出する開口部５ａとは、それぞれ電極の長手方向において互いにずれて形成されている。
以上、ハイサイドトランジスタ１０１に関する部分を例にとって説明したが、第１ソース電極１ａ、第１ドレイン電極１ｂ、第１ゲート電極１ｃ、第１ゲート電極配線３を、それぞれ、第２ソース電極２ａ、第２ドレイン電極２ｂ、第２ゲート電極２ｃ、第２ゲート電極配線４と読み替えることにより、ローサイドトランジスタ１０２についても同様の説明が成り立つ。
図２Ａに示すように、第１絶縁膜５の上には、開口部５ａを介して第１ソース電極１ａと電気的に接続された第１ソース配線１１ａが形成されている。また、第１絶縁膜５の上には、開口部５ａを介して第１ドレイン電極１ｂと電気的に接続された第１ドレイン配線１１ｂが形成されている。また、第１絶縁膜５の上には、開口部５ａを介して第１ゲート電極配線３と電気的に接続された第１ゲート配線１１ｃが形成されている。
第１ソース配線１１ａ及び第１ドレイン配線１１ｂは、第１ソース電極１ａ及び第１ドレイン電極１ｂと交差する方向に延びる長尺形状に形成されている。第１ソース配線１１ａと第１ドレイン配線１１ｂとは、互いに離間し、交互に配置されている。
第１ソース配線１１ａ、第１ドレイン配線１１ｂ及び第１ゲート配線１１ｃは、膜厚１００ｎｍ程度のＴｉからなる下層密着層と、膜厚５μｍ程度の銅（Ｃｕ）からなる導電層と、膜厚１００ｎｍ程度のＮｉからなる上層密着層とが順次積層されて構成されている。
なお、第１ソース配線１１ａの長さは２９００μｍであり、幅は４０μｍである。第１ドレイン配線１１ｂの長さは２９００μｍであり、幅は４０μｍである。隣り合う第１ソース配線１１ａと第１ドレイン配線１１ｂとの配線端の間隔は、１５μｍである。
また、第１ゲート配線１１ｃは、ハイサイドトランジスタ１０１の周囲に設けられている。第１ゲート配線１１ｃの幅は、３５μｍである。
以上、ハイサイドトランジスタ１０１に関する部分を例にとって説明したが、第１ソース配線１１ａ、第１ドレイン配線１１ｂ、第１ゲート配線１１ｃを、それぞれ、第２ソース配線１２ａ、第２ドレイン配線１２ｂ、第２ゲート配線１２ｃと読み替えることにより、ローサイドトランジスタ１０２についても同様の説明が成り立つ。
なお、第２ソース配線１２ａの長さは２８００μｍであり、幅は４０μｍである。第２ドレイン配線１２ｂの長さは２８００μｍであり、幅は４０μｍである。隣り合う第２ソース配線１２ａと第２ドレイン配線１２ｂとの配線端の間隔は、１５μｍである。
また、第２ゲート配線１２ｃは、ローサイドトランジスタ１０２の周囲に設けられている。第２ゲート配線１２ｃの幅は、４０μｍである。
第１ソース電極１ａ、第１ドレイン電極１ｂ、第２ソース電極２ａおよび第２ドレイン電極２ｂを露出する開口部５ａは、長辺が３５μｍ、短辺が１．２μｍの長方形状の開口を有している。また、第１ゲート電極配線３および第２ゲート電極配線４を露出する開口部５ａは、長辺が３００μｍ、短辺が３５μｍの長方形状の開口を有している。
図２Ｂに示すように、第１ソース配線１１ａなど図２Ａに記載した各構成要素の上には、膜厚が１０μｍ程度のＰＢＯからなる第２絶縁膜１３が形成されている。第２絶縁膜１３には、第１ソース配線１１ａ、第１ドレイン配線１１ｂ、第１ゲート配線１１ｃ、第２ソース配線１２ａ、第２ドレイン配線１２ｂ及び第２ゲート配線１２ｃの一部を露出する複数の開口部１３ａが形成されている。
また、第２絶縁膜１３には、第２ドレイン配線１２ｂの一部を露出する、開口部１３ａよりも大きく開口された複数の開口部１３ｂが形成されている。
第１ソース配線１１ａ、第１ドレイン配線１１ｂ、第２ソース電極１２ａを露出する開口部１３ａは、それぞれ長辺が２００μｍ、短辺が３５μｍの長方形状の開口を有している。また、第１ゲート配線１１ｃおよび第２ゲート配線１２ｃを露出する開口部１３ａは、長辺が３００μｍ、短辺が３５μｍの長方形状の開口を有している。また、第２ドレイン配線１２ｂを露出する開口部１３ｂは、それぞれ長辺が１０５０μｍ、短辺が３５μｍの長方形状の開口を有している。
なお、複数の開口部１３ｂは必ずしも第２ドレイン配線１２ｂの長手方向に大きく開口する必要はないが、開口面積が大きいほど、第２ドレイン配線１２ｂから後述する第２共通配線１７に至るまでの配線長が短くなり、配線抵抗及び配線インダクタンスを低減することができる。
図３に示すように、第２絶縁膜１３の上には、開口部１３ａを介して第１ドレイン配線１１ｂの少なくとも一部と接続された複数の第１ドレインパッド１４が形成されている。すなわち、第１ドレイン電極１ｂと第１ドレインパッド１４とが電気的に接続されている。複数の第１ドレインパッド１４は、第１方向に延びている。
第２絶縁膜１３の上には、開口部１３ａを介して第２ソース配線１２ａの少なくとも一部と接続された複数の第１ソースパッド１５が形成されている。すなわち、第２ソース電極２ａと第１ソースパッド１５とが電気的に接続されている。複数の第１ソースパッド１５は、前記第１方向に配置されている。第１ソースパッド１５の一部は、隣接する第２共通配線１７の間に配置されている。
第２絶縁膜１３の上には、開口部１３ａを介して第１ソース配線１１ａ及び第２ドレイン配線１２ｂの少なくとも一部と接続された複数の第１共通配線１６が形成されている。複数の第１共通配線１６は、前記第１方向に配置されている。
第２絶縁膜１３の上には、開口部１３ｂを介して第２ドレイン配線１２ｂの少なくとも一部と接続された複数の第２共通配線１７が形成されている。複数の第２共通配線１７は、前記第１方向と交差する第２方向に配置されている。第１共通配線１６と第２共通配線１７とは接続されている。すなわち、第１ソース電極１ａと第２ドレイン電極２ｂとは、第１共通配線１６及び第２共通配線１７を介して、電気的に接続されている。
第２絶縁膜１３の上には、開口部１３ａを介して第１ゲート配線１１ｃの少なくとも一部と接続された第１ゲートパッド１８が形成され、開口部１３ａを介して第２ゲート配線１２ｃの少なくとも一部と接続された第２ゲートパッド１９が形成されている。
第１ドレインパッド１４、第１ソースパッド１５、第１共通配線１６、第２共通配線１７、第１ゲートパッド１８及び第２ゲートパッド１９は、膜厚１００ｎｍ程度のＴｉからなる下層密着層と、膜厚５μｍ程度のＣｕからなる導電層と、膜厚１００ｎｍ程度のＮｉからなる上層密着層とが順次積層されて構成されている。
なお、第１ドレインパッド１４は、縦３８０μｍ、横２２０μｍである長方形状を有している。第１ソースパッド１５は、縦１３００μｍ、横２２０μｍ、縦７６０μｍ、横２２０μｍおよび縦４０μｍ、横２２０μｍである３種類の長方形状を有している。
第１共通配線１６の長さＬ１６は１８５０μｍ、幅は２２０μｍである。第２共通配線１７の長さＬ１７は１０９０μｍ、幅は４０μｍである。第１ゲートパッド１８は、縦３８０μｍ、横２５０μｍの長方形状を有している。第２ゲートパッド１９は、縦３８０μｍ、横２５０μｍの長方形状を有している。
図３の一点鎖線で示されている配線パッド２７は、縦８５０μｍ、横５３０μｍの長方形状を有している。
図４Ａに示すように、第１ドレインパッド１４など、図３に記載した各構成要素の上には、膜厚が１０μｍ程度のＰＢＯからなる第３絶縁膜２０が形成されている。第３絶縁膜２０には、第１ドレインパッド１４、第１ソースパッド１５、第１ゲートパッド１８、第２ゲートパッド１９、及び配線パッド２７の一部を露出する開口部２１が形成されている。なお、開口部２１は、それぞれのパッドのサイズより少し小さく形成されている。
本実施形態に係る窒化物半導体装置において、第１共通配線１６を形成することで、ハイサイドトランジスタ１０１及びローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができる。そのため、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。また、パッドオンエレメント構造とすることによって、チップ面積も縮小することができる。
なお、第２共通配線１７がない場合は、複数の第１ソースパッド１５と複数の第１共通配線１６とが平行に配置されているため、フリップチップ実装時に電流を取り出す方向が一致してしまい各々を１つのパッドに集約することが困難である。これに対し、複数の第１ソースパッド１５または複数の第１共通配線１６を部分的に設け、当該部分から電流を取り出す構成を採った場合、第１ソース電極１ａ及び第２ソース電極２ａから、当該取り出し口に至るまでの平均配線長が長くなることになるため、配線抵抗及び配線インダクタンスが大きくなってしまう。
そこで、図３に示すように、第２共通配線１７を形成することによって、複数の第１共通配線１６をチップ上で接続することができるため、各第１共通配線１６間の配線抵抗及び配線インダクタンスを低減することができる。これにより、フリップチップ実装において配線抵抗及び配線インダクタンスを増加させることなく、すべての第１ソースパッド１５とすべての第１共通配線１６から電流を取り出すことができる。
なお、フリップチップ実装ではなく、ワイヤやリボンなどによる実装を採用すれば、第２共通配線１７の有無にかかわらず、すべてのパッドから電流を取り出すことができるが、ワイヤやリボン自体の配線抵抗及び配線インダクタンスが大きいため、配線抵抗と配線インダクタンスの増加が避けられない。
図４Ｂは、本実施形態に係る窒化物半導体装置をフリップチップ実装した場合の実装回路基板との接続部及び当該実装回路基板側のメタルプレーン層を示した平面図である。第２共通配線１７を形成することによって、すべての第１共通配線１６に流れる電流を第２共通配線１７すなわちハーフブリッジのスイッチノードの回路基板接続部２２に集約して実装回路基板側のスイッチノード用メタルプレーン層３０へ取り出すことができる。
また、第３絶縁膜２０に開口部２１を形成することにより、第２共通配線１７の間に形成されて孤立していた第１ソースパッド１５を、第１共通配線１６及び第２共通配線１７に干渉されることなく、複数の第１ソースパッドの回路基板接続部２３を介して、実装回路基板側のソース用メタルプレーン層３１に接続することができる。よって、第１ソースパッド１５の実効的な面積を大きくすることができるため、配線抵抗及び配線インダクタンスを小さくすることができる。
第１ドレインパッドの回路基板接続部２４を介して、第１ドレインパッド１４と実装回路基板側のドレイン用メタルプレーン層３２とが電気的に接続されている。第１ゲートパッドの回路基板接続部２５を介して、第１ゲートパッド１８と実装回路基板側のハイサイドゲート用メタルプレーン層３３とが接続されている。また、第２ゲートパッドの回路基板接続部２６を介して、第２ゲートパッド１９と実装回路基板側のローサイドゲート用メタルプレーン層３４とが接続されている。
第１実施形態に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
本実施形態では、第１絶縁膜５の一部及び第２絶縁膜１３及び第３絶縁膜２０にＰＢＯを用いた例を示したが、酸化シリコン（ＳｉＯ２）膜などを用いてもよい。また、第１ドレインパッド１４及び第１ソースパッド１５などの上にさらに、半田ボールなどの突起状のフリップチップ実装用端子を形成してもよい。
なお、上記実施の形態にて記載した窒化物半導体装置の大きさ、ハイサイドトランジスタ１０１の大きさ、およびローサイドトランジスタ１０２の大きさは一例にすぎず、窒化物半導体装置の用途や要求される特性等により適宜変更することが可能である。
また、第１ゲート電極１ｃのゲート長、第１ゲート電極１ｃの中央と第１ソース電極１ａの中央との間隔、および第１ゲート電極１ｃの中央と第１ドレイン電極１ｂの中央との間隔もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第１ゲート電極１ｃの長手方向の長さ、第１ソース電極１ａの長手方向の長さ、および第１ドレイン電極１ｂの長手方向の長さもまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第１ゲート電極配線３の幅もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
ローサイドトランジスタ１０２において、第２ゲート電極２ｃの長手方向の長さ、第２ソース電極２ａの長手方向の長さ、第２ドレイン電極２ｂの長手方向の長さ、第２ゲート電極配線４の幅もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第１ソース配線１１ａの長さや幅、第１ドレイン配線１１ｂの長さや幅、隣り合う第１ソース配線１１ａと第１ドレイン配線１１ｂとの配線端の間隔もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第１ゲート配線１１ｃの幅もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第２ソース配線１２ａの長さや幅、第２ドレイン配線１２ｂの長さや幅、隣り合う第２ソース配線１２ａと第２ドレイン配線１２ｂとの配線端の間隔もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第２ゲート配線１２ｃの幅もまた一例にすぎず、窒化物半導体装置のサイズや用途等により適宜変更することが可能である。
第１ソース電極１ａ、第１ドレイン電極１ｂ、第２ソース電極２ａおよび第２ドレイン電極２ｂを露出する開口部５ａの形状や大きさは上記に限られない。
また、第１ゲート電極配線３および第２ゲート電極配線４を露出する開口部５ａの形状や大きさもまた上記に限られない。
開口部１３ａの形状や大きさ、開口部１３ｂの形状や大きさもまた上記に限られない。
第１ドレインパッド１４、第１ソースパッド１５の形状や大きさもまた上記に限られない。
第１共通配線１６の長さＬ１６や幅、第２共通配線１７の長さＬ１７や幅もまた上記に限られない。
第１ゲートパッド１８の形状や大きさもまた上記に限られない。
配線パッド２７の形状や大きさもまた上記に限られない。
（第１実施形態の第１変形例）
以下、本開示の第１実施形態の第１変形例に係る窒化物半導体装置について、図６Ａ及び図６Ｂを参照しながら説明する。本変形例において、第１実施形態と実質的に同一の構成については説明を省略する場合がある。
本変形例に係る窒化物半導体装置では、第２共通配線１７を１本のみ有する。具体的には、図６Ａに示される層は、第１実施形態における図２Ｂに示される層と対応している。両者の相違点は、第２ドレイン配線１２ｂの長手方向に大きく開口された第２絶縁膜１３の開口部１３ｂが複数ではなく、１つのみ形成されている点である。
図６Ｂに示される層は、第１実施形態における図３に示される層と対応している。両者の相違点は、第２共通配線１７が１本のみとなっている点である。第２共通配線１７は、図６Ａの開口部１３ｂを介して、第２ドレイン配線１２ｂと接続されているとともに、複数の第１共通配線１６と交差し、且つ、接続されている。
本変形例によると、第１実施形態と同様の効果に加えて、次のような効果が得られる。第２共通配線１７の本数が減った分だけ第１ソースパッド１５の面積を大きくすることができる。その結果、第２ソース電極２ａから第１ソースパッド１５に至るまでの平均配線長を小さくすることができるため、ローサイドトランジスタ１０２のソースの配線抵抗及び配線インダクタンスを低減することができる。
また、フリップチップ実装時に実装回路基板とのコンタクト面積を大きくできるため、コンタクト抵抗も低減することができる。そして、第１実施形態と同様、第１共通配線１６を形成することによって、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができるため、両トランジスタを個別に形成して回路基板上の配線等で接続する場合と比べて、回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
なお、図６Ｂに示すように、１本の第２共通配線１７は、ハイサイドトランジスタに最も近い位置に配置しておくと、フリップチップ実装の際に第１ソースパッド１５と第２共通配線１７とが交差せず電流を取り出すことができる。１本の第２共通配線１７をハイサイドトランジスタの近くに配置しない場合は、図６Ｂで示す層の上層において、第１実施形態と同様に、第３絶縁膜２０と開口部２１とを利用すれば第１ソースパッド１５の面積を大きくすることができるため、第２共通配線１７に干渉されずに簡単に電流を取り出すことができる。
第１実施形態の第１変形例に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
（第１実施形態の第２変形例）
以下、第１実施形態の第２変形例に係る窒化物半導体装置について、図７Ａ及び図７Ｂを参照しながら説明する。本変形例において、第１実施形態と実質的に同一の構成については、説明を省略することがある。
本変形例に係る窒化物半導体装置では、複数の第１共通配線１６は、互いに隣接して配置された第１縦配線４１、第２縦配線４２、および第３縦配線４３を有し、複数の第２共通配線１７は、第１横配線４４、第２横配線４５ａ、４５ｂ、および第３横配線４６を有している。第１縦配線４１と第２縦配線４２とは、第１横配線４４および第２横配線４５ａ、４５ｂによって接続され、第２縦配線４２と第３縦配線４３とは、第３横配線４６によって接続されている。平面視において、第３横配線４６は、第１横配線４４と第２横配線４５ｂとの前記第１方向での間の位置に配置されている。
図７Ａに示す層は、第１実施形態における図２Ｂに示す層と対応している。両者の相違点は、第２ドレイン配線１２ｂの長手方向に大きく開口された第２絶縁膜１３の開口部１３ｂが存在しない点である。
図７Ｂが示す層は、第１実施形態における図３に示す層と対応している。本変形例においては、横配線及び縦配線を利用することによって、網目状に第１共通配線１６と第２共通配線１７とを配置している。
本変形例によると、第１実施形態と同様の効果に加えて、次のような効果が得られる。網目状に第１共通配線１６と第２共通配線１７とを配置することによって、第１共通配線１６から第２共通配線１７へ至る配線の長手方向の長さの平均を短くできるため、スイッチノードとしての電流の取り出し口に至る配線抵抗及び配線インダクタンスを小さくすることができる。
図７Ｂにおいて、第１横配線４４、第２横配線４５ｂ、及び第３横配線４６が互いに隣接して配置されているが、第２横配線４５ｂを省略してもよい。適宜、所望の配線抵抗及び配線インダクタンスを実現できるような横配線と縦配線を配置すればよい。
また、網目状に配置された第１共通配線１６及び第２共通配線１７の間に、第１ソースパッド１５を形成することによって、第１ソースパッド１５の面積を大きくすることができる。その結果、第２ソース電極２ａから第１ソースパッド１５に至るまでの平均配線長を小さくすることができるため、ローサイドトランジスタ１０２のソースの配線抵抗及び配線インダクタンスを低減することができる。このとき、第１実施形態と同様に、第３絶縁膜２０とその開口部２１を利用することによって、第１ソースパッド１５の面積を大きくすることができ、且つ、第２共通配線１７に干渉されずに容易に電流を取り出すことができる。
なお、第１横配線４４、第２横配線４５ａ、４５ｂ及び第３横配線４６の下の領域において、第２絶縁膜１３の開口部１３ａは、横配線の長手方向に開口を長くとってもよい。この構成によれば、第１縦配線４１と第２縦配線４２との間の領域、及び、第２縦配線４２と第３縦配線４３との間の領域における配線抵抗及び配線インダクタンスを小さくすることができる。そして、第１実施形態と同様、第１共通配線１６を形成することによって、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができるため、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
第１実施形態の第２変形例に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
（第１実施形態の第３変形例）
以下、第１実施形態の第３変形例に係る窒化物半導体装置について、図８Ａ及び図８Ｂを参照しながら説明する。本変形例において、第１実施形態と実質的に同一の構成については説明を省略する場合がる。
本変形例に係る窒化物半導体装置では、複数の第１共通配線１６は、互いに隣接して配置された第１縦配線４１、第２縦配線４２、および第３縦配線４３を有し、複数の第２共通配線１７は、第１横配線４４、第２横配線４５、および第３横配線４６を有する。第１縦配線４１と第２縦配線４２とは、第１横配線４４および第２横配線４５によって接続され、第２縦配線４２と第３縦配線４３とは、第３横配線４６によって接続されている。平面視において、第３横配線４６は、第１横配線４４と第２横配線４５との前記第１方向での間の位置に配置され、第２共通配線１７は、複数の第１ソースパッド１５の一部および複数の第１ドレインパッド１４の一部を覆っている。
図８Ａに示す層は、第１実施形態の第２変形例の図７Ａに示す層に対応している。図８Ａに示すように、本変形例においては、第２ソース配線１２ａの上の第２絶縁膜１３に形成された開口部１３ａの配置が第２変形例とは異なる。具体的には、第２変形例と比較して、本変形例に係るローサイドにおいて、開口部１３ａが一部配置されていない領域が存在する。
図８Ｂに示す層は、第１実施形態の第２変形例の図６Ｂに示す層に対応する。図８Ｂに示すように、開口部１３ａが配置されていない領域を、第２共通配線１７が覆うように配置されている。
本変形例によると、第１実施形態と同様の効果に加えて、次のような効果が得られる。第２共通配線１７をより太く形成できるため、第２共通配線１７の面積を大きくすることができる。そのため、スイッチノードとしての電流の取り出し口に至るまでの配線の抵抗及びインダクタンスを小さくすることができる。
第２共通配線１７で覆われた第２ソース配線１２ａの地点から第１ソースパッド１５に至るまでの平均配線長は、第２共通配線１７で覆われていない第２ソース配線１２ａの地点から第１ソースパッド１５に至るまでの平均配線長より長くなる。しかし、網目状の第１共通配線１６及び第２共通配線１７の間に第１ソースパッド１５が配置されている場合、電流は、第２方向における第２共通配線１７の長さに相当する第２ソース配線１２ａを通って、第１ソースパッド１５に至ることができるため、配線抵抗及び配線インダクタンスの増加を抑制することができる。
第１実施形態と同様に、第１共通配線１６を形成することで、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができ、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
第１実施形態の第３変形例に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
（第２実施形態）
以下、第２実施形態に係る窒化物半導体装置について、図面を参照しながら説明する。本実施形態において、上記実施形態及び変形例と実質的に同一の構成については説明を省略する場合がある。
第２実施形態に係る窒化物半導体装置において、第１実施形態における図１Ａ、図１Ｂ、図２Ａ、図７Ａのそれぞれに示される層がこの順に形成される。
図９Ａに示す層は、図７Ａに示される層の上に設けられ、第１実施形態における図３に示す層と対応する。図９Ａに示す層においては、第２共通配線１７が配置されておらず、複数の第１共通配線１６は互いに接続されていない。
図９Ｂに示すように、第１ドレインパッド１４などを有する、図９Ａに示す層の上には、膜厚が１０μｍ程度のＰＢＯからなる第３絶縁膜２０が形成されている。第３絶縁膜２０には、第１ドレインパッド１４、第１ソースパッド１５、第１共通配線１６、第１ゲートパッド１８及び第２ゲートパッド１９のそれぞれの一部を露出する複数の開口部２１が形成されている。
図１０に示すように、第３絶縁膜２０の上には、開口部２１を介して、第１共通配線１６の一部と接続された第２共通配線１７が形成されている。すなわち、第１ソース電極１ａ及び第２ドレイン電極２ｂは、第１共通配線１６及び第２共通配線１７と電気的に接続されている。
この構成によれば、第１実施形態と比較して、配線を形成する工程が増加してしまうが、図９Ａに示す層において、第２共通配線１７が配置されてない分だけ第１ソースパッド１５の面積を大きくすることができる。従って、第２ソース電極２ａから第１ソースパッド１５に至るまでの平均配線長を短くすることができるため、ローサイドトランジスタ１０２のソースの配線抵抗及び配線インダクタンスを低減することができる。
また、図１０に示す層において、第２共通配線１７によってチップ上で複数の第１共通配線１６を接続することができるため、フリップチップ実装時にすべての第１共通配線１６から電流を取り出すことができ、配線抵抗及び配線インダクタンスを低減することができる。
そして、第１実施形態と同様に、第１共通配線１６を形成することで、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができ、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
また、開口部２１を介して第１ドレインパッド１４の少なくとも一部と接続された第２ドレインパッド５１が形成されている。すなわち、第１ドレイン電極１ｂと第２ドレインパッド５１とが電気的に接続されている。また、開口部２１を介して第１ソースパッド１５の少なくとも一部と接続された第２ソースパッド５２が形成されている。すなわち、第２ソース電極２ａと第２ソースパッド５２とが電気的に接続されている。また、第３絶縁膜２０の上には、開口部２１を介して、第１ゲートパッド１８の少なくとも一部と第３ゲートパッド５３とが、第２ゲートパッド１９の少なくとも一部と第４ゲートパッド５４とがそれぞれ接続されている。
図１０に示す層において、第２共通配線１７以外の上記パッドは、必ずしも形成する必要はないが、形成しておくと第２共通配線１７を含む全てのパッドが実質的に同一平面に位置するため、実装しやすいというメリットがある。
なお、第２ドレインパッド５１、第２ソースパッド５２、第２共通配線１７、第３ゲートパッド５３及び第４ゲートパッド５４は、膜厚１００ｎｍ程度のＴｉからなる下層密着層と、膜厚５μｍ程度のＣｕからなる導電層と、膜厚１００ｎｍ程度のＮｉからなる上層密着層とが順次積層されて構成されている。
第２実施形態に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
（第３実施形態）
以下、第３実施形態に係る窒化物半導体装置について、図面を参照しながら説明する。本実施形態において、上記実施形態及び変形例と実質的に同一の構成については説明を省略し、異なる構成についてのみ説明する。
第３実施形態に係る窒化物半導体装置は、窒化物半導体素子２００と実装用回路基板２０１とから構成される。窒化物半導体素子２００は、第１実施形態及び第２実施形態における図１Ａ、図１Ｂ、図３Ａ、図７Ａ、図９Ａのそれぞれに示される層がこの順に形成されている。図９Ａにおいて第２共通配線１７が存在しないことに注意されたい。
図１１に示す実装用回路基板２０１の表面には、少なくとも１つの第１ビア開口部６０を有し、フリップチップ実装時に窒化物半導体素子２００のスイッチノード、すなわち複数の第１共通配線１６と電気的に接続される第１メタルプレーン層６１が形成されている。
また、実装用回路基板２０１は、第１ビア開口部６０内に設けられた第１ビア６２を介して、第１メタルプレーン層６１と電気的に接続された第３共通配線６３を備えている。実装用回路基板２０１において、第３共通配線６３は、第１メタルプレーン層６１とは異なる層に配置されている。
さらに、実装用回路基板２０１は、窒化物半導体素子２００の第１ドレインパッド１４と電気的に接続されるドレイン用メタルプレーン層６４と、第１ソースパッド１５と電気的に接続されるソース用メタルプレーン層６５と、第１ゲートパッド１８と電気的に接続されるハイサイドゲート用メタルプレーン層６６と、第２ゲートパッド１９と電気的に接続されるローサイドゲート用メタルプレーン層６７と、第３共通配線６３と電気的に接続されるスイッチノード用メタルプレーン層６８とを備えている。
この構成によれば、窒化物半導体素子２００上に第２共通配線１７が配置されていない分だけ第１ソースパッド１５の面積を大きくすることができる。従って、第２ソース電極２ａから第１ソースパッド１５に至るまでの平均配線長を小さくすることができるため、ローサイドトランジスタ１０２のソースの配線抵抗及び配線インダクタンスを低減することができる。
第３共通配線６３によって、実装用回路基板２０１の１つの層において、複数の第１共通配線１６を接続することができるため、窒化物半導体素子２００をフリップチップ実装した際に、すべての第１共通配線１６から電流を取り出すことができる。従って、ハイサイドトランジスタ１０１のソースとローサイドトランジスタ１０２のドレインを接続する配線の抵抗及びインダクタンスは両トランジスタを個別に形成して配線する場合より小さくすることができる。配線抵抗及び配線インダクタンスを低減することができる。
第１実施形態と同様、第１共通配線１６を形成することによって、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができ、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
なお、実際の使用にあたって実装用回路基板２０１の表面に第３共通配線６３と同電位のスイッチノード用メタルプレーン層６８を得るには、ビア等を通じて第３共通配線６３とスイッチノード用メタルプレーン層６８とを接続すればよい。
第３実施形態に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
（第３実施形態の第１変形例）
以下、第３実施形態の第１変形例に係る窒化物半導体装置について適宜、図面を参照しながら説明する。本変形例において、上記実施形態及び変形例と実質的に同一の構成については説明を省略する場合がある。
第３実施形態の第１変形例に係る窒化物半導体装置は、窒化物半導体素子２００と実装用回路基板２０１とから構成される。窒化物半導体素子２００は、第１実施形態及び第２実施形態における図１Ａ、図１Ｂ、図４Ａ、図７Ａ、図９Ａのそれぞれに示される層がこの順に形成されている。図９Ａにおいて第２共通配線１７が存在しないことに注意されたい。
図１２に示すように、実装用回路基板２０１の表面には、少なくとも１つの第２ビア開口部７０を有し、フリップチップ実装時に窒化物半導体素子２００のスイッチノード、すなわち複数の第１ソースパッド１５と電気的に接続される第２メタルプレーン層７１が形成されている。
実装用回路基板２０１は、第２ビア開口部７０内に設けられた第２ビア７２を介して、第２メタルプレーン層７１と電気的に接続された第４共通配線７３を備えている。実装用回路基板２０１において、第４共通配線７３は、第２メタルプレーン層７１とは異なる層に配置されている。
さらに、実装用回路基板２０１は、窒化物半導体素子２００の第１ドレインパッド１４と電気的に接続されるドレイン用メタルプレーン層６４と、第１共通配線１６と電気的に接続されるスイッチノード用メタルプレーン層６８と、第１ゲートパッド１８と電気的に接続されるハイサイドゲート用メタルプレーン層６６と、第２ゲートパッド１９と電気的に接続されるローサイドゲート用メタルプレーン層６７と、第４共通配線７３と電気的に接続されるソース用メタルプレーン層６５とを備えている。
この構成によれば、窒化物半導体素子２００上に第２共通配線１７が配置されていない分だけ第１ソースパッド１５の面積を大きくすることができる。従って、ローサイドトランジスタ１０２の第２ソース配線１２ａから第２メタルプレーン層７１までの配線抵抗及び配線インダクタンスを低減することができる。また、フリップチップ実装時に実装回路基板とのコンタクト面積を大きくできるため、コンタクト抵抗も低減することができる。第２ソース電極２ａから第１ソースパッド１５に至るまでの平均配線長を小さくすることができる。従って、ローサイドトランジスタ１０２のソースの配線抵抗及び配線インダクタンスを低減することができる。
また、スイッチノード用メタルプレーン層６８によって、実装用回路基板２０１上で複数の第１共通配線１６を接続することができるため、窒化物半導体素子２００をフリップチップ実装した際にすべての第１共通配線１６から電流を取り出すことができる。従って、配線抵抗及び配線インダクタンスを低減することができる。
そして、第１実施形態と同様、第１共通配線１６を形成することによって、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができるため、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
なお、実際の使用にあたって実装用回路基板２０１の表面に第１ソースパッド１５と同電位のソース用メタルプレーン層６５を得るには、ビア等を通じて第１ソースパッド１５とソース用メタルプレーン層６５とを接続すればよい。
第３実施形態の第１変形例に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
（第３実施形態の第２変形例）
以下、第３実施形態の第２変形例に係る窒化物半導体装置について適宜、図面を参照しながら説明する。本変形例において、上記実施形態及び変形例と実質的に同一の構成については説明を省略する場合がある。
第３実施形態の第１変形例に係る窒化物半導体装置は、窒化物半導体素子２００と実装用回路基板２０１とから構成される。窒化物半導体素子２００は、第１実施形態及び第２実施形態における図１Ａ、図１Ｂ、図４Ａ、図７Ａ、図９Ａの順に、実質的に同様に形成されている。図９Ａにおいて第２共通配線１７が存在しないことに注意されたい。
図１３に示すように、実装用回路基板２０１の表面には、少なくとも１つの第３ビア開口部８０を有し、フリップチップ実装時に窒化物半導体素子２００のスイッチノード、すなわち複数の第１ドレインパッド１４と電気的に接続される第３メタルプレーン層８１が形成されている。
また、実装用回路基板２０１は、第３ビア開口部８０内に設けた第３ビア８２を介して、第３メタルプレーン層８２と電気的に接続された第５共通配線８３を備えている。実装用回路基板２０１において、第５共通配線８３は、第３メタルプレーン層８１とは異なる層に配置されている。
さらに、実装用回路基板２０１は、窒化物半導体素子２００の第１ソースパッド１５と電気的に接続されるソース用メタルプレーン層６５と、第１共通配線１６と電気的に接続されるスイッチノード用メタルプレーン層６８と、第１ゲートパッド１８と電気的に接続されるハイサイドゲート用メタルプレーン層６６と、第２ゲートパッド１９と電気的に接続されるローサイドゲート用メタルプレーン層６７と、第５共通配線８３と電気的に接続されるドレイン用メタルプレーン層６４とを備えている。
この構成によると、窒化物半導体素子２００上に第２共通配線１７が配置されていない分だけ第１ソースパッド１５の面積を大きくすることができる。従って、第２ソース電極２ａから第１ソースパッド１５に至るまでの平均配線長を小さくすることができるため、ローサイドトランジスタ１０２のソースの配線抵抗及び配線インダクタンスを低減することができる。
また、スイッチノード用メタルプレーン層６８によって、実装用回路基板２０１上で複数の第１共通配線１６を接続することができるため、窒化物半導体素子２００をフリップチップ実装した際にすべての第１共通配線１６から電流を取り出すことができる。従って、ハイサイドトランジスタ１０１のソースとローサイドトランジスタ１０２ドレインを接続する配線の抵抗及びインダクタンスは両トランジスタを個別に形成して配線する場合より小さくすることができる。配線抵抗及び配線インダクタンスを低減することができる。
そして、第１実施形態と同様、第１共通配線１６を形成することによって、ハイサイドトランジスタ１０１とローサイドトランジスタ１０２のハーフブリッジをパッドオンエレメント構造で構成することができるため、両トランジスタを個別に形成して回路基板上の配線等で接続する場合に比べて回路面積を小型にでき、かつ配線抵抗及び配線インダクタンスを低減することができる。
なお、実際の使用にあたって実装用回路基板２０１の表面に第１ドレインパッド１４と同電位のドレイン用メタルプレーン層６４を得るには、ビア等を通じて第１ドレインパッド１４とドレイン用メタルプレーン層６４とを接続すればよい。
第３実施形態の第２変形例に係る窒化物半導体装置によると、配線インダクタンスが小さな窒化物半導体装置を得ることができる。
以上、例示として、本開示に係る半導体装置が、窒化物半導体装置である場合を説明した。本開示は、窒化物半導体装置に限らず、シリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）等の材料を用いた、横型デバイスであれば適用可能である。
本発明は、ハーフブリッジ構成の半導体装置として、例えば、ＤＣ／ＤＣコンバータや、オーディオ用Ｄ級アンプなどに広く利用できる。
１ａ 第１ソース電極
１ｂ 第１ドレイン電極
１ｃ 第１ゲート電極
２ａ 第２ソース電極
２ｂ 第２ドレイン電極
２ｃ 第２ゲート電極
３ 第１ゲート電極配線
４ 第２ゲート電極配線
５ 第１絶縁膜
５ａ 開口部
１１ａ 第１ソース配線
１１ｂ 第１ドレイン配線
１１ｃ 第１ゲート配線
１２ａ 第２ソース配線
１２ｂ 第２ドレイン配線
１２ｃ 第２ゲート配線
１３ 第２絶縁膜
１３ａ 開口部
１３ｂ 開口部
１４ 第１ドレインパッド
１５ 第１ソースパッド
１６ 第１共通配線
１７ 第２共通配線
１８ 第１ゲートパッド
１９ 第２ゲートパッド
２０ 第３絶縁膜
２１ 開口部
２２ スイッチノードの回路基板接続部
２３ 第１ソースパッドの基板接続部
２４ 第１ドレインパッドの回路基板接続部
２５ 第１ゲートパッドの回路基板接続部
２６ 第２ゲートパッドの回路基板接続部
２７ 配線パッド
３０ 回路基板側のスイッチノード用メタルプレーン層
３１ 回路基板側のソース用メタルプレーン層
３２ 回路基板側のドレイン用メタルプレーン層
３３ 回路基板側のハイサイドゲート用メタルプレーン層
３４ 回路基板側のローサイドゲート用メタルプレーン層
４１ 第１縦配線
４２ 第２縦配線
４３ 第３縦配線
４４ 第１横配線
４５ａ 第２横配線
４５ｂ 第２横配線
４６ 第３横配線
５１ 第２ドレインパッド
５２ 第２ソースパッド
５３ 第３ゲートパッド
５４ 第４ゲートパッド
６０ 第１ビア開口部
６１ 第１メタルプレーン層
６２ 第１ビア
６３ 第３共通配線
６４ ドレイン用メタルプレーン層
６５ ソース用メタルプレーン層
６６ ハイサイドゲート用メタルプレーン層
６７ ローサイドゲート用メタルプレーン層
６８ スイッチノード用メタルプレーン層
７０ 第２ビア開口部
７１ 第２メタルプレーン層
７２ 第２ビア
７３ 第４共通配線
８０ 第３ビア開口部
８１ 第３メタルプレーン層
８２ 第３ビア
８３ 第５共通配線
１０１ ハイサイドトランジスタ
１０２ ローサイドトランジスタ
１０３ 窒化物半導体層
２００ 窒化物半導体素子
２０１ 実装用回路基板

Claims (14)

  1. 基板と、
    前記基板の上に配置された半導体層と、
    前記半導体層の上方に配置された第１ゲート電極、複数の第１ドレイン電極および複数の第１ソース電極を有する第１トランジスタと、
    前記半導体層の上方に配置された第２ゲート電極、複数の第２ドレイン電極および複数の第２ソース電極を有する第２トランジスタと、
    前記第１ドレイン電極の上方に配置され、前記第１ドレイン電極と電気的に接続され、かつ第１方向に延びる第１ドレインパッドと、
    前記第２ソース電極の上方に配置され、前記第２ソース電極と電気的に接続され、かつ前記第１方向に沿って配置された複数の第１ソースパッドと、
    各々が前記第１ソース電極の上方および前記第２ドレイン電極の上方に配置され、前記第１ソース電極および前記第２ドレイン電極と電気的に接続され、かつ前記第１方向に延びる複数の第１共通配線と、
    各々が前記第１共通配線と接続され、前記第１方向と交差する第２方向に延びる複数の第２共通配線とを備える
    半導体装置。
  2. 前記第１ソースパッドは、隣接する前記複数の第２共通配線の間に配置されている
    請求項１に記載の半導体装置。
  3. 前記複数の第１共通配線は、第１縦配線、第２縦配線、および第３縦配線を有し、
    前記複数の第２共通配線は、第１横配線、第２横配線、および第３横配線を有し、
    前記第１縦配線と前記第２縦配線とは、前記第１横配線および前記第２横配線によって接続され、
    前記第２縦配線と前記第３縦配線とは、前記第３横配線によって接続され、
    平面視において、前記第３横配線は、前記第１方向での前記第１横配線と前記第２横配線との間の位置に配置されている
    請求項１または２に記載の半導体装置。
  4. 前記第１縦配線、前記第２縦配線、および前記第３縦配線は、互いに隣接して配置され、
    前記第１横配線、前記第２横配線、および前記第３横配線は、互いに隣接して配置されている
    請求項３に記載の半導体装置。
  5. 前記第２トランジスタの上方、且つ、前記複数の第１共通配線の下方には、前記第２方向に延びる複数の第２ソース配線および複数の第２ドレイン配線が配置されている
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記複数の第２共通配線は、前記複数の第２ソース配線の一部および前記複数の第２ドレイン配線の一部を覆う
    請求項５に記載の半導体装置。
  7. 前記半導体装置は、さらに、
    前記複数の第１ソースパッドの上方および前記複数の第２共通配線の上方に配置された絶縁膜を備え、
    前記絶縁膜には、前記複数の第１ソースパッドおよび前記複数の第２共通配線の一部を露出する複数の開口部が形成されている
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 基板と、
    前記基板の上に配置された半導体層と、
    前記半導体層の上に配置された第１ゲート電極、複数の第１ドレイン電極および複数の第１ソース電極を有する第１トランジスタと、
    前記半導体層の上に配置された第２ゲート電極、複数の第２ドレイン電極および複数の第２ソース電極を有する第２トランジスタと、
    前記第１ドレイン電極の上方に配置され、前記第１ドレイン電極と電気的に接続され、かつ第１方向に延びる第１ドレインパッドと、
    前記第２ソース電極の上方に配置され、前記第２ソース電極と電気的に接続され、かつ前記第１方向に延びる第１ソースパッドと、
    前記複数の第１ソース電極の上方および前記複数の第２ドレイン電極の上方に配置され、前記第１ソース電極および前記第２ドレイン電極と電気的に接続され、かつ前記第１方向に延びる複数の第１共通配線と、
    前記複数の第１共通配線と接続され、前記第１方向と交差する第２方向に延びる、単一の第２共通配線とを備える
    半導体装置。
  9. 前記半導体装置は、さらに、
    前記第１ソースパッドの上方および前記単一の第２共通配線の上方に配置された絶縁膜を備え、
    前記絶縁膜には、前記第１ソースパッドおよび前記単一の第２共通配線の一部を露出する複数の開口部が形成されている
    請求項８に記載の半導体装置。
  10. 前記単一の第２共通配線は、前記複数の第１共通配線の上方に配置されている
    請求項８に記載の半導体装置。
  11. 前記半導体装置は、さらに、
    実装用回路基板を備え、
    前記実装用回路基板は、少なくとも１つの第１ビア開口部と、
    前記複数の第１共通配線と電気的に接続されるフリップチップ実装用の複数の第１メタルプレーン層と、
    前記第１ビア開口部内に設けられたビアを介して、前記第１メタルプレーン層と電気的に接続された第３共通配線とを有する
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記半導体装置は、さらに、
    実装用回路基板を備え、
    前記実装用回路基板は、少なくとも１つの第２ビア開口部と、
    前記複数の第１ソースパッドと電気的に接続されるフリップチップ実装用の複数の第２メタルプレーン層と、
    前記第２ビア開口部内に設けられたビアを介して、前記第２メタルプレーン層と電気的に接続された第４共通配線とを有する
    請求項１から１０のいずれか一項に記載の半導体装置。
  13. 前記半導体装置は、さらに、
    実装用回路基板を備え、
    前記実装用回路基板は、少なくとも１つの第３ビア開口部と、
    前記複数の第２ドレインソースパッドと電気的に接続されるフリップチップ実装用の複数の第３メタルプレーン層と、
    前記第３ビア開口部内に設けたビアを介して前記第３メタルプレーン層と電気的に接続された第５共通配線とを有する
    請求項１から１０のいずれか一項に記載の半導体装置。
  14. 前記半導体層は、窒化物半導体からなる
    請求項１から１３のいずれか一項に記載の半導体装置。
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