JP6822254B2 - 半導体装置 - Google Patents

Description

本発明は、電力変換器に好適する半導体装置に関する。

電力変換器を高効率化するに際して、パワー素子のスイッチング速度を増加させると、スイッチング損失を低減できるが、誤オン発生により損失が増加するため、高効率化の障壁になっている。誤オンを抑制する半導体装置として、特許文献１、２、３に記載された半導体装置が知られており、これら半導体装置では、ゲート配線の寄生インダクタンスを低減するために、電力変換用の駆動ＩＣを収容している。

また、半導体装置内のパワー素子から発生する熱を放熱し易くするために、パワー素子の上下面の主端子に上部導体及び下部導体を接続し、上部導体の上面及び下部導体の下面を半導体装置のモールド樹脂から露出させる半導体装置が考えられている。この半導体装置では、上部導体及び下部導体が主電流経路となる。

特開２０１１−５４７７３号公報 特開２００３−４６０５８号公報 特開２０１６−１６５４号公報

上記放熱対策を行なった半導体装置においては、ゲート配線にボンディングワイアを使用すると共に、ゲート配線が上部導体と下部導体の間の空間を通って導出される構成であるため、ボンディングワイアが長くなり、ボンディングワイアの寄生インダクタンスを十分に低減できないという問題がある。また、主電流経路を構成する上部導体と下部導体の間の空間を、ゲート配線のボンディングワイアが通る構成であるため、ボンディングワイアが主電流経路と磁気結合することにより、スイッチング損失が増加するおそれもある。

本発明の目的は、ゲート配線の寄生インダクタンスを十分に低減できると共に、スイッチング損失を低減することができる半導体装置を提供することにある。

請求項１の発明は、上下面に主端子を有する１つまたは複数のパワー素子２と、前記パワー素子２の上下面の主端子にそれぞれ接続され、主電流を流すものであって、所定の隙間を介して対向する第１の導体５および第２の導体６と、前記パワー素子２を制御する駆動ＩＣ３と、前記駆動ＩＣ３と前記パワー素子２とを接続するインターポーザ７、１９と、前記駆動ＩＣ３に接続された信号端子１７とを備えた半導体装置であって、前記インターポーザ７、１９は、前記パワー素子２のゲート端子に接続されるゲート配線パターンを有し、前記ゲート配線パターンの一端部が前記第１の導体５と前記第２の導体６の間に掛かるように、両導体の隙間内に挿入配置されるように構成されている。

第１実施形態を示すパワーモジュールの縦断面図 インターポーザの部分縦断面図 第２実施形態を示すパワーモジュールの縦断面図 第３実施形態を示すパワーモジュールの縦断面図

（第１実施形態）
以下、第１実施形態について、図１及び図２を参照して説明する。本実施形態のパワーモジュール１は、電力変換用の半導体装置であり、図１に示すように、パワー素子２と、駆動ＩＣ３とを備え、パワー素子２及び駆動ＩＣ３は絶縁樹脂４でモールドされている。

パワー素子２の上面に設けられた第１の主端子には、例えば矩形板状の第１の導体５が接続されている。第１の導体５の下面中央部には、接合用の凸部５ａが突設されており、この凸部５ａをパワー素子２の上面の第１の主端子用のパッド部に例えば半田付け等により接合している。第１の導体５は、絶縁樹脂４によりモールドされており、上面５ｂだけが絶縁樹脂４から露出するように構成されている。

パワー素子２の下面全体に設けられた第２の主端子には、例えば第１の導体５とほぼ同じ大きさの矩形板状をなす第２の導体６が接続されている。第２の導体６は、パワー素子２の下面の第２の主端子用のパッド部に例えば半田付け等により接合されている。第２の導体６は、絶縁樹脂４によりモールドされており、上面６ａだけが絶縁樹脂４から露出するように構成されている。

この構成の場合、第１の導体５と第２の導体６とからパワー素子２の主電流経路が構成されている。第１の導体５のうちのパワー素子２と接合していない部分と、第２の導体６のうちのパワー素子２と接合していない部分とは、所定の隙間を介して対向している。第１の導体５と第２の導体６との間の隙間には、絶縁樹脂４が充填されている。

駆動ＩＣ３は、例えば板状のインターポーザ７上に実装されている。インターポーザ７は、例えば複数の配線層を有する多層基板で構成されており、その一端部（図１中の右端部）７ａは、第１の導体５と第２の導体６との間の隙間内に挿入配置され、パワー素子２の端部に近接するように配設されている。

インターポーザ７には、図２に示すように、内部の配線層８に第１配線パターン９が形成されていると共に、配線層８と異なる内部の配線層１０に第２配線パターン１１が形成されている。第１配線パターン９は、例えば細長い平板状（即ち、帯状）の導体パターンで構成されている。第２配線パターン１１は、第１配線パターン９よりも少し短い細長い平板状（即ち、帯状）の導体パターンで構成されている。この場合、第１配線パターン９と第２配線パターン１１とは、平行平板構造を構成している。

第１配線パターン９の一端部９ａには、ビア１２を介してボンディングワイヤ１３の一端部１３ａが接続されている。ボンディングワイヤ１３の他端部１３ｂは、図１に示すように、パワー素子２の上面の端部に設けられたゲート端子のパッド部に接続されている。第１配線パターン９の他端部９ｂには、ビア１４を介してボンディングワイヤ１５の一端部１５ａが接続されている。ボンディングワイヤ１５の他端部１５ｂは、駆動ＩＣ３の上面の端部に設けられたゲート駆動用端子のパッド部に接続されている。この場合、第１配線パターン９、ボンディングワイヤ１３及びボンディングワイヤ１５は、ゲート配線を構成している。

第２配線パターン１１には、グランドが接続されており、第２配線パターン１１は、グランドパターンを構成している。
また、絶縁樹脂４の左端部には、信号端子１７が絶縁樹脂４の左端面から突出するように配設されている。信号端子１７は、例えばリードフレームで構成されている。信号端子１７の一端部１７ａには、ボンディングワイヤ１８の一端部１８ａが接続され、ボンディングワイヤ１８の他端部１８ｂは、駆動ＩＣ３の上面の端部に設けられた信号端子接続用のパッド部に接続されている。

また、上記構成のパワーモジュール１を製造するに際しては、第２の導体６の上面にパワー素子２を接合し、インターポーザ７の上面に駆動ＩＣ３を載置固定し、パワー素子２とインターポーザ７との間、駆動ＩＣ３とインターポーザ７との間、駆動ＩＣ３と信号端子１７との間を、ボンディングワイア１３、１５、１８で接続（即ち、ワイヤボンディング）する。その後、パワー素子２の上面に第１の導体５を接合する。次いで、第１の導体５、パワー素子２、第２の導体６、インターポーザ７、駆動ＩＣ３、信号端子１７を絶縁樹脂４でモールドする。

このような構成の本実施形態においては、駆動ＩＣ３を実装したインターポーザ７を、パワー素子２の直近まで延伸して配設し、インターポーザ７を第１の導体５と第２の導体６との間の隙間内に挿入配置する、即ち、インターポーザ７をパワー素子２の主電流経路と重なるように配置する。この構成の場合、インターポーザ７の第１配線パターン９とパワー素子２のゲート端子とを接続するボンディングワイア１３を短かくすることができるから、ゲート配線の寄生インダクタンスを低減することができる。

また、上記実施形態においては、インターポーザ７の中のゲート配線、即ち、第１配線パターン９及び第２配線パターン１１は平行平板構造をなしているので、ゲート配線の寄生インダクタンスを低減することができると共に、ゲート配線と主電流経路とが重なった区間における磁気結合を抑制することができる。これにより、スイッチング損失を低減することができる。

また、上記実施形態においては、インターポーザ７上に、周辺部品である駆動ＩＣ３を実装し、インターポーザ７の端部７ａをパワー素子２の直近に配置するように構成したので、インターポーザ７を使用しないでワイアボンディング実装する構成に比べて、実装面積を小さくすることができる。

（第２実施形態）
図３は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第２実施形態では、図３に示すように、インターポーザ１９の左端部の上面に、信号端子２０を設けた。そして、インターポーザ１９の信号端子２０を設けた部分、即ち、インターポーザ１９の左端部を、絶縁樹脂４の左端面から突出させるように構成した。

信号端子２０は、インターポーザ１９の上面に設けられた例えば導体パターン（即ち、信号端子パターン）で構成されている。信号端子２０は、インターポーザ１９の内部の配線層に設けられた導体パターン、並びに、ボンディングワイヤ１８を介して、駆動ＩＣ３の上面の端部に設けられた信号端子接続用のパッド部に接続されている。

また、インターポーザ１９の上面における駆動ＩＣ３の周辺部位には、周辺部品２１、２２が実装されている。周辺部品２１、２２は、例えば抵抗やコンデンサ等の部品で構成されている。

尚、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、信号端子２０をインターポーザ１９の上面に設ける構成としたので、リードフレームを不要にすることができ、部品点数を削減することができる。

（第３実施形態）
図４は、第３実施形態を示すものである。尚、第２実施形態と同一構成には、同一符号を付している。第３実施形態では、駆動ＩＣ３をインターポーザ１９に実装するに際して、ワイアボンディングの代わりに、バンプ２３、２４を用いるように構成した。そして、インターポーザ１９の第１配線パターン９の一端部９ａ（即ち、ビア１２）を、パワー素子２の上面のゲート端子のパッド部に接続するに際して、ワイアボンディングの代わりに、バンプ２５を用いるように構成した。

尚、上述した以外の第３実施形態の構成は、第２実施形態の構成と同じ構成となっている。従って、第３実施形態においても、第２実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態によれば、駆動ＩＣ３をインターポーザ１９に実装する場合に、そして、インターポーザ１９の第１配線パターン９の一端部９ａをパワー素子２の上面のゲート端子に接続する場合に、バンプ２３、２４、２５を用いるように構成したので、ワイアボンディングを廃止することができて、低コスト化を実現することができる。

上記各実施形態においては、パワーモジュール１内に、１個のパワー素子２を配設するように構成したが、これに限られるものではなく、２個以上のパワー素子を配設するように構成しても良い。そして、パワーモジュール１内に、１個の駆動ＩＣ３を配設するように構成したが、これに限られるものではなく、２個以上の駆動ＩＣを配設するように構成しても良い。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はパワーモジュール（半導体装置）、２はパワー素子、３は駆動ＩＣ、４は絶縁樹脂、５は第１の導体、６は第２の導体、７はインターポーザ、８は配線層、９は第１配線パターン、１０は配線層、１１は第２配線パターン、１３はボンディングワイヤ、１５はボンディングワイヤ、１７は信号端子、１８はボンディングワイヤ、１９はインターポーザ、２０は信号端子、２１、２２は周辺部品、２３、２４、２５はバンプである。

Claims (5)

1. 上下面に主端子を有する１つまたは複数のパワー素子（２）と、
   前記パワー素子の上下面の主端子にそれぞれ接続され、主電流を流すものであって、所定の隙間を介して対向する第１の導体（５）および第２の導体（６）と、
   前記パワー素子を制御する駆動ＩＣ（３）と、
   前記駆動ＩＣと前記パワー素子とを接続するインターポーザ（７、１９）と、
   前記駆動ＩＣに接続された信号端子（１７）とを備え、
   前記インターポーザは、前記パワー素子のゲート端子に接続されるゲート配線パターンを有し、前記ゲート配線パターンの一端部が前記第１の導体と前記第２の導体の間に掛かるように、両導体の隙間内に挿入配置されるように構成された半導体装置。
2. 前記インターポーザは、複数の配線層（８、１０）を有する多層基板で構成され、
   前記ゲート配線パターンは、前記複数の配線層の中の１つの配線層（８）に設けられた帯状パターン（９）で構成され、
   前記複数の配線層の中の他の１つの配線層（１０）に、前記ゲート配線パターンと平行に設けられた帯状の平行パターン（１１）を備えた請求項１記載の半導体装置。
3. 前記インターポーザには、前記駆動ＩＣの周辺部品（２１、２２）が実装された請求項１または２記載の半導体装置。
4. 前記インターポーザは、前記信号端子用の信号端子パターン（２０）が設けられた請求項１から３のいずれか一項記載の半導体装置。
5. 前記インターポーザと前記駆動ＩＣとを接続する際に、または、前記インターポーザと前記パワー素子とを接続する際に、バンプ（２３、２４、２５）を用いるように構成された請求項１から４のいずれか一項記載の半導体装置。
   

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