JPWO2016076162A1 - 複合電子部品およびｄｃｄｃコンバータモジュール - Google Patents

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Abstract

リードフレーム（１１ａ，１１ｄ，１１Ｐ等）の支持材上に搭載され、一方主面に接続端子を有する半導体チップ（２１）と、ダイパッド（１１Ｐ）上の、半導体チップ（２１）に近接する位置に搭載され、一方主面に接続端子を有するチップ部品（３１）と、を有し、半導体チップ（２１）は、接続端子を上面側にして、支持材上に搭載され、チップ部品（３１）は、各接続端子（３１Ｐ１，３１Ｐ２）を上面側にして、ダイパッド（１１Ｐ）上に搭載され、半導体チップ（２１）の接続端子とチップ部品（３１）の接続端子とは、リードフレームを介さずにワイヤー（Ｗ４）を介して直接接続される。

Description

本発明は、基板やリードフレームに、半導体チップを含む複数の素子を搭載した複合電子部品に関し、特に小型化、高性能化を容易にした複合電子部品、その複合電子部品を含む回路モジュールおよびＤＣＤＣコンバータモジュールに関する。
従来、基板上に半導体チップとチップ部品とを固定し、チップ部品の電極を基板上の電極にワイヤーボンディングにより接続するように構成された複合電子部品（混成集積回路装置）が特許文献１に示されている。
また、内部に複数のチップコンデンサが設けられ、表面に複数の半導体チップが搭載される、インターポーザが特許文献２に示されている。
特開平３−５２２６０号公報 特開２０１４−１１２８４号公報
特許文献１に示されるように、ワイヤーボンディングにより接続する構造では、ワイヤーボンディングする電極にＮｉ／Ａｕなどの組成で厚メッキしておく必要がある。そのため、一般的なチップ部品の端子にワイヤーを直接接続することはできない。例えば図１９に示されるような構造となる。図１９は、リードフレーム１１に半導体チップ２１およびチップ部品３０がダイボンディングされた複合電子部品の断面図である。
ところが、図１９に示されるような構造の複合電子部品には次のような課題がある。
（ａ）半導体チップ（ダイ）２１が搭載されるリードフレーム１１にチップ部品３０をダイボンディングする構造では、リードフレーム１１の一部で配線パターンを形成することになるので、リードフレーム１１の形状が複雑になる。そのため、高コストになる、良品率が下がる等の問題が生じる。
（ｂ）チップ部品３０を搭載した状態で、信頼性確保のためのフィレットＦＬが形成されることが好ましいが、そのために工程コストを生じる。また、チップ部品３０をリードフレーム１１にダイボンディングすると、ダイボンド用導電材の接続抵抗が大きい場合、比較的大電流が流れる個所に使用すると、電力効率が悪化する。
（ｃ）図１９に示される絶縁領域Ｓを確保する必要があるだけでなく、ワイヤーＷの接続領域Ｃを確保する必要もあるので、半導体チップ２１とチップ部品３０との間隔を短くできず、複合電子部品全体が大きくなる。
（ｄ）チップ部品３０が搭載されるリードフレーム端子は島状に孤立した端子（接続不可のNC端子）になるため、パッケージ裏面の放熱性に劣る。また、実装不良の懸念を生ずる。
また、特許文献２に示されるように、内部にチップ部品が設けられ、表面に半導体チップが搭載されるインターポーザを備える複合電子部品では、非常に低背なチップ部品が必要となり、部品コストおよび製造コストが嵩む。
本発明の目的は、半導体チップと、それ以外のチップ部品とを１つのパッケージに収める場合の適合性を高めて、小型化、電気的特性の向上を図れる複合電子部品、その複合電子部品を含む回路モジュールおよびＤＣＤＣコンバータを提供することにある。
（１）本発明の複合電子部品は次のように構成される。
支持材上に搭載され、一方主面に接続端子を有する半導体チップと、
前記支持材上の、前記半導体チップに近接する位置に搭載され、一方主面に接続端子を有するチップ部品と、
を有し、
前記半導体チップは、前記接続端子を上面側にして、前記支持材上に搭載され、
前記チップ部品は、上面に第１接続端子、下面に第２接続端子をそれぞれ有し、
前記チップ部品は、前記第１接続端子を上面側にして、前記支持材上に搭載されて、前記第２接続端子が前記支持材に接続され、
前記半導体チップの前記接続端子と前記チップ部品の前記第１接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
ことを特徴とする。
上記構成により、チップ部品の第１、第２の接続端子に対する接続構造が合理的になり、電流経路の抵抗値がより小さくなって電力損失を低減できる。
（２）また、本発明の複合電子部品は次のように構成される。
支持材上に搭載され、一方主面に接続端子を有する半導体チップと、
前記支持材上の、前記半導体チップに近接する位置に搭載され、一方主面に接続端子を有するチップ部品と、
を有し、
前記半導体チップは、前記接続端子を上面側にして、前記支持材上に搭載され、
前記チップ部品は、上面に第１接続端子、端部に第２接続端子をそれぞれ有し、
前記チップ部品は、前記第１接続端子を上面側にして、前記支持材上に搭載されて、前記第２接続端子が前記支持材に接続され、
前記半導体チップの前記接続端子と前記チップ部品の前記第１接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
ことを特徴とする。
上記構成により、支持材に対しては端部に形成された第２接続端子で容易に接続でき、第１接続端子に対しては容易にワイヤー接続できる。
（３）上記（１）または（２）に記載の複合電子部品において、前記半導体チップおよび前記チップ部品は、共通の電極上に搭載されることが好ましい。このことにより、放熱経路の断面積が大きくなるため、チップ部品および半導体チップの放熱性が高まる。
（４）上記（１）〜（３）のいずれかに記載の複合電子部品において、
前記支持材はリードフレームであり、
前記半導体チップおよび前記チップ部品は、前記リードフレームのダイパッド（共通フレーム）に搭載されることが好ましい。このことにより、リードフレームのパターンが複雑化しない。また、チップ部品および半導体チップの放熱性が高まる。
（５）本発明のＤＣＤＣコンバータモジュールは、上記（１）〜（４）のいずれかに記載の複合電子部品を備え、
前記複合電子部品は、電源入力端子、電源出力端子およびグランド端子を有し、
前記半導体チップはスイッチング素子およびスイッチング制御回路を含むスイッチング電源用ＩＣであり、
前記チップ部品はインダクタンス素子であり、前記チップ部品の少なくとも第１端は前記スイッチング素子に接続されることを特徴とする。
上記構成により、電流経路の抵抗値が小さくなって電力損失を低減でき、高い電力変換効率が得られる。また、半導体チップとチップ部品との間隔を短くでき、全体を小型化できる。また、島状に孤立した端子が不要であるため、高い放熱性が維持できる。
（６）また、本発明の複合電子部品は次のように構成される。
支持材（基板、リードフレーム等）上に搭載され、一方主面に接続端子（パッド）を有する半導体チップと、
前記支持材上の、前記半導体チップに近接する位置に搭載され、一方主面に接続端子を有するチップ部品と、
を有し、
前記半導体チップは、前記接続端子を上面側にして、前記支持材上に搭載され、
前記チップ部品は、少なくとも上面に接続端子が位置するように、前記支持材上に搭載され、
前記半導体チップの前記接続端子と前記チップ部品の前記接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
ことを特徴とする。
上記構成により、リードフレームに半導体チップおよびチップ部品を搭載する場合でも、リードフレームの形状が簡素化できる。また、電流経路の抵抗値が小さくなって電力損失を低減できる。また、半導体チップとチップ部品との間隔を短くでき、複合電子部品全体を小型化できるとともに、ダイボンド分の抵抗を低減でき効率が向上する。また、島状に孤立したダイパッドが不要であるため、高い放熱性が維持できる。さらに、内部にチップ部品が設けられ、表面に半導体チップが搭載されるインターポーザを備えないので、チップ部品は半導体チップと同程度のサイズであれば適用でき、部品コストおよび製造コストは低減される。
（７）本発明の回路モジュールは、上記（６）に記載の複合電子部品を備え、
電源端子およびグランド端子を有し、
前記チップ部品は、前記電源端子と前記グランド端子との間に接続される、デカップリング用のコンデンサ素子であることを特徴とする。
上記構成により、半導体チップからデカップリング用のコンデンサ素子までの電流経路長が短いので、等価直列インダクタンス（ESL）が小さく、ノイズ低減効果が高い。また、その分、コンデンサ単体でのESLがそれほど小さくなくてよい。
本発明によれば、半導体チップと、それ以外のチップ部品とを１つのパッケージに収める場合の適合性が高まり、小型で電気的特性の高い複合電子部品、その複合電子部品を含む回路モジュールおよびＤＣＤＣコンバータが得られる。
図１は第１の実施形態に係る複合電子部品１０１の主要部の断面図である。 図２は複合電子部品１０１の、モールド樹脂の無い状態での平面図である。 図３（Ａ）はチップ部品３１の斜視図、図３（Ｂ）はチップ部品３１の断面図、図３（Ｃ）はチップ部品３１の導体部分の構造を示す斜視図である。 図４は本実施形態の複合電子部品１０１の回路図である。 図５は第２の実施形態に係る複合電子部品１０２の主要部の断面図である。 図６は第３の実施形態に係る複合電子部品１０３の主要部の断面図である。 図７は複合電子部品１０３の、モールド樹脂の無い状態での平面図である。 図８（Ａ）はチップ部品３２の斜視図、図８（Ｂ）はチップ部品３２の断面図である。 図９は本実施形態の複合電子部品１０３の回路図である。 図１０は第４の実施形態に係る複合電子部品１０４の主要部の断面図である。 図１１は複合電子部品１０４の、モールド樹脂の無い状態での平面図である。 図１２（Ａ）はチップ部品３１の斜視図、図１２（Ｂ）はチップ部品３１の断面図、図１２（Ｃ）はチップ部品３１の導体部分の構造を示す斜視図である。 図１３は本実施形態の複合電子部品１０４の回路図である。 図１４は第５の実施形態に係る複合電子部品１０５の主要部の断面図である。 図１５は複合電子部品１０５の、モールド樹脂の無い状態での平面図である。 図１６（Ａ）はチップ部品３１の斜視図、図１６（Ｂ）はチップ部品３１の断面図、図１６（Ｃ）はチップ部品３１の導体部分の構造を示す斜視図である。 図１７は第６の実施形態に係る複合電子部品１０６の、モールド樹脂の無い状態での平面図である。 図１８は本実施形態の複合電子部品１０６の回路図である。 図１９は、リードフレーム１１に半導体チップ２１およびチップ部品３０がダイボンディングされた複合電子部品の断面図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付す。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点について説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
第１の実施形態では、ＤＣＤＣコンバータモジュールである複合電子部品の例を示す。図１は第１の実施形態に係る複合電子部品１０１の主要部の断面図である。図２は複合電子部品１０１の、モールド樹脂の無い状態での平面図である。図１は、図２におけるＡ−Ａラインでの模式的な断面図である。
複合電子部品１０１は、支持材の例であるリードフレーム（１１ａ〜１１ｆ，１１Ｐ等）、半導体チップ２１およびチップ部品３１を備える。半導体チップ２１およびチップ部品３１は、リードフレームのダイパッド１１Ｐ上に近接して搭載される。チップ部品３１は一方主面に接続端子（パッド）３１Ｐ１，３１Ｐ２を有する。
半導体チップ２１は、接続端子を上面側にして、リードフレームのダイパッド１１Ｐ上に搭載され、チップ部品３１は、接続端子３１Ｐ１，３１Ｐ２を上面側にして、ダイパッド１１Ｐ上にダイボンディングされる。
図２に表れるように、リードフレームは端子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆおよびダイパッド１１Ｐを備える。半導体チップ２１は複数の接続端子を備え、半導体チップ２１の所定の端子はリードフレームの端子１１ａ，１１ｂ，１１ｄ，１１ｅ，１１ｆにそれぞれワイヤーＷ１，Ｗ２，Ｗ５，Ｗ６，Ｗ７を介して接続される。また、半導体チップ２１の所定の端子はチップ部品３１の接続端子３１Ｐ１，３１Ｐ２に、支持材を介さずにワイヤーＷ３，Ｗ４を介して直接接続される。
チップ部品３１の接続端子３１Ｐ１はリードフレームの端子１１ｃにワイヤーＷ８を介して接続される。このワイヤーＷ８は２本であるので、チップ部品３１と端子１１ｃ間の線路抵抗は低減される。
リードフレームの上部は、例えばエポキシ樹脂等のモールド樹脂４０でモールドされている。これにより、複合電子部品１０１は、QFN（Quad Flat Non-Leaded Package）またはSON（Small Outline Non-Leaded Package）型にパッケージ化される。この複合電子部品１０１は表面実装型の電子部品として、プリント配線基板に実装される。
図３（Ａ）は上記チップ部品３１の斜視図、図３（Ｂ）はチップ部品３１の断面図、図３（Ｃ）はチップ部品３１の導体部分の構造を示す斜視図である。チップ部品３１は複数の導体パターンが形成された絶縁体層を含む複数の絶縁体層の積層体である。本実施形態のチップ部品３１はインダクタンス素子である。チップ部品３１の内部にはコイル導体３１Ｌ、およびビア導体３１Ｖ１，３１Ｖ２を備える。コイル導体３１Ｌは、絶縁体層に沿った複数の導体パターンと複数の層間接続導体とで構成される矩形ヘリカル状の導体パターンである。ビア導体３１Ｖ２はコイルの巻回範囲内を通っている。
図４は本実施形態の複合電子部品１０１の回路図である。本実施形態の複合電子部品１０１はＤＣＤＣコンバータに用いられるＤＣＤＣコンバータモジュールである。この複合電子部品１０１は半導体チップ２１とチップ部品３１とを備える。半導体チップ２１は、スイッチング素子Ｑ１，Ｑ２およびスイッチング制御回路２１Ｃを備える。スイッチング素子Ｑ１，Ｑ２の直列回路は、複合電子部品１０１の電源入力端子ＩＮとグランド端子ＧＮＤとの間に接続される。インダクタンス素子であるチップ部品３１の一端はスイッチング素子Ｑ１，Ｑ２の接続点に接続され、他端は複合電子部品１０１の出力端子ＯＵＴに接続される。スイッチング制御回路２１Ｃのイネーブル端子は複合電子部品１０１のＥＮ端子に接続される。
複合電子部品１０１の電源入力端子ＩＮには電源Ｅおよび入力コンデンサＣｉが接続される。複合電子部品１０１の出力端子には出力コンデンサＣｏが接続される。この出力コンデンサＣｏの電圧が負荷へ供給される。また、出力電圧はスイッチング制御回路２１Ｃのフィードバック端子ＦＢに入力される。
本実施形態によれば、次のような効果を奏する。
（ａ）リードフレームは、パッケージの周囲に配置される端子１１ａ〜１１ｆ、中央にダイパッド１１Ｐを備えるだけであるのでリードフレームの形状が簡素化できる。
（ｂ）インダクタンス素子であるチップ部品３１の一端とスイッチング素子Ｑ１，Ｑ２の接続点との間はワイヤーＷ４で直接接続され、チップ部品３１の他端と出力端子ＯＵＴとの間にワイヤーＷ８で接続される（図２参照）。そのため、最も電流量の大きな経路での導体損失が抑制される。
（ｃ）半導体チップ２１とチップ部品３１との間隔を短くでき、複合電子部品１０１全体を小型化できる。
（ｄ）半導体チップ２１とチップ部品３１とで島状に孤立したダイパッドが不要であるため、高い放熱性が維持できる。
（ｅ）インターポーザを備えないので、チップ部品３１は半導体チップ２１と同程度のサイズであれば適用でき、部品コストおよび製造コストが低減される。
《第２の実施形態》
第２の実施形態では、FBGA（Fine pitch Ball Grid Array）型にパッケージ化された複合電子部品の例を示す。
図５は第２の実施形態に係る複合電子部品１０２の主要部の断面図である。この複合電子部品１０２は、積層基板１２、半導体チップ２１およびチップ部品３１を備える。半導体チップ２１およびチップ部品３１は、積層基板１２上に形成されている共通電極１２Ｐに近接して搭載される。チップ部品３１は一方主面に接続端子（パッド）３１Ｐ１，３１Ｐ２を有する。
積層基板１２は、プリント積層基板であり、上面に複数の接続端子１２ａ，１２ｂ等が形成される。下面には複数のランドが形成され、それらランドにはんだボールＳＢが設けられる。
半導体チップ２１は、接続端子を上面側にして、共通電極１２Ｐ上に搭載され、チップ部品３１は、接続端子３１Ｐ１，３１Ｐ２を上面側にして、共通電極１２Ｐ上にダイボンディングされる。
積層基板１２上の接続端子１２ａ，１２ｂ等へのワイヤーボンディングは、第１の実施形態で示したリードフレームタイプの複合電子部品１０１の場合と同様である。このように、FBGA型の複合電子部品も構成できる。
《第３の実施形態》
第３の実施形態は、第１の実施形態と異なり、インダクタンス素子だけでなく、キャパシタンス素子も備える。
図６は第３の実施形態に係る複合電子部品１０３の主要部の断面図である。図７は複合電子部品１０３の、モールド樹脂の無い状態での平面図である。図６は、図７におけるＡ−Ａラインでの断面図である。
複合電子部品１０３は、支持材の例であるリードフレーム（１１ｍ，１１ｄ，１１Ｐ等）、半導体チップ２１およびチップ部品３１，３２を備える。半導体チップ２１およびチップ部品３１，３２は、リードフレームのダイパッド１１Ｐ上に近接して搭載される。チップ部品３１は一方主面に接続端子３１Ｐ１，３１Ｐ２を有する。チップ部品３２は一方主面に接続端子３２Ｐ１，３２Ｐ２を有する。
半導体チップ２１は、接続端子を上面側にして、リードフレームのダイパッド１１Ｐ上に搭載され、チップ部品３１は、接続端子３１Ｐ１，３１Ｐ２を上面側にして、ダイパッド１１Ｐ上にダイボンディングされ、チップ部品３２は、接続端子３２Ｐ１，３２Ｐ２を上面側にして、ダイパッド１１Ｐ上にダイボンディングされる。
図７に表れるように、リードフレームは端子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｍおよびダイパッド１１Ｐを備える。半導体チップ２１は複数の接続端子を備え、半導体チップ２１の所定の端子はリードフレームの端子１１ａ，１１ｂ，１１ｃ，１１ｇ，１１ｈ，１１ｉ，１１ｊにそれぞれワイヤーＷ５，Ｗ６，Ｗ１０，Ｗ１３，Ｗ７，Ｗ１，Ｗ２を介して接続される。半導体チップ２１の所定の端子はチップ部品３１の接続端子３１Ｐ１，３１Ｐ２に、支持材を介さずにワイヤーＷ３，Ｗ４を介して直接接続される。
チップ部品３１の接続端子３１Ｐ１，３１Ｐ２はリードフレームの端子１１ｄ，１１ｅ，１１ｆにワイヤーＷ８，Ｗ１１，Ｗ１２を介して接続される。
チップ部品３２の接続端子３２Ｐ１，３２Ｐ２はリードフレームの端子１１ｍ，１１ｋにワイヤーＷ１４，Ｗ９を介して接続される。
図８（Ａ）は上記チップ部品３２の斜視図、図８（Ｂ）はチップ部品３２の断面図である。チップ部品３２は複数の導体パターンが形成された絶縁体層を含む複数の絶縁体層の積層体である。本実施形態のチップ部品３２はキャパシタンス素子である。チップ部品３２の内部には平面導体３２Ｅ１，３２Ｅ２、およびビア導体３２Ｃ１，３２Ｃ２を備える。平面導体３２Ｅ１，３２Ｅ２の対向部分に容量が形成され、ビア導体３２Ｃ１，３２Ｃ２でそれぞれ共通接続される。
図９は本実施形態の複合電子部品１０３の回路図である。本実施形態では、複合電子部品１０３は、入力コンデンサを内蔵するＤＣＤＣコンバータモジュールである。この複合電子部品１０３のチップ部品３２は、電源入力端子ＩＮとグランド端子ＧＮＤとの間に接続される入力コンデンサとして作用する。そのため、複合電子部品１０３の外部に、図４に示したような入力コンデンサＣｉは不要である。その他の構成は第１の実施形態で図４に示した複合電子部品１０１と同じである。
本実施形態では、電源入力端子ＩＮ、出力端子ＯＵＴ、グランド端子ＧＮＤをそれぞれ複数備えているので、比較的大電流の流れる経路の線路抵抗は低く、低損失化される。また、入力コンデンサであるチップ部品３２と半導体チップ２１との経路長が短縮化され、半導体チップが安定動作し、入力電源ラインへのノイズ重畳が効果的に抑制される。
《第４の実施形態》
図１０は第４の実施形態に係る複合電子部品１０４の主要部の断面図である。図１１は複合電子部品１０４の、モールド樹脂の無い状態での平面図である。図１０は、図１１におけるＡ−Ａラインでの断面図である。
複合電子部品１０４は、支持材の例であるリードフレーム（１１ａ〜１１ｍ，１１Ｐ等）、半導体チップ２１およびチップ部品３１，３２を備える。半導体チップ２１およびチップ部品３１，３２は、リードフレームのダイパッド１１Ｐ上に近接して搭載される。チップ部品３２は上面に２つの接続端子を有する。チップ部品３１は上面に接続端子３１Ｐ１を有し、下面に接続端子３１Ｐ２を有する。接続端子３１Ｐ１の中心と接続端子３１Ｐ２の中心は、平面視で重ならない位置にある。
図１１に表れるように、リードフレームは端子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｍおよびダイパッド１１Ｐを備える。半導体チップ２１は複数の接続端子を備え、半導体チップ２１の所定の端子はリードフレームの端子１１ａ，１１ｂ，１１ｄ，１１ｇ，１１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｍにそれぞれワイヤーを介して接続される。半導体チップ２１の所定の端子はチップ部品３１の接続端子３１Ｐ１に、支持材を介さずにワイヤーＷ４を介して直接接続される。このワイヤーＷ４は２本であるので、チップ部品３１と半導体チップ２１の端子との間の線路抵抗は低減される。
チップ部品３２は半導体チップ２１の１つの端子とリードフレームの端子１１ｃとの間にワイヤーを介して接続される。
図１０に表れるように、チップ部品３１の接続端子３１Ｐ２はリードフレームの端子１１ｅ，１１ｆにダイボンディングされる。
図１２（Ａ）は上記チップ部品３１の斜視図、図１２（Ｂ）はチップ部品３１の断面図、図１２（Ｃ）はチップ部品３１の導体部分の構造を示す斜視図である。チップ部品３１は複数の導体パターンが形成された絶縁体層を含む複数の絶縁体層の積層体である。本実施形態のチップ部品３１はインダクタンス素子である。チップ部品３１の内部にはコイル導体３１Ｌ、およびビア導体３１Ｖ１，３１Ｖ２を備える。コイル導体３１Ｌは、絶縁体層に沿った複数の導体パターンと複数の層間接続導体とで構成される矩形ヘリカル状の導体パターンである。第１の実施形態で図３（Ａ）（Ｂ）（Ｃ）に示した例と異なり、矩形ヘリカル状の導体パターンの上方端はビア導体３１Ｖ１を介して上面の端子３１Ｐ１に接続され、矩形ヘリカル状の導体パターンの下方端はビア導体３１Ｖ２を介して下面の端子３１Ｐ２に接続される。この構造によれば、インダクタンスにあまり寄与しない導体部分が短くなって、ＤＣＲ（Direct Current Resistance）は小さい。また、図１９の従来例と比べて、端子３１Ｐ１側のダイボンド接続を削除できるので、その分ＤＣＲが低減でき、ＤＣＤＣコンバータの効率が向上する。
図１３は本実施形態の複合電子部品１０４の回路図である。本実施形態では、複合電子部品１０４は、入力コンデンサを内蔵するＤＣＤＣコンバータモジュールである。基本的な回路構成は、第３の実施形態で図９に示した構成と同じである。なお、本実施形態では、インダクタンス素子であるチップ部品３１の電流経路の線路抵抗が低いので、高効率なＤＣＤＣコンバータが構成される。
《第５の実施形態》
図１４は第５の実施形態に係る複合電子部品１０５の主要部の断面図である。図１５は複合電子部品１０５の、モールド樹脂の無い状態での平面図である。図１４は、図１５におけるＡ−Ａラインでの断面図である。第４の実施形態とは、チップ部品３１の構造が異なる。
図１６（Ａ）はチップ部品３１の斜視図、図１６（Ｂ）はチップ部品３１の断面図、図１６（Ｃ）はチップ部品３１の導体部分の構造を示す斜視図である。チップ部品３１は複数の導体パターンが形成された絶縁体層を含む複数の絶縁体層の積層体である。チップ部品３１の内部にはコイル導体３１Ｌ、およびビア導体３１Ｖ１を備える。チップ部品３１の上面に端子３１Ｐ１、一方端部に端子３１Ｐ２を備える。第４の実施形態で図１０，１２に示した例と異なり、端子３１Ｐ２は、積層体の一方の端部の５面に形成される。コイル導体３１Ｌは、絶縁体層に沿った複数の導体パターンと複数の層間接続導体とで構成される矩形ヘリカル状の導体パターンである。矩形ヘリカル状の導体パターンの上方端はビア導体３１Ｖ１を介して上面の端子３１Ｐ１に接続され、矩形ヘリカル状の導体パターンの下方端は端子３１Ｐ２に接続される。この構造によれば、インダクタンスにあまり寄与しない導体部分が短くなって、ＤＣＲは小さい。また、第４の実施形態に比べて、端子３１Ｐ２とリードフレームとの接続断面積が大きくなり、ダイボンディング部の抵抗値を小さくでき、ダイボンディング部のＤＣＲも小さくできる。
《第６の実施形態》
第６の実施形態では、デカップリング用のコンデンサ素子を備える回路モジュールの例である複合電子部品の例を示す。図１７は第６の実施形態に係る複合電子部品１０６の、モールド樹脂の無い状態での平面図である。
複合電子部品１０６は、支持材の例であるリードフレーム（１１ａ〜１１ｆ，１１Ｐ等）、半導体チップ２１およびチップ部品３２を備える。半導体チップ２１およびチップ部品３２は、リードフレームのダイパッド１１Ｐ上に近接して搭載される。チップ部品３２は一方主面に接続端子（パッド）３２Ｐ１，３２Ｐ２を有する。
半導体チップ２１は、接続端子を上面側にして、リードフレームのダイパッド１１Ｐ上に搭載され、チップ部品３１は、接続端子３２Ｐ１，３２Ｐ２を上面側にして、ダイパッド１１Ｐ上にダイボンディングされる。
図１７に表れるように、半導体チップ２１の所定の端子はリードフレームの端子１１ａ，１１ｂ，１１ｃ，１１ｅ，１１ｆにそれぞれワイヤーＷ１，Ｗ２，Ｗ３，Ｗ６，Ｗ７を介して接続される。また、半導体チップ２１の所定の端子はチップ部品３２の接続端子３２Ｐ１に、支持材を介さずにワイヤーＷ４を介して直接接続される。チップ部品３２の接続端子３２Ｐ２はリードフレームの端子１１ｄにワイヤーＷ５を介して接続される。
図１８は本実施形態の複合電子部品１０６の回路図である。本実施形態では、複合電子部品１０６はＡＤ変換回路に用いられる回路モジュールである。半導体チップ２１は信号入力端子ＳＩＮの電圧を所定ビット数のデジタル値に変換し、シリアルデータ通信用の信号ラインＳＣＬ，ＳＤＡを介してＡＤ変換値を外部回路へ出力する。
チップ部品３２はキャパシタンス素子である。このチップ部品３２の一端は、半導体チップ２１の電源ラインに接続され、他端はグランドに接続されるデカップリング用コンデンサである。
本実施形態によれば、半導体チップからデカップリング用のコンデンサ素子までの電流経路長が短いので、等価直列インダクタンス（ESL）が小さく、ノイズ低減効果が高い。また、その分、コンデンサ単体でのESLがそれほど小さくなくてよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
例えば、各実施形態では、支持材上に半導体チップとチップ部品を隣接させて配置したが、ワイヤー接続される半導体チップとチップ部品とが近接していて、且つ、半導体チップとチップ部品との間に他のチップ部品が配置されていてもよい。
また、例えば、図４、図９、図１３では降圧コンバータを例示したが、昇圧コンバータや昇降圧コンバータにも同様に適用できる。
Ｃ…接続領域
Ｃｉ…入力コンデンサ
Ｃｏ…出力コンデンサ
Ｅ…電源
ＦＬ…フィレット
ＧＮＤ…グランド端子
ＩＮ…電源入力端子
ＯＵＴ…出力端子
Ｑ１，Ｑ２…スイッチング素子
Ｓ…絶縁領域
ＳＢ…はんだボール
ＳＣＬ，ＳＤＡ…信号ライン
ＳＩＮ…信号入力端子，
Ｗ，Ｗ１〜Ｗ１４…ワイヤー
１１…リードフレーム
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｍ…端子
１１Ｐ…ダイパッド
１２…積層基板
１２ａ，１２ｂ…接続端子
１２Ｐ…共通電極
２１…半導体チップ
２１Ｃ…スイッチング制御回路
３０，３１，３２…チップ部品
３１Ｅ１，３２Ｅ２…平面導体
３１Ｌ…コイル導体
３１Ｐ１，３１Ｐ２…接続端子
３１Ｖ１，３１Ｖ２…ビア導体
３２Ｃ１，３２Ｃ２…ビア導体
３２Ｅ１，３２Ｅ２…平面導体
３２Ｐ１，３２Ｐ２…接続端子
４０…モールド樹脂
１０１〜１０６…複合電子部品
本発明は、基板やリードフレームに、半導体チップを含む複数の素子を搭載した複合電子部品に関し、特に小型化、高性能化を容易にした複合電子部品、その複合電子部品を含むＤＣＤＣコンバータモジュールに関する。
本発明の目的は、半導体チップと、それ以外のチップ部品とを１つのパッケージに収める場合の適合性を高めて、小型化、電気的特性の向上を図れる複合電子部品、その複合電子部品を含むＤＣＤＣコンバータを提供することにある。
支持材と、
一方主面に接続端子を有する半導体チップと、
一方主面の面内に第１接続端子、他方主面の面内に第２接続端子を有するチップ部品と、
を有し、
前記半導体チップは、当該半導体チップの一方主面とは反対面である他方主面を前記支持材側にして、前記支持材に搭載され、
前記チップ部品は、複数の絶縁体層を積層してなる積層体と、前記積層体の内部に設けられ、前記積層方向に巻回軸を有するヘリカル状導体パターンと、を有し、
前記ヘリカル状導体パターンの一方端は前記第１接続端子に、前記ヘリカル状導体パターンの他方端は前記第２接続端子に、それぞれ直接的に接続されていて、
前記チップ部品は、前記第２接続端子を前記支持材側にして、前記支持材に搭載され、且つ、前記第２接続端子が前記支持材に接続され、
前記半導体チップの前記接続端子と前記チップ部品の前記第１接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
ことを特徴とする。
（２）上記複合電子部品において、前記半導体チップおよび前記チップ部品は、前記支持材の一部である連続する電極上に搭載されることが好ましい。このことにより、放熱経路の断面積が大きくなるため、チップ部品および半導体チップの放熱性が高まる。
（３）上記（１）または（２）に記載の複合電子部品において、
前記支持材はリードフレームであり、
前記半導体チップおよび前記チップ部品は、前記リードフレームのダイパッド（共通フレーム）に搭載されることが好ましい。このことにより、リードフレームのパターンが複雑化しない。また、チップ部品および半導体チップの放熱性が高まる。
（４）本発明のＤＣＤＣコンバータモジュールは、上記（１）〜（３）のいずれかに記載の複合電子部品を備え、
前記複合電子部品は、電源入力端子、電源出力端子およびグランド端子を有し、
前記半導体チップはスイッチング素子およびスイッチング制御回路を含むスイッチング電源用ＩＣであり、
前記チップ部品はインダクタンス素子であり、前記チップ部品の少なくとも第１端は前記スイッチング素子に接続されることを特徴とする。
本発明によれば、半導体チップと、それ以外のチップ部品とを１つのパッケージに収める場合の適合性が高まり、小型で電気的特性の高い複合電子部品、その複合電子部品を含むＤＣＤＣコンバータが得られる。
《第１の実施形態》
第１の実施形態では、ＤＣＤＣコンバータモジュールである複合電子部品の例を示す。図１は第１の実施形態に係る複合電子部品１０１の主要部の断面図である。図２は複合電子部品１０１の、モールド樹脂の無い状態での平面図である。図１は、図２におけるＡ−Ａラインでの模式的な断面図である。本実施形態は参考例である。
《第２の実施形態》
第２の実施形態では、FBGA（Fine pitch Ball Grid Array）型にパッケージ化された複合電子部品の例を示す。本実施形態は参考例である。
《第３の実施形態》
第３の実施形態は、第１の実施形態と異なり、インダクタンス素子だけでなく、キャパシタンス素子も備える。本実施形態は参考例である。
《第５の実施形態》
図１４は第５の実施形態に係る複合電子部品１０５の主要部の断面図である。図１５は複合電子部品１０５の、モールド樹脂の無い状態での平面図である。図１４は、図１５におけるＡ−Ａラインでの断面図である。第４の実施形態とは、チップ部品３１の構造が異なる。本実施形態は参考例である。
《第６の実施形態》
第６の実施形態では、デカップリング用のコンデンサ素子を備える回路モジュールの例である複合電子部品の例を示す。図１７は第６の実施形態に係る複合電子部品１０６の、モールド樹脂の無い状態での平面図である。本実施形態は参考例である。

Claims (7)

  1. 支持材上に搭載され、一方主面に接続端子を有する半導体チップと、
    前記支持材上の、前記半導体チップに近接する位置に搭載され、一方主面に接続端子を有するチップ部品と、
    を有し、
    前記半導体チップは、前記接続端子を上面側にして、前記支持材上に搭載され、
    前記チップ部品は、上面に第１接続端子、下面に第２接続端子をそれぞれ有し、
    前記チップ部品は、前記第１接続端子を上面側にして、前記支持材上に搭載されて、前記第２接続端子が前記支持材に接続され、
    前記半導体チップの前記接続端子と前記チップ部品の前記第１接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
    ことを特徴とする複合電子部品。
  2. 支持材上に搭載され、一方主面に接続端子を有する半導体チップと、
    前記支持材上の、前記半導体チップに近接する位置に搭載され、一方主面に接続端子を有するチップ部品と、
    を有し、
    前記半導体チップは、前記接続端子を上面側にして、前記支持材上に搭載され、
    前記チップ部品は、上面に第１接続端子、端部に第２接続端子をそれぞれ有し、
    前記チップ部品は、前記第１接続端子を上面側にして、前記支持材上に搭載されて、前記第２接続端子が前記支持材に接続され、
    前記半導体チップの前記接続端子と前記チップ部品の前記第１接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
    ことを特徴とする複合電子部品。
  3. 前記半導体チップおよび前記チップ部品は、共通の電極上に搭載される、請求項１または２に記載の複合電子部品。
  4. 前記支持材はリードフレームであり、
    前記半導体チップおよび前記チップ部品は、前記リードフレームのダイパッドに搭載される、請求項１から３のいずれかに記載の複合電子部品。
  5. 請求項１から４のいずれかに記載の複合電子部品を備え、
    前記複合電子部品は、電源入力端子、電源出力端子およびグランド端子を有し、
    前記半導体チップはスイッチング素子およびスイッチング制御回路を含むスイッチング電源用ＩＣであり、
    前記チップ部品はインダクタンス素子であり、前記チップ部品の第１端は前記スイッチング素子に接続され、第２端は前記電源出力端子に接続される、
    ＤＣＤＣコンバータモジュール。
  6. 支持材上に搭載され、一方主面に接続端子を有する半導体チップと、
    前記支持材上の、前記半導体チップに近接する位置に搭載され、一方主面に接続端子を有するチップ部品と、
    を有し、
    前記半導体チップは、前記接続端子を上面側にして、前記支持材上に搭載され、
    前記チップ部品は、少なくとも上面に接続端子が位置するように、前記支持材上に搭載され、
    前記半導体チップの前記接続端子と前記チップ部品の前記接続端子とは、前記支持材を介さずにワイヤーを介して直接接続されている、
    ことを特徴とする複合電子部品。
  7. 請求項６に記載の複合電子部品を備え、
    電源端子およびグランド端子を有し、
    前記チップ部品は、前記電源端子と前記グランド端子との間に接続される、デカップリング用のコンデンサ素子である、
    回路モジュール。
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