JPH0362566A - デカップリングコンデンサを備えた集積回路パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、集積回路の分野に属し、更に詳しくは、集積
回路チップのパッケージに関する。

本発明は、米国国防原子力局（Ｄｅｆｅｎｃｅ　Ｎｕｃ
ｌｅａｒＡｇｅｎｃｙ）との契約（［ｌＮＡ　００１−
８８−Ｇ−００１３０）の下に、米国政府からの援助を
受けて、本願出願人により完成されたものである。米国
政府は１本発明に関して所定の権利を保有する。

〈従来の技術〉 集積回路の分野においては、集積回路チップを、その最
終商品の装置内に組み込めるようにするために、更には
、通常のはんだ付は接続を集積回路チップに対して施す
ことができるようにするために、パッケージが多用され
ていて、そこに集積回路チップが格納されている。よく
知られているデュアルインラインパッケージ（ＤＩＰ）
や、リードレスチップキャリアや、ピングリッド配列パ
ッケージやその他通常のものを含むこれらのパッケージ
は、プリント回路基板または他の装置部品に対して接続
可能な複数のリード線或いは端子を具備している。パッ
ケージ内では、一般に、ワイヤポンディングの手法によ
って、パッケージの外部リード線或いは外部端子と集積
回路チップ自体との間が接続される。

〈発明が解決しようとする問題点〉 しかるところ、パッケージの外部端子と集積回路チップ
間のほんの僅かの距離に亘って、パッケージ本体内のリ
ードフィンガから外部端子までの電路とワイヤポンドと
を経由する際にも、そこに寄生インダクタンスが発生す
る。近年のデジタル回路でのスイッチング速度は大きい
ので、スイッチング動作を遂行するのに、比較的大きな
値の瞬時電流が必要とされる。パッケージ内の電路やポ
ンドワイヤ、さらにはパッケージに封入された集積回路
の電源用外部端子に由来する有限量のインダクタンスが
存在していて、そこを通過する電流がＷＱｖ＊的には変
化し得ないことから、スイッチング動作を確保すべく電
源から供給される電流の変化速度が甚大であると、結局
、電源電圧が変動を破ることになる。当然のことながら
、電源電圧の変動量は、インダクタンスと、それに係わ
る導電路を通過する電流の時間的変化速度との積に等し
い、一般に、電源ノイズと称されるところのかかる電源
電圧の変動は、その変動が充分に大きい場合には、集積
回路の正常な作動を狂わせてしまう、電源ノイズのその
他の発生原因として、集積回路の、放射線への一過性の
被爆が挙げられる。一過性の放射被爆によって、正常時
オフのＭＯＳトランジスタが、光伝導作用（例えば、電
子ホール対の発生によるもの）と同様の呈でソースル１
０４フ間導通状態に移行させられてしまう。

一過性の放射線被爆の性質に起因して、正極性の電源に
向って走行する発生電子の流れと、接地に向って走行す
る発生正孔の流れとから成る合計の電流は、大きな時間
的変化速度を有することになろう０回路でのスイッチン
グ電流の時間的変化速度の場合と同様に、一過性の放射
線被爆に起因する電流の時間的変化速度も、電源リード
線等のインダクタンス由来で、電源電圧に対して結果的
に変動をもたらす、このようにして一過性の放射線量を
被爆するスタティックＲＡＭのような集積記憶回路の場
合、もしも仮りに、光伝導に起因する電源ノイズが充分
に大きくて、これにより電源電圧が所定レベル以下に降
下させられてしまうならば、このノイズやサグによって
、スタティック記憶セルに記憶されているデータの消失
を招く。

一過性の放射線被爆のような外部からのノイズばかりで
はなく、内部作動による電源ノイズをも減少させるため
の従来技術の１つとして、集積回路パッケージの外部の
電源端子間にデカップリングコンデンサを接続するよう
にしたものがある。

これとは別の従来技術の一つとして、小容量のコンデン
サを、集積回路の凹所内に接続するようにしたものもあ
る。かかる従来技術では、コンデンサをパッケージの電
源リード線に接続するのに。

パッケージのヘッダ内で、外部リード線とパッケージの
凹所内に位置するパッドとの間が接続されて、これによ
り、その凹所内で２つのパッドに対してコンデンサの２
つの電極が接続されるようにして、コンデンサが凹所内
に取付けられる。

ヘッダとチップ間の接続の方は、コンデンサが存在しな
い場合に採用されるであろう方法と同じ方法で、ワイヤ
ポンドにより直接的に行われる。このようなデカップリ
ングコンデンサは、電源ノイズ、或いはサグの大きさを
減少させるのに有効ではあるが、問題の寄生インダクタ
ンスの方は、未だ、外部端子と集積回路チップとの間に
残存している。従って、これらに由来するノイズやサグ
は、依然として集積回路の作動に悪影響を与える。

く問題点を解決するための手段〉 故に、本発明の目的は、パッケージ内の集積回路チップ
に対して可能な限り近接して設けられたデカップリング
コンデンサを提供することである。

本発明の他のもう１つの目的は、パッケージ内に関連の
集積回路チップを組込む際に用いられる技術と同じ技術
を用いて、そのパッケージ内に組込むことができるよう
なデカップリングコンデンサを提供することである。

本発明の更にもう１つの目的は、集積回路チップに対し
てポンドワイヤで接続可能なデカップリングコンデンサ
を提供することであり、かかるポンドワイヤ接続により
、デカップリングコンデンサが、ヘッダリード線と集積
回路チップとの間に物理的に接続される。

本発明のその他の目的および利点は、添付図面を参照し
ながら下記説明を解読することにより、当業者にとって
明らかになるであろう。

〈実施例〉 第１図を参照すると明らかなように、そこには、本発明
の第１の実施例の構成を組込んで成る側方ろう付けされ
たセラミック集積回路パッケージの断面図が示されてい
る。この第１の実施例においては、高信頼性の集積回路
パッケージに用いられているもののように、ヘッダ２が
セラミック材料で作られている。第１の実施例のリード
線４は、ヘッダ２の両側面にろう付けされて、ヘッダ２
の凹所内に配置されたリードフィンガ（図示されていな
い）に対して、棚状突起部上で、通常の方法により接続
されている。ヘッダ２の凹所の底部に設けられているの
は、ダイ接着材８である。

このダイ接着材８は、導電パッドであって、そこに集積
回路チップ１０が、合金あるいはエポキシ樹脂を介して
張付けられている。ダイ接着材８は、一般に金メツキさ
れていて、高い導電性を確保し、合金化を容易にしてい
る。チップ１０は、集積回路基板であり、第１の実施例
では、このチップＩＱが金の地金を介してダイ接着材８
に共晶合金結合することで、ダイ接着材８に対して合金
化される。かかる共晶合金結合に関しては、通常の方法
で、ダイ接着材８の上に金の地金を置いて、次いで、ヘ
ッダ２を加熱しながら金の地金上にチップ１０をこすり
付けることによって遠戚され、これにより金・シリコン
共晶体が形成される。基１図に示されるように、共晶領
域１２が、チップ１０とダイ接着材８間の境界面に形成
される。

第１の実施例では、１対のコンデンサｔｔ、ｔｏもヘッ
ダ２に取り付けられている。各コンデンサ１４．１１３
は、通常の薄膜コンデンサであって、導電性の上部電極
と同じく導電性の下部電極とを備えていて、さらにそれ
らの間に薄膜状の誘電体を挟持している。コンデンサ１
４．ＩＥＩに用いられる通常のｇ１ｓコンデンサの一例
として、ＡＶＸ社により製造販売されているＭＡＸＩ／
ＳＬＣと称される高静電容量の単層コンデンサがある。

この薄膜コンデンサの一例では、チタン酸ストロンチウ
ムの誘電体が用いられており、その電極は、約０．０５
ミクロン（２マイクロインチ）の金が載っているチタン
タングステン酸の隔壁金属層であり、これにより約２．
５４Ｘ　４．３２Ｘ　Ｏ，１８ミリ（０，１０ＸＯ，１
７Ｘ０．００７　インチ）の寸法を有するコンデンサが
形成される。この実施例でのコンデンサ１４．１８に対
しても、チップｌＯがダイ接着材８に取付けられている
のと同じ方法で、即ち、金の地金を、コンデンサ１４．
１８とダイ接着材８との間で溶融させることにより、ヘ
ッダ２の凹所内のダイ接着材８に対して合金結合が施さ
れる。これらのコンデンサ１４　、１８を取付けるのに
用いられる金の地金の一例として、約５０ミクロン（０
，００２インチ）板厚の全錫製のものがあり、この地金
が、３３０℃の温度で約３０秒間の間、加熱されること
で、コンデンサ１４．１８がヘッダ２の凹所に取付けら
れる。そして、この実施例にあっては、以下により詳細
に説明されるように、コンデンサの静電容量値は、５乃
至２０ｋｐＦ程度である。

この実施例において、コンデンサ１４．１Ｂ、さらには
チップｌＯに対するリード！！１４の接続は、通常のワ
イヤポンディングにより行われる。かかるワイヤポンデ
ィングの技術は、金製のワイヤを用いたボール熱圧着式
ポンディング法であってもよいし、アルミニウム製のワ
イヤを用いた超音波ステインチポンディング法であって
もよいし、コンデンサ１４．１８やヘッダ２内のリード
線などに用いられる材料、或いは所望のワイヤ材料にう
まく代替適用可能なその他のポンディング法であっても
よい、ワイヤ１８により、電源リード線として用いられ
る１木のリード線４が、コンデンサ１４の上部電極に接
続され、今度は、ワイヤ２０により、コンデンサ１４の
上部電極が、チップｌＯの表面上のポンドパッドに接続
されて、これによりリード線４からチップ１０に電力が
供給される。同様に、ワイヤ２２により、１木のリード
線４が、コンデンサ１Ｂの上部電極に接続され、さらに
ワイヤ２４により、コンデンサ１６の上部電極が、チッ
プｌＯの表面上のもう１つのポンドパッドに接続される
。一般に、ダイ接着材８は、ヘッダ２のリード線４に接
合され、これにより、パッケージの外部から該接着材の
ところにバイアス電圧が供給されるか、さもなくば、オ
ンチップ基板バイアス発生器が用いられて、チップｌＯ
の基板が、外部接地点に対して、相対的に負電圧となる
ようにバイアスされる。後者の場合には、ダイ接着材８
が浮動状態であってもよい。

チップ１０をパッケージに封入するには、ヘッダ２の凹
所の上方開口部が、蓋（図示せず）によって密封される
。ここで留意されるべきは、他の方法でチップ１０やコ
ンデンサ１４，１１３をパッケージに封入しても、本発
明の実益が、同等に達成可能であるということである０
例えば、凹所を備えたガラス密封のパッケージもコンデ
ンサ！４．Ｉ６を封入するのに使用可能であり、更には
、チップ１０やコンデンサ１４．１８を取付けるものと
して、セラミック製ヘッダの代わりにリードフレームを
用いるようにした他のタイプのパッケージも使用可能で
ある。プラスチック製パッケージの成形の際に、リード
フレームの回りのポンドワイヤの長さや角度が充分に考
慮されるならば、プラスチック成形のパッケージに本発
明を適用して、リードフレームにチップ１０やコンデン
サ１４．１８を取付けて、その回りをプラスチック成形
することもできる。しかも、　ＤＩＰ形以外の他の形態
のパッケージ（例えば、リードレスチップキャリアや、
ピングリッド配列パッケージや、フラットパックパッケ
ージや、その他の従来形のパッケージ）にも、本発明を
適用してコンデンサを組込むことができる。

本発明に従って実益を得ることができる集積回路の一例
として、シリコン　オン　インシュレータ（ＳＯＩ）技
術で製造されるスタティック　ランダム　アクセス　メ
モリ（ＳＲＡＭ）があり、かかるＳＲＡＭは、本発明に
より、シングル　イベント　アップセット（ＳＥＵ：　
ｓｉｎｇｌｅ−ｅｖｅｎｔ　ｕｐｓｅｔ）と一過性の放
射線被爆に対してよく耐えるようなものになる。

このような回路において、基板の下地となっている絶縁
物は、望ましくは、外部から電位ＶＢＢにバイアスされ
ることで結局、絶縁体層を下地とするバルク（団塊）状
の基板にバイアス電圧が印加される。この場合、ワイヤ
１８は、正極性の電［Ｖｃｃに割当てられたリード［４
に接続されて、コンデンサ！４の頂面の導電層、さらに
ワイヤ２０経由で、該集積回路に対して、バイアス電圧
と、該集積回路の動作電流とを供給する。同様に、ワイ
ヤ２２は、接地点、すなわち基準電源Ｖｓｓに割当てら
れたリード線４とコンデンサ１Ｂの頂面との間に接続さ
れる０次いで、ワイヤ２２は、コンデンサ１Ｂの頂面に
付与されたＶｓｓの電位を、チップ１０の表面上のポン
ドパッドに導くことで、該ポンドパッドに基準電圧を印
加する。

続いて、第２図を参照すると明らかなように、同図は、
第１図に示された本発明の第１の実施例と等価な概略的
電気回路を示し、この電気回路は、寄生インダクタンス
を含んでいる。かかる電気回路のバイアス系において、
ポンドワイヤ１８゜２２やヘッダ２の電路とリード線に
関連する寄生インダクタンスが、電源電圧Ｖｃｃ、Ｖｓ
ｓに延びる螺旋状のインダクタの記号で示されている。

同様に、ＶＢＢバイアス電源用のリード線４に延びるイ
ンダクタンスが、ヘッダ２内のダイ接着材８とそれの電
路との間に存在するが、チップ１０が、オンチップ基板
バイアス電圧発生器を含んでおり、ダイ接着材が浮動状
態である場合には、　　ＶＢＢバイアス電圧関連では、
チップ１０の外部に向けて、極僅かな寄生インダクタン
スしか存在しない、ヘッダ２の境界が、第２図中に破線
で概略的に図示されている。第２図に示されるように、
本発明の第１の実施例では、２個のコン、デンサ１４，
１Ｂの直列接続により、電源Ｖｃｃと電源Ｖｓｓの間に
、デカップリングが施され、併わせて電源ＶＢＢに関し
ても２個のコンデンサ１４．１８の間のダイ接着材８経
由の共通接続点のところでデカップリングが施される。

デカップリングコンデンサ１４，１１３が、一般にバイ
アス系の接地電圧であるＶｓｓに対するノイズを吸収す
ることは、電源ノイズを吸収する上で望ましいばかりか
、一過性の放射線被爆の際における電源電圧のサグを最
小限に抑制する上でも望ましい、第１図、第２図に示さ
れる本発明の第１の実施例の構成は、有用ではあるが、
２つの電源Ｖｃｃ　、　Ｖｓｓ間でのコンデンサ１４．
１８の直列接続が、コンデンサ１４，１１３の並列接続
を仮定したものよりも、接続上で劣っている０例えば、
２個のコンデンサ１４．１８の各静電容量値が、１０ｋ
ｐＦである場合、本発明の第１の実施例における電源Ｖ
ｃｃ、Ｖｓｓ間でのデカップリングコンデンサの静電容
量値の合計は、５　ｋｐＦとなる。

この点に関し、以下に説明する本発明の第２の実施例は
、デカップリングコンデンサの並列接続を採用すること
で、本発明の第１の実施例との対比において、デカップ
リングコンデンサの静電容量の合計値の点で改良を指向
するものである。

第３図に示されるものは、本発明の第２の実施例に組込
まれる一対の積重ね形の薄膜コンデンサ３０．３２であ
る。該薄膜コンデンサ３０．３２の上側コンデンサ３２
は、チタン酸ストロンチウムコンデンサのような薄膜コ
ンデンサであって、本発明の第１の実施例で採用された
コンデンサ１４．ＩＥＩのところで説明済みのチタンタ
ングステン製の隔壁層によって誘電体から隔離された金
製の導電電極を備えている。該上側コンデンサ３２は、
下側コンデンサ３０の頂面に接合される。下側コンデン
サ３０は、゛上側コンデンサ３２と同様の２個目の薄膜
コンデンサであるが、平面断面積の点で、上側コンデン
サ３２よりも大きなものである。かかる第２の実施例に
おいて、上側コンデンサ３２の寸法が、仮りに、約２．
５４Ｘ　４．３２Ｘ　Ｏ，１８ミリ（０，１０Ｘ　Ｏ，
１７Ｘ　Ｏ，００７インチ）であるとすると、下側コン
デンサ３０の方の寸法は、例えば約２．５４Ｘ　８．３
５Ｘ　Ｏ，１８ミリ（０，１０ＸＯ，２５Ｘ　Ｏ，０フ
インチ）であり、３次元の各寸法のうち１次元だけの寸
法の点で、下側コンデンサ３０の方が、上側コンデンサ
３２よりも大きい、下側コンデンサ３０では、上側コン
デンサ３２で採用されたのと同じ種類の誘電体が採用可
能であるが、必要に応じて製造コストを逓減すべく、異
なった種類の誘電体の採用も可能である。なぜならば、
関心事である主要なデカップリングが、電源Ｖｃｃ　、
　Ｖｓｓ間で行われるからである。この第２の実施例で
は、コンデンサ３０．３２が、各別に形成され、そして
金、錫の地金を介して一体的に合金化され、かくして第
１の実施例におけるコンデンサ１４．１６と同様にして
、ダイ接着材８に取付けられる。この際に、金、錫の地
金に代えて、導電性エポキシ樹脂を用いたり、又は、そ
の他の技術を用いることもできる。あるいは又、コンデ
ンサ３０．３２を相互に一体化して形成することにより
、コンデンサ３０の上側導電電極の表面と、コンデンサ
３２の下側導電電極の表面とを物理的に同一層とするこ
ともできる。

続いて、第４図を参照すると明らかなように、同図に示
されるのは、第３図に図示済みの積重ね形のコンデンサ
を組込んで成る第２の実施例としてのパッケージ封入の
集積回路の断面図である。

チップ１０は、既述の通り、共晶的に、又はその他の方
法で、ダイ接着材８上に取付けられる。コンデンサ４６
とコンデンサ３４とを積重ねたものも、同様にして、ダ
イ接着材８上に取付けられ、これによりコンデンサ４６
の底面がダイ接着材８に対して、既述のように合金か又
はエポキシ樹脂製の取付は材で接合される。コンデンサ
３４は、平面断面積の点で、コンデンサ４６よりも小さ
いので、コンデンサ４６の頂面に対してヘッダ２から延
びるポンドワイヤ５０の接続を施すことができ、順に該
コンデンサ４６の頂面が、ポンドワイヤ５２でチップ１
０に接続される。一方、ポンドワイヤ３８により、ヘッ
ダ２のリード線４が、コンデンサ３４の頂面に接続され
る。さらに、ポンドワイヤ４０により、該コンデンサ３
４の頂面が、チップｌＯ上のボンドパッドに接続される
。コンデンサ３４．４６の単一ペアだけでも、電源ＶＢ
Ｂ　、　Ｖｓｓ間と電１ｉｉＶｃｃ　、　Ｖｓｓ間でデ
カップリングを呈するように作動し得るが、スペースに
ゆとりがある場合には、第２の実施例のように、コンデ
ンサ４８．３Ｂを積重ねたものの２個目のペアを、ヘッ
ダ２の凹所内に取付けることもできる。コンデンサ３４
．４８の場合と同様にして。

コンデンサ０の底面は、ダイ接着材８に取付けられ、一
方、該コンデンサ４８の頂面は、２木のワイヤ５４．５
Ｂにより、それぞれ、ヘッダ２とチップ１０に対して接
続される。コンデンサ３Ｂは、平面断面積の点で、コン
デンサ４８よりも小さいので、コンデンサ４８の導電電
極の上面を接続の際に活用することができる。コンデン
サ３Ｂの導電電極の上面は、２本のワイヤポンド４２．
４４により、それぞれ、ヘッダ２とチップｌＯに対して
接続される。

第５図は、第４図に図示済みの本発明の第２の実施例の
構成の電気的な概略回路図である。既述の通り、デカッ
プリング作用の観点から見れば、電源Ｖｃｃと電源Ｖｓ
ｓとを、両電源間で互いに並列接続されたコンデンサで
静電的に結合させることが望ましく、これにより、電源
ＶＢＢに乗っているノイズに関しても、それらの間に静
電的結合を付与することでこれをデカップリングするこ
とができる。第４図に示される第２の実施例の構成で。

基板とダイ接着材８にＶＢＢのバイアス電圧が印加され
るものにあっては、上記の事柄を達成するには、上側コ
ンデンサ３４．３８の頂面を電源Ｖｃｃに接続し、さら
に下側コンデンサ４８．４８の頂面、すなわち上側コン
デンサ３４．３８の底面を電源Ｖｓｓに接続すればよい
、従って、ワイヤ３８．４２は、ヘッダ２のリード！１
４に対して各別に結線されて、そこでＶｃｃの電圧を受
ける。一方、ワイヤ５０．５４は、ヘッダ２のリード線
４に接続されて、そこでＶｓｓの電圧（典型的には接地
電位）を受ける。第５図の概略的な電気回路図に示され
るように、２個のコンデンサ３８．３４は、かくして、
電源Ｖｃｃ　、　Ｖｓｓ間で、互いに並列に接続される
ことになり、これによりその間で良好なデカップリング
が施される。同様に、２個のコンデンサ４８．４８が、
ダイ接着材８での電源ＶＢＢ　、　Ｖｓｓ間で、互いに
並列に接続されることで、同じく良好なデカップリング
が、電源ＶＢＢ　、　Ｖｓｓ間にも施される。

第６図は、第４および第５図に示す構成を組み込んで成
る集積回路の平面図である。第６図に示されるように、
ワイヤポンド８０により、電［ＶＢＢがリード線に接続
される。しかしながら、ここで留意されるべきは、ヘー
、ダ２内部の接続を介してでも、しばしば、ダイ接着材
８を、　ＶＢＢ　リード線に接続することができるとい
うことである。第２の実施例において、第６図に示され
るように、２箇所のＶｃｃボンドと２箇所のＶｓｓポン
ドが、へ。

ダ２とチップｌＯの双方の各端面に形成されている。電
源リード線用ポンドの多重性により、チップｌＯでのり
アクタンスが減少し、ノイズの発生も抑制される。ここ
で留意されるべきは、チップ１０に電力を供給するのに
、各コンデンサ３４．３８゜４６．４８の導電電極の表
面を用いることにより、電源用ポンドワイヤの亘長を短
くすることができるので、この実施例の構成に必要とさ
れるポンドワイヤは、どれも過度に長いものである必要
がないということである。

以上の通り、本発明の上記実施例によれば、集積回路の
チップ自体のパー２ケージングの際に用いられる技術手
法と同一の技術手法を用いて、コンデンサが集積回路パ
ッケージ内に形成される。このことによって、コンデン
サが、集積回路チップに対して可能な限り接近して配置
され、かくして本発明の構成には、改良されたデカップ
リング系が含まれ、従って、このことによって、本発明
の構成は、効率的であるばかりか、製造コストも低源で
ある。

以上、望ましい実施例の参照の下に、本発明の詳細な説
明されているが、ここで了解されるべきは、上記説明は
、もっばら例示的なものであって１本発明の権利範囲を
制限する意図のものではないということである。更に、
ここで了解されるべきは、本発明の上記実施例の細部に
関して、無数の変更が当業者にとって容易に遂行可能で
あり、更に、当業者にとって１本発明のその他の実施例
も容易に作り得るということである０本願の特許請求の
範囲の欄に記載されている通り、上記無数の変更や、本
発明の他の実施例は、本発明の精神および真の権利範囲
内に含まれるものである。

本発明を要約すれば以下のとおりである。

凹所内にデカップリングコンデンサ１４．１８の取付け
られた集積回路パッケージが開示されている。第１の実
施例では、ヘッダ２のダイ接着材８に薄膜コンデンサ１
４が取付けられている。薄膜コンデンサ１４の頂面は、
第１のワイヤポンド１８で、ヘッダ２のリードフィンガ
６の頂面に接続され。

さらに第２のワイヤポンド２０で、パッケージに取付け
られている半導体チップ１０の頂面にも接続されている
。第２の実施例では、積重ね形のコンデンサを設けるこ
とで、基板のそれ以外の基準電圧に対して、電源のデカ
ップリングが可能になる。

かかる積重ね形のコンデンサでは、上側コンデンサ３２
が、下側コンデンサ３０のそれよりも小さな平面断面積
を保有している。ボンドワイヤ３８．４０は、各別に上
側コンデンサ３２の頂面を、例えばＶｃｃ電源リード線
とチップ１０のＷｅｅボンドパ、ドとに対して接続する
。下側コンデンサ３０の頂面、従って上側コンデンサ３
２の下面は、ボンドワイヤ５０．５２により、パッケー
ジの基準−電源Ｖｓａリード線とチップ１０のポンドパ
ッドに接続されている。

くその他の開示事項〉 １、導電性のダイ接着材部分８と第１の外部電源端子と
を有する本体と、 該本体のダイ接着材部分８に取付けられた半導体チップ
ｌＯと。

該本体のダイ接着材部分８に取付けられた第１の導電性
表面を墳し、第２の導電性表面を有し。

更に、第１．第２の導電性表面の相互の間に配置された
誘電体を有する第１のコンデンサ１４と、該本体の第１
の外部電源端子と第１のコンデンサ１４の第２の導電性
表面との間を接続する第１の接続手段１８と、 第１のコンデンサ１４の第２の導電性表面と半導体チッ
プ１０との間を接続する第２の接続手段２０とを含んで
成る集積回路パッケージ。

２、該第１および該第２接続手段が、ワイヤ・ポンドを
含む、特許請求の範囲第１項記載の実装集積回路。

３、該本体が、更に第２外部電源端子を有する。

特許請求の範囲第１項記載の実装集積回路であって： 該本体の該ダイ接着材部分に取付けられた第１導電性表
面を有し、第２導電性表面を有し、そして該第１および
該第２導電性表面の相互の間に配置された誘電体を有す
る第２コンデンサと；該本体の該第２外部電源端子と該
第２コンデンサの該第２導電性表面との間を接続する第
３接続手段と： 該第２コンデンサの該第２導電性表面と該半導体チップ
との間を接続する第４接続手段と：を更に含む実装集積
回路。

Ｌ該第３および該第４接続手段が、ワイヤ・ポンドを含
む、特許請求の範囲第３項記載の実装集積回路。

５、該本体が、更に第３外部電源端子を含み、そして該
本体の該ダイ接着材部分が、該本体の該第３外部電源端
子に電気的に接続された、特許請求の範囲第３項記載の
実装集積回路。

６、該本体が、更に第２外部電源端子を含み：そして該
本体の該ダイ接着材部分が、該第２外部電源端子に電気
的に接続された。特許請求の範囲第１項記載の実装集積
回路。

７、該半導体チップが、該本体の該ダイ接着材部分と合
金化された、特許請求の範囲第１項記載の実装集積回路
。

８、該第１コンデンサの該第１導電性表面が、該本体の
該ダイ接着材部分と合金化された。特許請求の範囲第７
項記載の実装集積回路。

９、該半導体チップが、導電性エポキシ樹脂によって該
本体の該ダイ接着材部分に取付けられた、特許請求の範
囲第１項記載の実装集積回路。

１０、該第１コンデンサの該第１導電性表面が、導電性
エポキシ樹脂によって該本体の該ダイ接着材に接続され
た、特許請求の範囲第９項記載の実装集積回路。

１１、導電性のダイ接着材部分８と第１、第２の外部電
源端子とを有する本体と。

該本体のダイ接着材部分８に取付けられた半導体チップ
ｌＯと、 該本体のダイ接着材部分８に取付けられた第１の導電性
表面を右し、第２の導電性表面を有し。

更に、第１、第２の導電性表面の相互の間に配置された
誘電体を有する第１のコンデンサ４６と、第１のコンデ
ンサ４６の第２の導電性表面に連結された第１の導電性
表面を右し、第２の導電性表面を有し、更に、自己の第
１、第２の導電性表面の相互の間に配置された誘電体を
有する第２のコンデンサ３４と、 該本体の第１の外部電源端子と第１のコンデンサ４６の
第２導電性表面との間を接続する第１の接続手段５０と
、 第１のコンデンサ４６の第２の導電性表面と半導体チッ
プ１０との間を接続する第２の接続手段５２と、 該本体の第２の外部電源端子と第２のコンデンサ３４の
第２の導電性表面との間を接続する第の３接続手段３８
と、 第２のコンデンサ３４の第２の導電性表面と半導体チッ
プ１０との間を接続する第４の接続手段４０とを含んで
成る集積回路パッケージ。

１２、該第１、該第２．該！１！３および該第４接続手
段が、ワイヤ・ポンドを含む、特許請求の範囲第１１項
記載の実装集積回路。

１３、該本体が更に第３外部電源端子を含み、そして該
本体の導電性の該ダイ接着材部分が、該第３外部電源端
子に接続された、特許請求の範囲第１１項記載の実装集
積回路。

１４、該半導体チップが、該本体の該ダイ接着材部分と
合金化された、特許請求の範囲第１１項記載の実装集積
回路。

１５、該第１コンデンサの該第１導電性表面が、該本体
の該ダイ接着材部分と合金化された、特許請求の範囲第
１４項記載の実装集積回路。

１６、下記構成要素を更に含む、特許請求の範囲第１４
項記載の実装集積回路： 該本体の該ダイ接着材部分に取付けられた第１導電性表
面を有し、第２導電性表面を有し、更に、当該第１およ
び当該第２導電性表面の相互の間に配置された誘電体を
有する第３コンデンサと：　該第３コンデンサの該第２
導電性表面に接続された第１導電性表面を有し、第２導
電性表面を有し、更に、自己の該第１および該第２導電
性表面の相互の間に配置された誘電体を有する第４コン
デンサと； 該第１外部電源端子と該第３コンデンサの該第２導電性
表面との間を接続する第５接続手段と：該第３コンデン
サの該第２導電性表面と該半導体チップとの間を接続す
る第６接続手段と：該第２外部電源端子と該第４コンデ
ンサの該第２導電性表面との間を接続する第７接続手段
と：該第４コンデンサの該第２導電性表面と該半導体チ
ップとの間を接続する第８接続手段。

１７、第１および第２導電性プレートを有し、当該第１
および当該第２導電性プレートの相互の間に誘電体を有
する第１コンデンサと： 第１および第２導電性プレートを有し、当該第１および
当該第２導電性プレートの相互の間に誘電体を有する第
２コンデンサと： を有し、 該第２コンデンサの該第１導電性プレートが、物理的に
、該第１コンデンサの該第２導電性プレートに取付けら
れ、そして 該第１コンデンサの該第２導電性プレートが、表面積の
点で、該第２コンデンサの該第１導電性プレートよりも
大きい、 積重ね形式の薄膜コンデンサ。

１８、１第２コンデンサの該第１導電性プレートが、全
属地によって、該第１コンデンサの該第２導電性プレー
トと合金化された、特許請求の範囲第１７項記載の積重
ね形式の薄膜コンデンサ。

！９．該第２コンデンサによって覆われていない領域の
、該第１コンデンサの該第２導電性プレートの表面と：
該第２コンデンサの該第２導電性プレートの表面とが、
ワイヤ・ボンド可能な材料から作られた、特許請求の範
囲第１７項記載の８に重ね形式の薄膜コンデンサ。

２０、該第１コンデンサの該第１導電性プレートの表面
が、集積回路パッケージの本体のダイ接着材部分と合金
化が可能な材料から作られた、特許請求の範囲第１７項
記載の積重ね形式の薄膜コンデンサ。

【図面の簡単な説明】

第１図は、本発明の第１の施例を組込んで成る集積回路
パッケージの断面図である。 第２図は、第１図に示された本発明の第１の実施例と等
価の概略的な電気回路図である。 第３図は１本発明の第２の実施例に組込まれる積み重ね
形のコンデンサの斜視図である。 第４図は、本発明の第２の実施例を組込んで成る集積回
路パッケージの断面図である。 第５図は、第４図に示された本発明の第２の実施例と等
価の概略的な電気回路図である。 第６図は、第４図に示された集積回路パッケージの平面
図である。 ２　、、、、ヘッダ　　　　４．、、、リード線８　、
、、、ダイ接着材　　１Ｇ、、、、集積回路チップ１４
、１Ｂ、、、、第１の薄膜コンデンサ２０．２２．２４
．、、ワイヤ ４８、、、、第１の薄膜コンデンサ ３Ｂ、、、、第２の薄膜コンデンサ ４０．４２．４４．、、、ワイヤ ５２．５４．５１３．、、、ワイヤ

Claims (2)

【特許請求の範囲】
1. （１）導電性のダイ接着材部分８と第１の外部電源端子
   とを有する本体と、 該本体のダイ接着材部分８に取付けられた半導体チップ
   １０と、 該本体のダイ接着材部分８に取付けられた第１の導電性
   表面を有し、第２の導電性表面を有し、更に、第１、第
   ２の導電性表面の相互の間に配置された誘電体を有する
   第１のコンデンサ１４と、 該本体の第１の外部電源端子と第１のコンデンサ１４の
   第２の導電性表面との間を接続する第１の接続手段１８
   と、 第１のコンデンサ１４の第２の導電性表面と半導体チッ
   プ１０との間を接続する第２の接続手段２０と を含んで成る集積回路パッケージ。
2. （２）導電性のダイ接着材部分８と第１、第２の外部電
   源端子とを有する本体と、 該本体のダイ接着材部分８に取付けられた半導体チップ
   １０と、 該本体のダイ接着材部分８に取付けられた第１の導電性
   表面を有し、第２の導電性表面を有し、更に、第１、第
   ２の導電性表面の相互の間に配置された誘電体を有する
   第１のコンデンサ４６と、 第１のコンデンサ４６の第２の導電性表面に連結された
   第１の導電性表面を有し、第２の導電性表面を有し、更
   に、自己の第１、第２の導電性表面の相互の間に配置さ
   れた誘電体を有する第２のコンデンサ３４と、 該本体の第１の外部電源端子と第１のコンデンサ４６の
   第２導電性表面との間を接続する第１の接続手段５０と
   、 第１のコンデンサ４６の第２の導電性表面と半導体チッ
   プ１０との間を接続する第２の接続手段５２と、 該本体の第２の外部電源端子と第２のコンデンサ３４の
   第２の導電性表面との間を接続する第３の接続手段３８
   と、 第２のコンデンサ３４の第２の導電性表面と半導体チッ
   プ１０との間を接続する第４の接続手段４０と を含んで成る集積回路パッケージ。