KR0168424B1 - 공동내에 감결합 캐패시터를 갖는 패키지 집적회로 - Google Patents

공동내에 감결합 캐패시터를 갖는 패키지 집적회로 Download PDF

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엔. 라이스 머레트
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Abstract

내용 없음.

Description

공동내의 감결합 캐패시터를 갖는 패키지 집적회로
제1도는 본 발명의 제1실시예를 실현하는 집적 회로 패키지의 단면도.
제2도는 제1도의 실시예에 대한 전기적 형태의 등가 회로의 개략도.
제3도는 본 발명의 제2실시예를 실현하는 이중 캐패시터의 투시도.
제4도는 본 발명의 제2실시예를 실현하는 집적 회로 패키지의 단면도.
제5도는 제4도의 실시예에 대한 전기적 형태의 등가 회로의 개략도.
제6도는 제4도의 집적 회로 패키지의 평면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 헤드 4 : 리드
6 : 선반 8 : 다이 부착부
10 : 집적 회로 칩 12 : 공융 영역
14, 16, 30, 32, 34, 36, 46, 48 : 캐패시터
18, 20, 22, 24, 54, 56 : 와이어 38, 40, 50, 52 : 본드 와이어
42, 44, 60 : 와이어 본드
본 발명은 집적 회로 분야에 관한 것으로, 특히 집적 회로 칩용 패키지에 관한 것이다.
본 발명은 미국 핵 방어국(Defence Nuclear Agency)에 의해 재정된 계약 제 DNA 001-86-C-0090호 하에 정부 지원으로 이루어졌다. 미국 정부는 본 발명의 권한을 갖고 있다.
집적 회로 분야에서, 집적 회로를 칩의 단부 장치 내로 장착시키고, 종래의 땜납 접속부를 집적 회로 칩에 형성하기 위하여, 패키지를 사용하여 집적 회로 칩을 수용(house)한다. 공지된 이중 인라인(dual-in-line : DIP) 패키지, 리드리스(leadless) 칩 캐리어, 핀-그리드(pin-grid) 어레이 패키지, 및 다른 종해의 패키지와 같은 패키지들은 각각 인쇄 회로 기판 또는 장치의 다른 부품(piece)에 접속될 수 있는 리드 또는 단자를 갖고 있다. 패키지 내에서, 패키지의 외부 리드 또는 단자와 집적 회로 칩 자체간에 일반적으로 와이어 본딩(Wire bonding)에 의해 접속이 이루어진다.
패키지의 외부단자들 및 집적 회로 칩 간에 거리가 짧은 경우에도, 리드 핑거(lead finger)에서 외부 단자까지 패키지 내의 와이어 본드와 패키지 길이를 거쳐 기생 인덕턴스가 존재한다. 현대의 디지탈 회로의 스위칭 속도가 빨라짐에 따라 스위칭 동작을 수행하기 위해서는 비교적 고레벨의 순간 전류(instantaneous current)가 필요하게 된다. 패키지된 집적 회로의 전원 단자들에 접속된 소정의 외부 와이어 또는 다른 도체들로 부터는 물론 패키지 전체 길이와 본드 와이어로부터의 한정된 인덕턴스로 인해, 스위칭을 실행하는데 필요한 전원으로 요구되는 전류의 변화율로, 인덕터를 통한 전류가 순간적으로 바뀔 수 없기 때문에 전원 전압이 변조하게 된다. 물론, 전압의 변조는 도체를 통한 인덕턴스와 전류의 시간 변화율의 곱과 같을 것이다. 흔히 전원 노이즈(power supply noise)로 불리는 전원 전압의 이와 같은 변조는 그것이 충분한 크기라면 집적 회로의 동작을 업셋(upset)시킬 수 있다.
전원 노이즈의 다른 원인은 집적 회로를 순간적인 복사(transient radiation)에 노출시키는 것을 포함하고 있다. 순간 복사 이벤트(event)는 흔히 광도전(electroconduction)(즉, 전자-정공 쌍의 발생)와 동일하게 MOS 트랜지스터를 오프시켜 소스에서 드레인으로 도통하게 한다. 순간 복사 이벤트의 성질로 인해, 정(positive) 전원으로 이동하는 생성된 전자, 및 접지로 이동하는 생성된 정공의 순전류(net current)는 큰 시간 변화율을 가진 것이다. 회로의 스위칭 전류의 시간 변화율과 마찬가지로, 순간 복사 이벤트로 인한 전류의 시간 변화율로 전원 리드의 인덕턴스로부터 전원 전위가 변조하게 된다. 이러한 순간 선량(dose)에 노출되는 스태틱 RAM과 같은 집적 메모리 회로에서, 광도전으로 인한 노이즈가 전원 전압을 소정 레벨 이하로 강하시키기에 충분한 진폭을 갖는다면, 이 노이즈, 또는 새그(sag)는 스태틱 메모리 셀 내에 저장된 데이터의 손실을 야기시킬 수 있다.
순간 복사와 같은 외부 소스로부터는 물론 내부 동작으로부터의 전원 노이즈를 감소시키는 종래의 기술은 집적 회로 패키지 외부의 전원 단자들 사이에 감결합(decoupling) 캐패시터를 접속시키는 것을 포함하고 있다. 다른 종래의 기술은 집적 회로 패키지의 공동(cavity) 내에 작은 캐패시터를 접속시키는 것을 포함한다. 상기 종래의 기술에서, 패키지의 전원 리드에의 캐패시터의 접속은 패키지 공동 내에 배치된 외부 리드와 패드(pad) 사이의 패키지 헤더(package header)의 내부에 접속부를 제공함으로써 이루어져, 플레이트(plate) 모두가 공동 내의 패드에 접속되는 방식으로 공동 내에 캐패시터가 장착될 수 있게 된다. 헤더와 칩 사이의 접속은, 캐패시터가 존재하지 않는 경우에 형성될 수 있는 것과 같은 동일한 방식으로, 와이어 본드에 의해 직접 형성된다. 이러한 감결합 캐패시터가 노이즈 또는 새그의 크기를 감소시키는데는 유효하지만, 외부 단자와 집적 회로 칩 사이에 상당한 기생(parasitic) 인덕턴스가 여전히 잔류하여, 이와 같은 원인으로 부터의 노이즈가 회로의 동작에 여전히 영향을 미칠 수 있다.
그러므로, 본 발명의 목적은 패키지 내의 집적 회로 칩에 가능한 한 근접하게 감결합 캐패시터를 제공하는 것이다.
본 발명의 다른 목적은 패키지 내에 연관된 집적 회로 칩을 조립하는데 이용되는 것과 같은 기술을 사용하여 패키지 내에 조립되는 이러한 캐패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 집적 회로 칩에 본드 와이어 접속을 제공하는 이러한 캐패시터를 제공하여서, 감결합 캐패시터가 헤드 리드와 집적 회로 칩 사이에 물리적으로 접속되게 하는 것이다.
본 발명의 또 다른 목적 및 장점은 본 분야에 숙련된 기술자에게 도면을 참조하여 다음 명세서를 참조함으로써 명백하게 될 것이다.
본 발명은 공동 및 하부 다이 부착부(underlying die attach)를 갖고 있는 집적 회로 패키지에 일체화될 수 있다. 집적 회로 칩과 함께 다이 부착부에 부착되는 캐패시터 또는 캐패시터들이 제공된다. 본드 와이어는 각각의 캐패시터의 최상부를 소정의 전원 단자에 접속시키고, 제2본드 와이어는 각각의 캐패시터의 최상부를 집적 회로 칩 상의 전원 패드에 접속시킨다. 본 발명의 제2실시예는, 상부와 하부 캐패시터 사이의 계면에 있는 도전층에 본드 와이어 접속이 이루어질 수 있도록 상부 캐패시터가 하부 캐패시터보다 작은 스택형 캐패시터(stacked capacitor)를 포함한다.
제1도를 참조하면, 본 발명의 제1실시예를 일체화하는 측면-납땜된(side-brazed) 세라믹 집적 회로 패키지의 단면도가 도시되어 있다. 이 예에서, 해더(2)는 고신뢰도(high-reliability)의 집적 회로 패키지에 사용되는 것과 같은 세라믹 재료로 구성되어 있다. 이 예에서, 리드(4)는 헤더(2)의 측면 상에 납땜되어 있고, 종래의 방식으로 선반(ledge : 6) 상의 헤더(2)의 공동 내에 배치된 리드 핑거에 접속되어 있다. 헤더(2) 내의 공동 하부에 배치되어 있는 것은, 집적 회로 칩(10)이 합금 또는 에폭시에 의해 부착된 도전 패드인 다이 부착부(8)이다. 다이 부착부(8)은 고도전성 및 합금의 용이성을 위해 일반적으로 금-도금된다. 칩(10)은 집적 회로 기판인데, 본 실시예에서는 금 예비성형부(gold perform)을 통해 다이 부착부(8)에 대합 칩(10)의 공융(eutectic) 본딩에 의해 다이 부착부(8)과 합금화된다. 상기 공융 합금 본딩은 다이 부착부(8) 상에 예비성형부를 배치한 다음, 헤더(2)가 가열된 상태에서 상기 예비성형부 상에 칩(10)을 스크러빙(scrubbing)하는 종래 방식으로 달성되어, 금-실리콘 공융이 형성된다. 제1도는 칩(10)과 다이 접착부(8) 사이의 계면에 있는 공융 영역(12)를 도시한다.
한쌍의 캐패시터(14 및 16)가 또한 본 발명의 이 실시예에 따라 헤더(2) 내에 조립된다. 캐패시터(14 및 16)는 각각 도전 상부 및 하부 플레이트, 및 이들 사이의 박막 유전체(thinfilm dielectric)를 갖고 있는 종래의 박막 캐패시터이다. 캐패시터(14 및 16)으로서 사용된 종래의 박막 캐패시터의 예는 AVX에 의해 제조되어 시판되는 MAXI/SLC 고 캐패시턴스 단층 캐패시터이다. 박막 캐패시터의 이 예는 0.10×2.54×0.17×2.54×0.007×2.54 센티미터(0.10×0.17×0.007 인치)의 치수를 갖는 캐패시터를 형성하기 위해, 캐패시터 플레이트가 티타늄-텅스텐의 장벽(barrier) 금속층 위의 2×2.54 마이크로센티(2 마이크로인치)의 금으로 형성되어 있는 유전체로서 스트론튬 티타나이트(strontium titanate)를 이용한다. 이 실시예에서, 캐패시터(14 및 16)은 또한 칩(10)이 다이 부착부에 부착된 것과 동일한 방식으로, 즉, 캐패시터(14 또는 16)과 다이 부착부(8) 사이의 동작부를 용융시킴으로써, 헤더(2)의 공동 내의 다이 부착부(8)에 합금 본드된다. 상기 기술된 예의 캐패시터를 장착하기 위한 예비성형부의 예는 공동 내로 캐패시터를 장착하기 위해 약 30초 동안 330C의 온도로 가열된 0.002×2.54 센티미터(0.002 인치) 두께의 금-주석(gold-tin) 예비성형부이다. 이 실시예에서, 차후에 상세히 기술되는 바와 같이, 캐패시터의 값은 5 내지 20KpF 정도이다.
이 실시예에서 캐패시터(14 및 16)과 도선(4)의 접속 및 칩(10)에의 접속은 종래의 와이어 본딩에 의해 달성된다. 이 와이어 본딩 기술은 금 와이어를 사용한 압축 볼 본딩(thermocompression ball bonding), 알루미늄 와이어를 사용한 초음파 스티치(ultrasonic stitch) 본딩, 또는 캐패시터(14 및 16) 용으로 사용되는 물질, 헤더(2) 내의 리드, 및 소정의 와이어 물질과 호환하는 다른 기술일 수 있다. 와이어(18)은 전원 리드로서 사용된 리드(4)들 중 1개의 리드를 캐패시터(14)의 상부 플레이트에 접속시키고, 와이어(20)은 캐패시터(14)의 최상부를 칩(10)의 표면 상의 본드 패드에 차례로 접속시켜, 리드에서 칩(10)까지 칩에 전력을 제공한다. 이와 마찬가지로, 와이어(22)는 1개의 리드를 캐패시터(16)의 상부 플레이트에 접속시키고, 와이어(24)는 칩(10)의 표면에 있는 다른 본드 패드에 캐패시터(16)의 최상부를 접속시킨다. 다이 부착부(8)는 일반적으로 헤더(2)의 리드(4)에 연결되어서, 바이어스(bias)가 외부에서 패키지로 인가될 수 있게 하고, 선택적으로, 다이 부착부(8)은 칩상의 기판 바이어스 발생기가 외부 접지에 대해 칩(10)의 기판을 부(negatively) 바이어스 시키는데 사용될 때 플로팅(floating)할 수 있다.
칩(10)의 팩키징의 완성은 헤더(2)의 공동의 최상부 위에 뚜껑(lid, 도시하지 않음)을 밀봉(sealing)시키는 것을 포함하고 있다. 칩(10) 및 캐패시터(14 및 16)을 팩키징하기 위한 다른 변형이 본 발명의 장점을 얻기 위해 동일하게 사용될 수 있다는 것을 알아야 한다. 예를 들어, 공동을 갖는 유리 밀봉 패키지가 캐패시터(14 및 16)를 수용하는데 사용될 수 있고, 또는 칩(10) 및 캐패시터(14 및 16) 부착용 세라믹 헤더 이외의 리드 프레임을 사용할 수 있는 다른 종류의 패키지가 선택적으로 사용될 수 있다. 칩(10) 및 캐패시터(14 및 16)이 리드 프레임에 부착되어 그 주위에 플라스틱 주조된 플라스틱 주조 패키지는, 또한 본드 와이어 길이 및 각(angle)이 리드 프레임 주위의 플라스틱 패키지의 주조시 고려되는 한 본 발명을 사용할 수 있다. 또한, DIP형 이외의 다른 패키지형 [예를 들어, 리드리스 칩 캐리어, 핀-그리드 어레이, 평면-팩(flat-pack) 패키지 및 다른 종래의 패키지 형태]가 본 발명에 따른 캐패시터를 일체로 할 수 있다.
본 발명의 잇점을 취할 수 있는 집적 회로의 한 예는 단일 이벤트 업셋(SEU) 및 순간 선량 복사에 대한 면역성(immunity)을 제공하기 위한, 실리콘-온-절연체(silicon-on-insulator) 기술로 제조된 스태틱 랜덤 엑세스 메모리(Static Random-Access Memory : SRAM)이다. 이러한 회로에서, 절연체 아래에 있는 기판은 양호하게 절연체 층 아래의 벌크(bilk) 기판을 바이어스시키는 전위 Vbb에 외부적으로 바이어스된다. 이 경우에, 와이어(18)은 정전원 Vcc와 연관된 리드(4)에 접속되는데, 여기서, 이는 캐패시터(14)의 최상부에 있는 도전층 및 와이어(20)을 통해, 회로의 동작을 위해 필요한 바이어스 및 전류를 집적 회로에 공급한다. 이와 마찬가지로, 와이어(22)는 접지와 연결된 리드(4) 또는 기준 전원 Vss과 캐패시터(16)의 최상부 사이에 접속되어 있다. 차례로, 와이어(22)는 캐패시터(16)의 최상부에 제공된 Vss를 칩(10)의 표면에 있는 본드 패드에 접속하여 칩에 기준 전위를 공급한다.
이제 제2도를 참조하면, 기생 인덕턴스를 포함하는 제1도의 등가회로의 전기적 개략도가 도시되어 있다. 상기 기술된 바이어스 방법으로, 헤더(2)의 길이와 리드와는 물론 본드 와이어(18 및 22)와 연관된 기생 인덕턴스는 Vcc및 Vss에 대해 인덕터 표시로써 도시되어 있다. 이와 마찬가지로, 다이 부착부(8)와 헤더(2) 내 Vbb리드(4)까지의 인덕턴스 길이 사이에 인덕턴스가 존재하는데, 만일 칩(10)이 다이 부착부 플로팅을 갖는 온-칩 기판 바이어스 발생기를 포함하고 있다면, Vbb바이어스와 연관된 극히 작은 기생 인덕턴스가 칩(10)의 외부에 존재할 것이다. 헤더(2)의 경계가 제2도에서 점선에 의해 개략적으로 도시되어 있다. 제2도에 도시된 바와 같이, 본 발명은 제1실시예는 또한, Vbb가 다이 부착부(8)을 통한 공통 접속부에서 그들간에 감결합된 상태로, 캐패시터(14 및 16)의 직렬 접속으로써 Vcc와 Vss사이를 감결합하기 위해 제공된다.
감결합 캐패시터가 일반적으로 시스템 접지인 Vss에 대한 노이즈를 감결합시키는 순간 선량 이벤트(transient dose event)동안 전원 노이즈 모두를 감결합하고 전원 전압 새그를 최소화시키는 것이 바람직하다. 제1도 및 제2도에 도시된 본 발명의 제1실시예의 구성이 유용하지만, Vcc와 Vss사이의 캐패시터(14 및 16)의 직렬 접속은 캐패시터(14 및 16)이 병렬로 접속되는 경우보다 양호하지 않다. 예를 들어, 캐패시터(14 및 16)의 값이 각각 10KpF이라면, Vcc와 Vss사이의 총 감결합 캐패시턴스는 5KpF로 감소된다. 후술되는 본 발명의 제2실시예는 이러한 병렬 캐패시턴스를 제공함으로써 이와 같은 감결합을 개선시키는 것에 목표를 두고 있다.
제3도는 본 발명의 제2실시예에 일체화된 스택형 박막 캐패시터 쌍(30, 32)를 도시하고 있다. 상부 캐패시터(32)는 상기 제1실시예에 사용된 캐패시터(14 및 16)에 대해 기술된 티타늄 텅스텐의 장벽층에 의해 유전체로부터 분리된 금 도전성 플레이트를 갖는 스트론튬 티타네이트 캐패시터와 같은 박막 캐패시터이다. 상부 캐패시터(32)는 하부 캐패시터(30)의 상부 표면에 본드된다. 캐패시터(30)은 캐패시터(32)와 같은 제2박막 캐패시터이나, 캐패시터(30)의 면적보다 큰 단면적을 갖고 있다. 이 예에서, 상부 캐패시터(32)가 치수 0.10×2.54×0.17×2.54×0.007×2.54 센티미터(0.10×0.17×0.007 인치)이면, 하부 캐패시터(30)은 단일 치수, 예를 들어 0.10×2.54×0.25×0.007×2.54 센티미터(0,10×0.25×0.007 인치)보다 클 수 있다. 하부 캐패시터(30)은 상부 캐패시터(32)와 동일한 유전체를 사용할 수 있으나, 문제의 주 감결합이 Vcc와 Vss사이이기 때문에, 필요하다면 경비 절감을 목적으로 다른 유전체 형태가 사용될 수 있다. 캐패시터(30 및 32)는 이 예에서 캐패시터(14 및 16)이 이전 실시예에서 다이 부착부(8)에 장착되는 것과 유사하게 금-주석 예비성형부에 의해 함께 합금화되는 개별적으로 형성된 캐패시터들이고, 선택적으로, 도전성 에폭시 또는 다른 기술이 사용될 수 있다. 선택적으로, 캐패시터(30 및 32)가 일체로 형성되어서, 캐패시터(30)의 상부 도전성 표면은 물리적으로 캐패시터(32)의 하부 도전성 표면과 동일한 층이다.
이제 제4도를 참조하면, 본 발명의 제2실시예에 따른 제3도의 스택형 캐패시터를 일체로 하는 패키지화된 집적 회로의 단면도가 도시되어 있다. 칩(10)은 상기 기술된 바와 같이 부착부(8) 상에 공융적으로 또는 달리 장착되어 있다. 이와 마찬가지로, 캐패시터(46) 및 캐패시터(34)의 적층은 상술한 바와 같이 캐패시터(46)의 하부 표면이 합금 또는 에폭시 장착을 통해 다이 부착부(8)과 접촉한 상태에서 다이 부착부(8)에 장착되어 있다. 캐패시터(34)가 캐패시터(46)보다 작은 단면적을 갖고 있어, 접속부가 본드 와이어(50)가 헤더(2)로부터 그리고 본드 와이어(52)가 칩(10)으로 연장된 상태로 캐패시터(46)의 최상부 표면에 접속될 수 있게 된다. 본드 와이어(38)은 헤더(2)의 리드(4)를 캐패시터(34)의 최상부 표면에 접속시키고, 본드 와이어(40)은 캐패시터(34)의 최상부 표면을 칩(10)의 본드 패드에 접속시킨다. 한쌍의 캐패시터(34 및 46)가 Vbb와 Vss뿐만 아니라 Vcc와 Vss사이를 감결합하는 전원을 제공하도록 동작할 수 있는 반면, 이 예에서와 같이 공간이 허용되는 경우에, 제2스택형 캐패시터쌍(48 및 36)이 또한 헤더(2)의 공동 내에 장착된다. 캐패시터(34 및 46)과 마찬가지로, 캐패시터(48)의 하부 표면은 다이 부착부(8)에 장착되고, 상부 표면이 와이어(54 및 56)에 의해 각각 헤더(2) 및 칩(10)에 와이어 본드된다. 캐패시터(36)가 캐패시터(48)보다 작은 단면적을 갖고 있어, 캐패시터(48)의 도전성 상부 표면은 이러한 본딩을 위해 이용할 수 있다. 캐패시터(36)의 도전성 상부 표면은 와이어 본드(42 및 44)에 의해 각각 헤더(2) 및 칩(10)에 접속된다.
제5도는 제4도의 구성의 전기적 개략도이다. 상기 기술된 바와 같이, 감결합의 관점에서 Vcc및 Vss가 병렬로 캐패시터에 의해 함께 용량적으로 결합되는 것이 바람직하고, Vcc및 Vss사이에 용량성 결합을 제공합으로써 Vbb상의 노이즈가 감결합될 수 있다. 제4도의 구성에서, 이는 최상부 캐패시터(34 및 36)의 최상부 표면을 Vcc에 연결하고, 캐패시터(46 및 48)의 최상부 표면 [및 그러므로 캐패시터(34 및 36)의 하부 표면]을 Vss에 결합함으로써 달성되는데, 이 경우에 기판과 다이 부착부(8)는 Vbb에 바이어스된다. 그러므로, 와이어(38 및 42)는 Vcc를 수신하는 헤더(2)의 리드(4)에 접속되고, 와이어(50 및 54)는 Vss를 수신하는 헤더(2)의 리드(4)에 접속된다. 제5도의 최종적인 전기적 개략도는, 캐패시터(36 및 34)가 이와 같이 Vcc와 Vss사이에 병렬로 접속되어, 그들간에 양호한 감결합을 제공한다는 것을 도시하고 있다. 이와 마찬가지로, 캐패시터(46 및 48)은 [다이 부착부(8)에서의] Vbb와 Vss사이에 병렬로 접속되어 역시 양호한 감결합을 그들간에 제공한다.
제6도는 제4도 및 제5도의 회로를 일체로 하는 집적 회로의 평면도를 도시하고 있다. 제6도는 Vbb와 리드 사이의 접속이 와이어 본드(60)에 의해 이루어질 수 있다는 것을 도시하고 있으나, 다이 부착부(8)과 Vbb리드 사이의 접속은 종종 헤더(2) 내부의 접속부에 의해 이루어질 수 있다는 것을 알아야 한다. 이 예에서, 2개의 Vcc본드 및 2개의 Vss본드가 도시된 바와 같이 헤더(2)와 칩(10)의 각각의 단부에 형성된다. 전원 리드에 대한 다수의 본드는 칩(10)에 감소된 인덕턴스를 제공하고, 또한 노이즈의 발생을 감소시킨다. 또한, 캐패시터(34, 36, 46 및 48)의 도전성 표면을 사용하여 칩(10)에 전력을 운반하는 것이 전원 본드 와이어를 단락시킬 수 있기 때문에, 이와 같은 구성을 만드는데 필요한 본드 와이어의 어느 것도 지나치게 길 필요가 없다는 것을 또한 알 수 있다.
상기 기술된 바와 같이, 상기 기술된 실시예에 따라 집적 회로 패키지 내에 캐패시터의 형성은 집적 회로 칩 자체를 패키지하는데 사용되는 것과 동일한 기술로서 행해진다. 이것은 캐패시터가 집적 회로 칩에 가능한 근접하게 배치된 상태에서 상기 기술된 개선된 감결합 방법을 갖고 있는 최종 구조를 효율적이고 저가로 제조할 수 있게 한다.
본 발명은 양호한 실시예에 대해 본 명세서에서 상세히 기술하였지만, 본 명세서가 예만을 위한 것이고 제한된 의미로 생각되지 않는 것을 알 수 있다. 또한, 본 분야에 숙련된 기술자들은 본 발명을 참고하여 본 발명의 실시예 및 본 발명의 부수적인 실시예를 상세하게 여러 가지로 변화할 수 있다는 것을 알 수 있다. 다음에 청구된 바와 같이, 이러한 변화 및 부수적인 실시예를 본 발명의 범위 및 원리내에서 실시할 수 있다는 것을 알 수 있다.

Claims (5)

  1. 반도체 패키지 디바이스에 있어서, 반도체 패키지의 공동 내에 배치된 기판 상에 형성된 반도체 칩-상기 반도체 패키지는 상기 반도체 칩에 결합된 정(positive) 전원 단자와, 상기 반도체 칩에 결합된 부(negative) 전원 단자를 가짐-, 및 상기 공동 내에 배치되고, 상기 정 전원 단자와 부 전원 단자 간에 병렬로 접속되고 또한 상기 부 전원 단자와 상기 반도체 칩의 기판 간에 병렬로 접속된 제1캐패시터 스택 및 제2캐패시터 스택을 구비하는 것을 특징으로 하는 반도체 패키지 디바이스.
  2. 제1항에 있어서, 상기 제1캐패시터 스택은 제1 및 제2박막 캐패시터를 구비하되, 상기 제1박막 캐패시터의 한 플레이트는 상기 정 전원 단자에 접속되고, 상기 제2박막 캐패시터의 한 플레이트는 상기 반도체 칩의 기판에 접속되며, 상기 제1 및 제2박막 캐패시터는 상기 부 전원 단자에 의해 접속된 공통 플레이트에 의해 함께 결합되어 있는 것을 특징으로 하는 반도체 패키지 디바이스.
  3. 제2항에 있어서, 상기 제1캐패시터 스택의 상기 공통 플레이트를 상기 부 전원 단자에 접속시키기 위한 수단은 상기 공통 플레이트에 본드되어 상기 부 전원 단자에 본드된 와이어이고, 상기 제1박막 캐패시터는 상기 제2박막 캐패시터의 상부에 놓이고, 상기 공통 플레이트는 상기 공통 플레이트에 상기 와이어의 본딩이 용이하도록 상기 제1박막 캐패시터의 플레이트의 단면적보다 큰 단면적을 갖는 것을 특징으로 하는 반도체 패키지 디바이스.
  4. 반도체 패키지 디바이스에 있어서, 공동을 갖는 본체, 상기 공동 내에 배치된 도전성 다이 부착 패드, 정 전압, 접지 전압, 및 기판 바이어스 전압에 응답하여 동작가능하며, 상기 도전성 다이 부착 패드에 부착되고 상기 공동 내에 배치된 반도체 칩, 두 개의 박막 캐패시터를 갖는 공동 내에 배치된 하나의 캐패시터 스택, 및 두 개의 박막 캐패시터를 갖는 공동 내에 배치된 다른 캐패시터 스택을 구비하되, 상기 하나의 캐패시터 스택의 하나의 박막 캐패시터와 상기 다른 캐패시터 스택의 하나의 박막 캐패시터는 상기 정 전압과 상기 접지 전압을 상기 반도체 칩에 용량적으로 병렬 결합하기 위한 것이고, 상기 하나의 캐패시터 스택의 다른 박막 캐패시터와 상기 다른 캐패시터 스택의 다른 박막 캐패시터는 상기 접지 전압과 상기 기판 바이어스 전압을 상기 반도체 칩에 용량적으로 병렬 결합하기 위한 것인 것을 특징으로 하는 반도체 패키지 디바이스.
  5. 제4항에 있어서, 상기 하나의 캐패시터 스택의 상기 두 개의 박막 캐패시터는 공통 플레이트에 의해 함께 연결되고, 상기 공통 플레이트는 상기 접지 전압을 상기 반도체 칩에 결합하기 위한 것인 것을 특징으로 하는 반도체 패키지 디바이스.
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