KR970007847B1 - 3차원 집적회로 패키지 조립체 - Google Patents

Abstract

요약 없음

Description

3차원 집적회료 패키지 조립체

제1도는 본 실시예에 따른 3차원 집적회로 패키지 조립체의 사시도.

제2도는 여러 부품들의 조립을 보여주기 위한 제1도에 보인 3차원 집적회로 패키지 조립체의 분해 사시도.

제3도는 본실시예의 개별 패키지 내에 봉지되는 반도체 메모리 칩의 평면도.

제4도는 제3도의 메모리 칩에 와이어 본드되는 리드 프레임의 평면도.

제5도는 본실시예에서 사용되는 봉지된 개별 패키지의 평면도.

제6도는 제1도의 3차원 집적회로 조립체중 최하부 개별 패키지에서 좌측하부의 일부분의 절개 사시도.

제7도는 본 실시예에 따라 3차원 집적회로 패키지 조립체의 전기신호 버스관계를 보여 주는 개략적 등가회로도.

제8도는 접지금속판의 평면도.

제9도는 전원공급 금속판의 평면도.

제10도는 적층되는 개별 패키지들 사이의 미리예정된 위치들에 삽입되는 캐패시터판의 사시도.

본 발명은 반도체 집적회로의 패키지 기술에 관한 것으로 특히 적층형의 3차원 집적회로 패키지 조립체에 관한 것이다.

전자 시스템의 소형화를 달성하기 위하여 전자회로들은 고밀도 집적회로로써 하나의 반도체 칩 또는 다이(die)에 실린다. 그러한 반도체 칩은 고밀도 집적회로가 형성되는 주표면과 이 주표면에 반대되는 후면을 갖고 있다. 통상적으로 반도체 칩의 후면은 리드 프레임의 중앙에 위치되 칩 지지부재 즉 지지패들상에 다이본딩 기술에 의해 부착된다. 반도체 칩의 주표면은 외부회로들과의 전기적 상호연결을 도모하기 위하여 칩내부 회로의 신호들의 입력과 출력, 전원공급 및 접지를 위한 연결 패드들을 가지고 있고, 이들 패드들의 각각은 상기 지지 패들 주변으로 또는 주표면 상으로 신장하는 리드 프레임의 리드들 중 대응하는 것과 와이어 본딩 기술 또는 테이프 자동 본딩(TAB) 기술에 의해 상호연결된다. 그후, 상기 칩과 상호연결 와이어 및 리드 프레임의 리드들의 일부분은 습도, 먼지 외부의 물리적 스트레스와 같은 주변영향의 손상으로 부터 보호를 하기 위하여 트랜스퍼 몰딩 기술에 의해 플라스틱 봉지된다. 그러한 봉지된 리드들의 부분들은 내부 리드들이라고 정의된다. 봉지후 리드 프레임들을 지지하는 댐바아들 및 리드 프레임 레일들은 외부회로들과 연결하기 위한 외부 리드들을 남기면서 절단되고 제거된다. 전술한 바와같이 집적회로 칩이 보호될 수 있게 봉지된 구조는개별 패키지 또는 칩 캐리어라고 정의된다.

현대의 전자장치들은 소형화되어 가고 있고, 이에의해 여기에 내장되는 인쇄회로 기판의 크기가 축소되고, 개별 패키지들의 설치면적은 조밀하게 이격된 회로 소자들의 배치를 요구하면서 제한되고 있다. 디지탈 처리 장치를 가지는 전자장치는 다량의 정보를 저장하기 위한 메모리를 필요로하고 있다. 그러한 메모리로써 DRAM 또는 SRAM 등과 같은 반도체 메모리가 인쇄회로기판상에 표면실장 또는 관통 개구 기술에 의해 설치된다. 메모리 용량을 증가하기 위하여 다수의 반도체 메모리들이 필요하고 각 반도체 메모리 칩이 봉지된 개별 패키지의 다수가 인쇄회로 기판에 설치되어야 한다. 그러므로 다량의 정보를 저장하기 위한 반도체 메모리의 개별 패키지의 다수가 인쇄회로 기판상에서 보다 작은 설치 영역에 배치되도록 조밀한 패키지기술들이 요구된다. 이 기술들의 종래 기술들중 하나의 방법이 미합중국 특허번호 5,279,029와 Tech Search International, Inc에 의해 1993년 11월에 발행된 Three-Dimensional Electronics Packaging, 115~117 페이지에 개시되어 있다. 이 기술들은 반도체 메모리 칩이 프라스틱 봉지된 개별 패키지의 다수가 하나의 패키지위에 타의 패키지가 적층되도록 수직으로 정렬된 형상으로 조립된 적층형의 3차원 집적회로 패키지 조립체들을 제안하고 있다. 적층된 각 개별 패키지의 주변 벽면들로부터 신장하는 외부리드들은 수직 열들의 배열로 정렬되고 각 수직열에 있는 외부리드들은 이들의 단부들 또는 관통개구들에서 수직레일들 또는 핀들의 대응하는 것과 솔더리플로우(solder reflow) 기술에 의해 전기적 접속이 된다. 내부리드들은 조립체들로 부터 열을 전도하고 개별 패키지들로 부터 돌출된 외부 리드들은 조립체들의 양측을 따라 냉각휜(fin)으로 제공된다. 이들 조립체들은 개별 패키지들의 적층에 의해 조립되기 때문에 저렴한 가격에서 제조될 수 있고, 메모리 회로의 테스트가 쉽다는 이점들을 갖는다. 그러나 이들 조립체들이 소형화되고 수직레일 또는 핀들이 가늘게 될 때 이들 수직레일 또는 핀들의 인덕턴스의 증가로 인한 문제들이 발생한다.

다이나믹 랜덤 엑세스 메모리(DRAM) 또는 스테이틱 랜덤 엑세스 메모리(SRAM)와 같은 랜덤 엑세스 메모리(RAM)는 데이터를 출력하기 위한 데이터 출력 버퍼들을 가지고 있고, 이들의 출력 신호들은 큰 용량의 부하들로 인가되고 고속 상승 및 하강 시간을 가지고 이 부하들을 구동한다. 데이터 출력 버퍼들이 동시에 고속스위칭 동작 즉 논리로우로부터 논리하이 또는 그 역으로 고속동작을 행할 때, 큰 전류가 전원공급레일 또는 핀과 전원공급리드들과 와이어본드 및 칩상의 전원공급 패드들로 또는 접지레일 또는 핀과 접지리드들과 와이어본드 및 칩상의 접지 패드들로 순간적으로 흐른다. 이때 전원 공급레일 또는 핀과 전원공급 패드들 사이와 접지레일 또는 핀과 접지 패드들 사이의 증가된 직렬 인덕턴스는 상기 순간 전류 변화에 기인하여 전원공급레일 또는 핀의 끝단과 전원공급 패드들 사이 그리고 접지레일 또는 핀의 끝단과 접지 패드들 사이에서 과도전압차 또는 스파이크를 야기한다. 그러한 과도 전압 스파이크들은 각각 전압 바운스(bounce) 및 접지 바운스라 불리워 진다. 상기 전압 또는 접지 바운스가 충분히 크다면, 원치 않은 데이터의 논리반전이 일어난다. 즉 적층형의 3차원 집적회로 패키지 조립체의 고속동작은 기대할 수 없다.

전압 또는 접지 바운스의 영향은 개별 패키지의 리드들과 패드들 사이의 인덕턴스를 줄이는 것에 의하여 상당한 정도로 피할 수 있다. 그러한 기술은 내부전원공급리드와 내부접지리드가 칩상에 배치되고 서로 평행하게 근접하는 리드온칩(LOC)구조를 가지면서 리드들과 패드들 사이의 본딩 와이어들을 짧게 하는 것이다. 그러한 LOC 구조들은 미합중국 특허번호들 4,965,654와 5,252,853에 개시되어 있다. 그러나 적층형의 3차원 집적회로 패키지 조립체들에서 외부 전원공급레일 또는 핀들과 외부 접지공급레일 또는 핀들은 가늘고 긴 레일 또는 핀들이기 때문에 이들의 증가된 인덕턴스에 기인한 전압 또는 접지 바운스 현상은 상기 패키지 조립체의 전기적 특성을 악화시킨다.

따라서 본 발명의 목적은 에러데이터의 출력없이 전기적으로 안정된 특성을 가지는 적층형의 3차원 집적회로 패키지 조립체를 제공하는데 있다.

본 발명의 또다른 목적은 안정된 고속 스위칭 동작을 행할 수 있는 적층형의 3차원 집적회로 패키지 조립체를 제공하는데 있다.

본 발명의 또다른 목적은 전원 및 접지 바운스 현상을 피할 수 있는 적층형의 3차원 집적회로 패키지 조립체를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 각각 위표면과 바닥표면 및 주변벽면을 가지는 복수개의 개별 패키지들을 가지며, 각 개별 패키지는 적어도 전원공급패드와 접지패드 및 데이터 출력 패드를 가지는 반도체 집적회로 칩과 상기 패드들과 각각 전기적 연결이되는 내부리드들을 봉지하는 봉지수단과 상기 주변벽면으로 부터 수직하게 돌출하고 수평으로 이격하여 배치되며 대응 내부리드들과 일체로 연결된 외부전원공급리드와 외부접지리드 및 외부 데이터리드를 가지며, 상기 복수개의 개별 패키지들은 상기 외부전원공급리드들과 외부접지리드들 및 외부 데이터리드들이 수직열로 정렬되고 인접한 개별 패키지들에서 한 개별 패키지의 위표면에 타의 개별 패키지의 바닥표면이 위치되도록 수직으로 적층되며, 상기 수직열들로 정렬된 외부전원공급리드들과 외부접지리드들 및 외부 데이터 리드들과 각각 전기적 연결이되도록 고정되는 전원공급핀과 접지핀 및 데이터 핀들을 가지는 3차원 집적회로 패키지 조립체에 있어서, 상기 수직으로 적층된 개별 패키지들중 미리 예정된 위치에 있는 적어도 하나의 선택된 개별 패키지의 위표면과 바닥표면에 상기 외부공급리드들과 수직으로 정렬되고 상기 전원공급핀과 전기적 연결이되는 전원공급리드를 가지는 전원공급금속판과, 상기 외부접지리드들과 수직으로 정렬되고 상기 접지핀과, 전기적 연결이되는 접지리드를 가지는 접지금속판을 가짐을 특징으로 하는 3차원 집적회로 패키지 조립체를 제공함에 있다.

또한 본 발명은 상기 인접한 개별 패키지들중 적어도 한쌍의 인접한 개별 패키지들 사이에 상기 외부전원공급리드들과 수직으로 정렬되고 상기 전원공급핀과 전기적 연결이되는 전원공급리드를 가지는 전원공급금속판과 상기 외부접지리드들과 수직으로 정렬되고 상기 접지핀과 전기적 연결이되는 접지리드를 가지는 접지금속판 사이에 유전체 막을 가지는 캐패시터판이 위치됨을 특징으로 하는 3차원 집적회로 패키지 조립체를 제공함에 있다.

이하 본 발명의 바람직한 실시예가 첨부 도면들을 참조하여 상세히 설명될 것이다. 도면들중 동일 숫자 또는 번호는 동일 부품 또는 구성을 나타내기 위하여 사용되고 있음을 유의하여야 한다. 본 발명의 실시예에 따른 3차원 집적회로 조립체는 4M×4비트 DRAM의 반도체 칩이 봉지된 개별 패키지 9개를 적층한 3차원 메모리 모듈이지만 DRAM 대신 스텍이틱 랜덤 엑세스 메모리(SRAM) 또는 타의 메모리가 봉지된 개별 패키지들이 사용될 수 있고 개별 패키지들의 수와 메모리 용량은 변경될 수 있음은 이 분야의 통상의 지식을 가진자에게 자명할 것이다.

제1도는 본 실시예에 따른 3차원 집적회로 패키지 조립체 예컨데 3차원 메모리 모듈의 사시도를 나타내고 제2도는 여러 부품들의 조립을 보여주기 위하여 제1도에 보인 3차원 메모리 모듈의 분해 사시도를 보여주고 있다. 상기 도면들을 참조하면, 3차원 메모리 모듈(10)은 형상과 크기가 거의 동일한 복수개의 개별 패키지들(12-0~12-8)을 가지고 있다. 각 개별 패키지는 상부 평면 또는 위표면(14)와 하부 평면 또는 바닥표면 및 주변벽면(16)을 가지며 상기 벽면의 일부분으로 부터 돌출하는 다수의 외부리드들(18)을 가지고 있다. 각 외부리드는 두 갈래로된 외부리드를 형성하기 위하여 단부에서 사각형의 절단부 또는 노치(20)를 가지고 있다. 상기 개별 패키지들(12-0~12-8)은 외부리드들(18)의 절단부들(20)이 수직열로 정렬하여 배열되도록 한 개별패키지의 하부평면이 타의 개별패키지의 상부평면에 위치되는 그러한 방식으로 수평으로 위치되어 수직으로 적층된다.

상기 적층된 패키지 모듈은 본 발명의 특징에 따라 적층된 패키지 모듈을 구성하는 개별 패키지들(12-0~12-8)중 선택된 개별 패키지들의 각각의 상부평면(14)과 하부평면상에 열전도성과 전기적 도전성이 양호한 전원공급 금속판(24)과 접지 금속판(26)이 각각 위치되거나 접착 고정된다. 상기 전원공급(24)은 제9도와 관련하여 더욱 상세히 후술되는 바와같이 수직열로 정렬되어 돌출하고 있는 적층된 패키지 모듈의 외부전원공급 리드들(22)의 절단부(20)들과 수직으로 정렬되게 위치되는 절단부들(20a)을 가지면서 수평으로 돌출하는 전원공급리드들(28)을 가지고 있다. 유사한 방식으로, 접지금속판(26)은 제8도와 관련하여 더욱 상세히 후술되는 바와같이 수직열로 정렬되어 돌출하고 있는 적층된 패키지 모듈의 외부접지 리드들(23)의 절단부(20)들과 수직으로 정렬되게 위치되는 절단부들(20b)을 가지고 수평으로 돌출하는 접지리드들(30)을 가지고 있다. 도시의 편의상 본 발명의 실시예는 상기 전원공급 금속판(24)과 접지금속판(26)이 적층된 패키지 모듈의 최하부 개별 패키지(12-0)의 상부평면과 하부평면상에 각각 위치되는 것을 보여주고 있지만, 본 발명은 그러한 배치에만 한정되는 것이 아님을 이해하여야 한다. 예를들어, 전원공급 금속판(24)과 접지금속판(26)은 적층된 패키지 모듈의 최하부 개별 패키지(12-0)로부터 하나 걸러만큼의 개별 패키지들 12-2, 12-4, 12-6 및 12-8의 각각 또는 미리 예정된 위치에 있는 각 개별 패키지의 상부평면과 하부평면에 각각 위치될 수도 있고 개별 패키지들 사이의 위치들 중 미리예정된 위치들에 각각 위치될 수 있다. 그러한 전원공급 금속판(24)과 접지 금속판(26)들은 후술하는 전원공급 핀들(42)과 접지공급 핀들(44)의 자기 인덕턴스를 감소하므로서 메모리 집적회로의 고속동작을 도모하는 것을 고려하여 적절히 배치되는 것이 바람직하다.

전원공급 금속판(24)들과 접지금속판(26)들이 개별 패키지들(12-0~12-8) 사이에 삽입에 의해 배열된 적층된 패키지 모듈의 최상부표면과 최하부바닥면에 플라스틱과 같은 전기적 절연물질의 상부덮개부재(32)와 바닥덮개부재(34)가 각각 수평으로 위치된다. 직사각형 판상의 상부덮개부재(32)와 바닥덮개부재(34)는 이들의 주변들을 따라 수직으로 평행하고 이격된 직사각형의 관통개구들(36)을 가지고 있다. 관통개구들(36)의 수직 벽면은 구리 또는 구리-주식 또는 구리-솔더와 같은 도전물질의 막으로 견고하게 플레이트되어 있다. 직사격형 단면의 긴 도전성 핀들(38)은 이들 표면상에 솔더가 도포되어 있고 적층된 패키지 모듈의 절단부들(20)과 상부 및 바닥덮개부재(32)(34)들의 관통 개구들(36)을 통하여 수직열로 평행하게 위치된다. 얇은 접착제가 개별 패키지들 사이와 개별 패키지들과 상부 및 바닥 덮개부재들 사이에 사용된다. 절단부들(20)과 관통 개구들(36)을 관통하는 핀들(38)을 위치 시킨 후, 상기 솔더 도포된 핀들(38)은 외부리드들(18) 및 관통 개구들(36)의 금속막과 솔더 리플로우 기술에 의하여 전기적 연결이되고 고착이 된다. 바닥덮개부재(34)의 바닥평면으로 부터 수직하게 신장하는 평행한 도전형 핀들(38)의 뾰족한 돌출 단부들(40)은 프린트 회로판(PCB) 또는 소켓 설치를 제공하기 위하여 프린트회로판의 개구들 또는 소켓에 삽입된다.

본 실시예의 타의 특징은 전원공급핀(42)과 접지핀(44)이 평행하게 근접하여 있기 때문에 출력버퍼들이 한 상태에서 타의 상태로 스위칭할 때 일어나는 전압 및 접지 바운스가 자기인덕턴스에 역의 영향을 주는 상기 전원공급핀(42)과 접지핀(44) 사이의 상호 인덕턴스에 의해 감소될 수 있다.

제3도는 본 실시예의 개별 패키지내에 봉지되는 반도체메모리 칩의 평면도를 보여주고 있다. 반도체 메모리 칩(46)은 본 실시예에 따라 4M×4 용량의 DRAM 칩이며, 대략 0.125인치×0.505인치의 칫수를 가진다. 상기 메모리 칩(46)은 위 표면의 주변을 따라 어드레스 신호들 A₀~A₁₀의 패드들, 데이타 입출력 DQ₁~DQ₄의 패드들, 전원공급전압 Vcc의 패드들, 접지전압 Vss의 패드들 및 제어신호들 RAS, CAS, WE 및 OE의 패드들을 가지며 중앙에 접지전압 Vss의 패드를 가지고 있다.

제4도는 제3도의 메모리칩에 와이어 본드되는 리드프레임의 평면도를 보여주고 있다. 리드프레임(48)은 스탬핑 또는 에칭 기술에 의해 약 4mil 두께의 42-합금과 같은 평탄한 금속판 또는 쉬트로 부터 만들어진다. 리드프레임(48)은 상부레인(50), 하부레일(52) 및 좌와 우의 사이드 레일들(54)(56)과 상부 및 하부레일들(50)(52)에 형성된 인덱스 구멍들(58)을 가지고 있다. 상기 레일들(50~56)은 안쪽으로 신장하는 리드들을 지지하기 위하여 제공되어 있고, 인덱스 구멍들(58)은 와이어 본딩 및 봉지를 하기 위하여 리드프레임(48)을 이송하는 인덱스로서 작용한다. 리드들은 비연결 리드들(60), 어드레스 신호 리드들 62a~62d, 제1내지 제2내부데이터 입출력 리드들 64a~64d, 접지리드(66), 전원공급리드(68), OE제어신호리드(70), CAS제어신호리드(72), RAS제어신호리드(74) 및 WE제어신호리드(76)들로 구성된다. 상기 제1내지 제4내부데이터 입출력 리드들 64a~64d은 제거될 수 있는 연결부분들(78)을 가지고 있고 이후에 상세히 설명되는 바와같이 상기 제1내지 제4내부데이터 입출력리드들의 각각에서 하나를 제외한 모든 연결부분들이 9개의 적층되는 개별 패키지들의 각 개별 패키지에서 사용되는 리드프레임에 적용하도록 절단된다. 리드프레임(48)의 후면에는 점선(83)으로 둘러싸인 부분에 kapton 테이프(상표명)와 같은 절연테이프가 절단된 리드들을 포함하는 내부리드들을 지지하기 위하여 부착되어 있다.

리드프레임(48)의 내부리드들은 제4도에 보인바와같이 칩(46)상의 대응 패드들과 가능한한 짧게 와이어 본딩을 하기 위하여 반도체 메모리칩(46)의 위 표면 위에 놓여진후, 반도체 메모리 칩(46)상의 패드들은 대응 리드들(62a~76)과 전기적 연결을 하기 위하여 와이어 본딩 장치에 의하여 금 또는 알루미니움 와이어와 같은 본딩 와이어들(80)을 통하여 상호연결된다. 본발명에서 리드들과 대응패드들 사이에서의 상호연결은 본딩 와이어에 의한 것에 한정되는 것이 아니며 리드들과 대응 범프패드들 사이의 직접 상호연결 즉 TAB 본딩 기술에 의해 이루워질 수도 있다는 것을 유의하여야 한다. 와이어 본딩후, 점선(82)으로 둘러쌓여 있는 반도체 메모리 칩(46)과 본딩 와이어들(80)과 내부리드들은 공지의 트랜스퍼 몰드 기술에 의하여 플라스틱 레진과 같은 봉지재 또는 봉지레진(88)으로 봉지된다. 봉지후 점선(86)을 따라 리드프레임의 레일들(50~56)을 절단하여 버리는 것에 의하여 개별 패키지(12)가 완성된다. 접지리드(66)와 전원 공급리드(68)는 봉지재(88)내에서 서로 근접하여 평행하게 달리고 있고, 접지전압 Vss 패드들과 전원공급전압 Vcc 패드들에 인접한 위치까지 각각 달리고 있다. 이것은 접지리드(66)과 Vss 패드들 사이와의 연결 와이어들의 길이를 짧게 하며, 연결 와이어들의 자기 인덕턴스를 줄이는 결과를 주며, 근접하여 평행한 접지리드(66)와 전원공급리드(68) 사이의 상호 인덕턴스 데이터 입출력 버퍼들의 급작스런 스위칭 접지리드(66)와 전원공급리드(68)의 인덕티브 임피던스를 효과적으로 감소한다. 더우기, 전원공급리드(68)와 접지리드(66)의 폭이 상대적으로 넓고 이들 리드들의 양 단부들이 양 갈래로 되어 있기 때문에 이들의 자기 인덕턴스 또한 감소되고 있다. 개별 패키지(12)는 약 0.395인치×0.695인치의 칫수와 약 0.032인치의 두께를 가지며 개별 패키지의 4개 벽면으로 부터 수직으로 돌출하는 외부리드들(18)의 돌출 길이는 약 0.090인치이다.

제5도는 봉지 및 리드프레임 레일들의 절단후 완성된 개별 패키지의 평면도를 나타내 있고 제6도는 최하단 개별 패키지의 좌측하부의 일부분의 절개도이다. 도면들을 참조하면, 개별 패키지의 상부 평면(14)은 그 표면의 소정위치로부터 내부로 신장하는 안착 홈들 또는 슬롯들(90)을 가지고 있고, 그 하부 평면은 상기 홈들(90)에 대향하는 하부표면으로 부터 외부로 신장하는 상보형상으로된 안착 돌출부들(도시하지 아니하였음)을 가지고 있다. 그러므로 3차원 메모리 모듈이 조립될 때 인접하는 개별 패키지들의 적층 정위치 잡기가 상기 돌출부들을 상기 홈들(90)로 끼워 맞추어 용이해진다. 외부 접지전압 Vss 리드들과 이들에 인접한 외부 전원공급전압 Vcc 리드들이 개별 패키지의 서로 대향하는 벽면들의 중앙에서 외부로 돌출하고 있다. 제1내부데이터 입출력 리드 64a(제4도에 보임)은 다수의 부분으로 나뉜 외부데이터 입출력리드들 즉 제1군의 외부 데이터 입출력 리드들 DQ₀~DQ₈과 일체로 형성되고, 제2내부의 데이타 입출력 리드 64b는 다수의 부분으로 나뉜 외부데이터 입출력리드들 즉 제2군의 외부데이터 입출력 리드들 DQ₁₀~DQ₁₈과 일체로 형성되고, 제3내부의 데이터 입출력 리드 64c는 다수의 부분으로 나뉜 외부데이터 입출력 리드들 즉 제3군의 외부데이터 입출력 리드들 DQ₂₀~DQ₂₈과 일체로 형성되고, 제4내부데이터 입출력 리드 64d는 다수의 부분으로 나뉜 외부데이터 입출력리드들 즉 제4군의 외부데이터 입출력 리드들 DQ₃₀~DQ₃₈과 일체로 형성된다. 제4도의 어드레스 신호리드들 62a~62d는 외부어드레스 신호 리드들 A₀~A₁₀에 대응하고, OE, CAS, RAS 및 WE 제어신호리드들은 외부 제어신호리드들 OE, CAS, RAS 및 WE 에 각각 대응한다. 외부 리드들 NC는 제4도의 비연결 리드들(60)에 대응하는 리드들이다. 각 외부리드의 사각형의 절단부 또는 노치(20)은 약 5mil×7mil의 칫수를 가지며, 각 외부 리드의 두갈래 부분(92)은 약 5mil의 폭을 가진다. 인접하는 두개의 외부리드들의 중심간 거리는 약 25mil이다. 상기 절단부(20)들로 끼워 맞추어지는 도전형 핀들(38)의 각각의 사각형 단면은 약 4mil×6mil의 칫수를 가진다.

제7도는 본 실시예에 따라 적층된 메모리 모듈의 전기신호 버스관계를 보여주는 개략적 등가회로도 있다. 9개의 개별 패키지들 12-0 내지 12-8이 수직으로 적층되기 위하여 사용되며 이들 중 하나는 패리티 검사용의 개별 패키지이다. 본 발명은 적층되는 개별 패키지의 수에 한정되는 것이 아니라는 것을 이해하여야 한다. 예를 들어, 패리티 검사용의 2개의 개별 패키지들을 포함하는 모두 10개의 개별 패키지들이 사용될 수도 있다. 도면중 전원공급전압 Vcc와 접지전압 Vss 사이에 디 커플링 캐패시터(94)가 병렬로 접속될 수 있다. 상기 디커플링 캐패시터(94)는 제1도의 바닥덮개부재(34)의 바닥 표면상에 형성되고 접지핀들(44)과 전기적 연결이되는 접지 금속패턴과 전원공급핀들(42)과 전기적 연결이되는 전원공급 금속패턴 사이에 병렬로 고정된다. 개별 패키지들 12-0~12-8은 제1내지 제9외부 데이터 입출력 리드들 DQ₀~DQ₃₀, DQ₁~DQ₃₁, DQ₂~DQ₃₂, ……, DQ₈~DQ₃₈을 각각 가지고 있다. 개별 패키지들(12-0~12-8)의 각각으로부터의 외부데이터 입출력리드들 DQ₀~DQ₈, DQ₁₀~DQ₁₈, DQ₂₀~DQ₂₈, 및 DQ₃₀~DQ₃₈은 전술한 바와같이 제1군 내지 제4군의 외부데이터 입출력 리드들을 제공한다. 만약 개별 패키지 12-0이 메모리 모듈의 최하단 패키지 별 패키지 12-0가 최하단 패키지일 때 제1 내지 제4군의 외부데이터 입출력 리드들 DQ₀~DQ₈, DQ₁₀~DQ₁₈, DQ₂₀~DQ₂₈, 및 DQ₃₀~DQ₃₈로 부터 선택된 제1외부 데이터 입출력리드들 DQ₀~DQ₃₀을 제외한 모든 외부데이터 입출력 리드들이 제1내지 제4내부데이터 입출력 리드들 64a~64d과 연결부분들(78)의 절단에 의해 전기적으로 고립된다. 제6도는 최하단 패키지로써 사용되는 부분절개도를 보여주고 있다. 제6도에서 알 수 있는 바와같이 제1군의 외부데이터 입출력 리드들 DQ₀~DQ₈중 DQ₀를 제외한 모두가 제1내부데이터 입출력 리드(64a)와 연결되어 있지 않다. 유사하게 바닥으로 부터 2번째 개별 패키지의 제1 내지 제4내부데이타 입출력 리드들 64a~64d은 제2외부데이터 입출력리드들 DQ₁~DQ₃₁과만 각각 연결이 된다. 즉 바닥으로 부터 k번째 개별 패키지의 제1 내지 제4 내부 데이터 입출력 리드들 64a~64d은 제k외부데이터 입출력 리드들 DQ_0k-1~DQ_3k-1과만 각각 연결이 된다. (k=1, 2, …, 9)

제8도는 접지금속판의 평면도를 나타내고 제9도는 전원공급 금속판의 평면도를 나타내고 있다. 접지금속판(26)과 전원공급 금속판(26)과 전원공급 금속판(24)은 열전도성과 전기적 도전성이 양호한 금속 예컨대 구리로 만들어지며 0.395인치×0.695인치의 사각형의 칫수와 6mil의 두께를 가진다. 접지금속판(26)의 위모서리와 아래모서리로부터 외측으로 돌출하는 접지리드들(30)이 사각형 금속판과 일체로 형성되어 있다. 마찬가지로 전원공급 금속판(24)의 위모서리와 아래모서리로부터 외측으로 돌출하는 전원공급리드들(28)이 사각형 금속판과 일체로 형성되어 있다. 접지금속판(26)과 전원공급 금속판(24)의 각각은 이들 위에 위치되는 개별 패키지의 바닥표면으로 부터 돌출하는 돌출부들을 통과시키고 이 개별 패키지와 정렬되게 하는 관통 개구들(98)을 가지고 있다.

이하 본 실시예의 3차원 메모리 모듈을 조립하는 방법을 상세히 설명한다.

전술한 바와같이 9개의 개별 패키지들(12-0~12-8)이 봉지된 후 각 개별 패키지는 전기적 특성 시험이 행해지고 그후 신뢰도 시험이 행해진다. 균일한 전기적 특성을 가지는 9개의 개별 패키지들(12-0~12-8)이 선별된다. 바닥부재(34)의 상부 표면상에 미리 예정된 각 개별 패키지의 상부평면과 하부평면에 전원공급 금속판(24)과 접지금속판(26)이 위치되는 방식으로 개별 패키지들(12-0~12-8)과 접지금속판들(26) 및 전원공급 금속판들(24)이 수직으로 적층된다. 최상부 표면에는 상부덮개부재(32)가 위치되고 바닥덮개부재(34)의 관통 개구들(36)과 개별 패키지들의 절단부들(20)과 전원공급 금속판(24) 및 접지금속판(26)의 절단부들(20)이 수직열들로 정렬되게 한다. 전원공급 금속판(24) 또는 접지 금속판(26)과 개별 패키지 또는 상부 및 바닥부재 사이에는 접착제 예컨데 스미토모사의 상품모델 CRM 1033C 에폭시가 도포된다. 개별 패키지간의 접착제는 예컨데 Hysol사의 상품모델 E10160 에폭시가 사용된다. 에폭시의 경화후, 솔더가 도포된 도전형핀들(38)이 바닥덮개부재(34)의 관통 개구들(36)과 수직으로 정렬된 외부리드들(18)의 절단부들(20) 및 상부덮개부재(34)의 관통 개구들(36)을 통해 위치된다. 절단부들(20)을 통해 도전형핀들(38)을 위치시킨후, 조립을 완료하기 위하여 도전형핀들(38)이 외부리드들(18)과 견고하게 고정되도록 약 210℃의 온도에서 솔더 리플로우가 행해진다.

본 발명은 또다른 특징에 따라, 수직으로 적층되는 개별 패키지들(12-0~12-7) 사이에는 제10도에 보인 바와같은 캐패시터판(100)들이 위치 또는 부착될 수 있다. 상기 캐패시터 판(100)은 접지원으로 작용하는 제8도의 접지금속판(26)과 전원공급원으로 작용하는 제9도의 전원공급 금속판(24) 및 이들 사이의 유전체막(102)으로 구성된다. 상기 개패시터판(100)은 실리콘 질화물, 타이타늄 질화물 또는 타이타늄 산화물등과 같은 유전체물질을 스퍼터링 기술을 사용하여 부착한 접지금속판(26)과 전원공급금속판(24)을 유전체의 접착제로 접착하여 제조할 수 있다. 개패시터판들은 개별 패키지들의 적층공정중 인덕턴스의 감소와 전원잡음의 방지를 고려하여 적절한 개별 패키지들 사이에 전술한 CRM 1033C의 접착제로 접착된다. 적층되는 개별 패키지들 사이에 개패시터판을 사용하는 것은 별도의 디 커플링 캐패시터의 사용없이 전원잡음과 전압 및 접지 바운스를 효과적으로 제거할 수 있는 이점을 갖는다.

전술한 바와 같이 개별 패키지들 사이에 전원공급 금속판들과 접지금속판들을 사용하는 3차원 집적회로 패키지 조립체는 길게 신장하는 전원공급핀들과 접지핀들의 자기 인덕턴스를 감소시켜 전압 및 접지 바운스를 제거하는 것에 의해 에러 데이터의 출력을 방지하고 집적회로의 고속동작을 달성할 수 있는 이점을 갖는다. 또한 개별 패키지들 사이에 캐패시터판들을 삽입하는 것에 의해 별도의 디커플링 캐패시터의 사용없이 전원잡음과 전압 및 접지바운스를 효과적으로 제거하는 것에 의해 에러 데이타의 출력을 방지하고 집적회로의 고속동작을 달성할 수 있는 이점을 갖는다.

Claims (6)

1. 각각의 위표면과 바닥표면 및 주변벽면을 가지는 복수개의 개별 패키지들을 가지며, 각 개별 패키지는 적어도 전원공급 패드와 접지패드 및 데이터 패드를 가지는 반도체 집적회로 칩과 상기 패드들과 각각 전기적으로 연결이 되는 내부리드들을 봉지하는 봉지수단과 상기 주변벽면의 부분으로 부터 수직하게 돌출하고 수평으로 이격하여 배치되며 대응 내부리드들과 일체로 연결된 외부 전원공급리드와 외부접지리드 및 외부 데이터리드를 가지며, 상기 복수개의 개별 패키지들은 상기 외부전원공급리드들과 외부접지리드들 및 외부 데이터리드들이 수직열로 정렬 되도록 인접한 개별 패키지들의 위표면들과 바닥표면들을 대향시켜 수직으로 적층되며, 상기 수직열들로 정렬된 외부전원공급리드들과 외부접지리드들 및 외부데이터리드들과 각각 전기적 연결이 되도록 고정되는 전원공급핀과, 접지핀 및 데이터핀드를 가지는 3차원 집적회로 패키지 조립체에 있어서, 상기 수직으로 적층된 개별 패키지들 중 미리예정된 위치에 있는 적어도 하나의 선택된 개별 패키지의 위표면과 바닥표면에 상기 외부공급리드들과 수직으로 정렬되고 상기 전원공급핀과 전기적 연결이되는 전원공급리드를 가지는 전원공급금속판과, 상기 외부접지리드들과 수직으로 정렬되고 상기 접지핀과 전기적 연결이되는 접지리드를 가지는 접지금속판을 가짐을 특징으로 하는 3차원 집적회로 패키지 조립체.
2. 제1항의 3차원 집적회로 패키지 조립체에 있어서, 상기 전원공급핀과 접지핀을 서로 평행하고 인접하여 위치됨을 특징으로 하는 3차원 집적회로 패키지 조립체.
3. 제2항의 3차원 집적회로 패키지 조립체에 있어서, 상기 전원공급패드와 연결되는 내부전원공급리드와 상기 접지패드와 연결되는 내부 접지리드는 상기 집적회로칩상에서 서로 평행하고 인접하여 위치됨을 특징으로 하는 3차원 집적회로 패키지 조립체.
4. 각각 위표면과 바닥표면 및 주변벽면을 가지는 복수개의 개별 패키지들을 가지며, 각 개별 패키지는 적어도 전원공급패드와 접지패드 및 데이터 출력 패드를 가지는 반도체 집적회로 칩과 상기 패드들과 각각 전기적 연결이되는 내부리드들을 봉지하는 봉지수단과 상기 주변벽면으로 부터 수직하게 돌출하고 수평으로 이격하여 배치되며 대응 내부리드들과 일체로 연결된 외부전원공급리드와 외부접지리드 및 외부 데이터리드들을 가지며, 상기 복수개의 개별 패키지들은 상기 외부전원공급리드들과 외부접지리드들 및 외부 데이터리드들이 수직열로 정렬되고 인접한 개별 패키지들에서 한 개별 패키지의 위표면에 타의 개별 패키지의 바닥표면이 위치되도록 수직으로 적층되며, 상기 수직열들로 정렬된 외부전원 공급리드들과 외부접지리드들 및 외부 데이터리드들과 각각 전기적 연결이 되도록 고정되는 전원공급핀과 접지핀 및 데이터 핀들을 가지는 3차원 집적회로 패키지 조립에 있어서, 상기 인접한 개별 패키지들중 적어도 한쌍의 인접한 개별 패키지들 사이에 상기 외부전원공급리드들과 수직으로 정렬되고 상기 전원공급핀과 전기적 연결이되는 전원공급리드를 가지는 전원공급금속판과 상기 외부접지리드들과 수직으로 정렬되고 상기 접지핀과 전기적 연결이되는 접지리드를 가지는 접지금속판 사이에 유전체 막을 가지는 캐패시터판이 위치됨을 특징으로 하는 3차원 집적회로 패키지 조립체.
5. 제4항에 있어서, 상기 인접한 개별 패키지들의 위표면과 바닥표면에 상기 캐패시터판의 최상부표면과 최하부표면이 접착 고정됨을 특징으로 하는 3차원 집적회로 패키지 조립체.
6. 각각 위표면과 바닥표면 및 주변벽면을 가지는 복수개의 개별 패키지들을 가지며, 각 개별 패키지는 적어도 전원공급패드와 접지패드 및 데이터 출력 패드를 가지는 반도체 집적회로 칩과 상기 패드들과 각각 전기적 연결이되는 내부리드들을 봉지하는 봉지수단과 상기 주변벽면으로 부터 수직하게 돌출하고 수평으로 이격하여 배치되며 대응 내부리드들과 일체로 연결된 외부전원공급리드와 외부접지리드 및 외부 데이터리드들을 가지며, 상기 복수개의 개별 패키지들은 상기 외부전원공급리드들과 외부접지리드들 및 외부 데이터리드들이 수직열로 정렬되고 인접한 개별 패키지들에서 한 개별 패키지의 위표면에 타의 개별 패키지의 바닥표면이 위치되도록 수직으로 적층되며, 상기 수직열들로 정렬된 외부전원공급리드들과 외부접지리드들 및 외부 데이터리드들과 각각 전기적 연결이 되도록 고정되는 전원공급핀과 접지핀 및 데이터 핀을 가지는 3차원 집적회로 패키지 조립체에 있어서, 상기 개별 패키지들 사이의 위치들중 미리예정된 위치에 상기 전원공급핀과 연결된 전원공급금속판 또는 상기 접지핀과 연결된 접지금속판이 위치됨을 특징으로 하는 3차원 집적회로 패키지 조립체.