JP2008091945A - 半導体装置 - Google Patents
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Abstract
【解決手段】入力側板状リード部5上に制御用パワーMOSFETチップ2が配置され、このチップの裏面にはドレイン端子DT1が形成されており、一方、主面には、ソース端子ST1およびゲート端子GT1が形成され、このソース端子ST1とソース用板状リード部12とが接続されており、また、出力側板状リード部6上に同期用パワーMOSFETチップ3が配置されており、このチップの裏面にはドレイン端子DT2が形成され、このドレイン端子DT2に出力側板状リード部6が接続され、さらに、同期用パワーMOSFETチップ3の主面には、ソース端子ST2およびゲート端子GT2が形成されており、このソース端子ST2とソース用板状リード部13とが接続され、ソース用板状リード部12,13が露出していることにより、MCM1の放熱性を高めることができる。
【選択図】図1
Description
図1は本発明の実施の形態1の半導体装置(非絶縁型DC/DCコンバータ用マルチチップモジュール)の構造の一例を封止体を透過して示す平面図、図17は図1に示す半導体装置の内部を透過して示す斜視図、図2は図1に示すA−A線に沿って切断した断面の構造を示す断面図、図3は図1に示す半導体装置の構造を示す裏面図、図4は図1に示す半導体装置の構造を示す外観斜視図、図5〜図7はそれぞれ本発明の実施の形態1の変形例の半導体装置の構造を示す断面図、図8は図1に示す半導体装置(非絶縁型DC/DCコンバータ)における実装時の等価回路の一例を示す回路図、図16は比較例の電源用マルチチップモジュールの構造を封止体を透過して示す平面図である。
図9は本発明の実施の形態2の半導体装置(非絶縁型DC/DCコンバータ用マルチチップモジュール)の構造の一例を封止体を透過して示す平面図、図10は図9に示すB−B線に沿って切断した断面の構造を示す断面図、図11は図9に示す半導体装置の構造を示す裏面図、図12は図9に示す半導体装置の構造を示す外観斜視図である。
図13は本発明の実施の形態3の半導体装置(非絶縁型DC/DCコンバータ用マルチチップモジュール)の構造の一例を示す断面図、図14は本発明の実施の形態3の変形例の半導体装置の構造を示す断面図である。
図15は本発明の実施の形態4の半導体装置(非絶縁型DC/DCコンバータ用マルチチップモジュール)の構造の一例を封止体を透過して示す平面図である。
2 制御用パワーMOSFETチップ(第1の半導体チップ)
2a 主面
2b 裏面
3 同期用パワーMOSFETチップ(第2の半導体チップ)
3a 主面
3b 裏面
4 ドライバICチップ(第3の半導体チップ)
4a 主面
5 入力側板状リード部(第1の板状導体部材)
6 出力側板状リード部(第3の板状導体部材)
7 接地側板状リード部
8 ドライバ側板状リード部
9 端子
10 ワイヤ
11 外部接続端子
12,12a ソース用板状リード部(第2の板状導体部材)
13,13a ソース用板状リード部(第4の板状導体部材)
14 銀ペースト
15 金バンプ
16 導体
17 封止体(封止用絶縁樹脂)
17a 表面
17b 裏面
18 はんだ
19 非絶縁型DC/DCコンバータ回路
20 コイル
21 入力電源
22,23 コンデンサ
24 負荷
25 ワイヤ
26 金属板
27 放熱フィン(放熱部材)
28 絶縁シート
29 金属板(他の板状導体部材)
ST1 制御用パワーMOSFETのソース端子
DT1 制御用パワーMOSFETのドレイン端子
GT1 制御用パワーMOSFETのゲート端子
ST2 同期用パワーMOSFETのソース端子
DT2 同期用パワーMOSFETのドレイン端子
GT2 同期用パワーMOSFETのゲート端子
Claims (14)
- 一つのパッケージに形成される半導体装置であって、
第1、第2および第3の外部端子と、
前記第1の外部端子の上部に形成された第1の半導体チップと、
前記第2の外部端子の上部に形成された第2の半導体チップとを有し、
前記第1の半導体チップの主面にソース端子および第1端子が形成され、
前記第1の半導体チップの裏面にドレイン端子が形成され、
前記第2の半導体チップの主面にドレイン端子が形成され、
前記第2の半導体チップの裏面にソース端子が形成され、
前記第1の半導体チップのソース端子、前記第2の半導体チップのドレイン端子および前記第3の外部端子の上部に一つの導体部材が形成され、
前記導体部材は、前記第1の半導体チップのソース端子、前記第2の半導体チップのドレイン端子および前記第3の外部端子に電気的に接続され、
前記第1の半導体チップの第1端子にワイヤが接続され、
前記第1、第2および第3の外部端子は、前記パッケージの裏面に形成され、
前記第1の外部端子は、前記第1の半導体チップのドレイン端子に電気的に接続され、
前記第2の外部端子は、前記第2の半導体チップのソース端子に電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記導体部材の断面積は、前記ワイヤの断面積よりも大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の半導体チップの第1端子は、前記第1の半導体チップのゲート端子を構成することを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1および第2の半導体チップを制御するドライバチップを有し、
前記第1の半導体チップの第1端子は、前記ドライバチップに電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の半導体チップの第1端子は、前記導体部材と接続されていない領域に構成されるソース端子であり、
前記導体部材と接続されていない領域に、前記ワイヤが接続されることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第1および第2の半導体チップを制御するドライバチップを有し、
前記第1の半導体チップの第1端子は、前記ドライバチップに電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の半導体チップの第1端子は、前記第1の半導体チップのゲート端子を構成し、
前記第1の半導体チップのソース端子の前記導体部材と接続されていない領域に、他のワイヤが接続されることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記第1および第2の半導体チップを制御するドライバチップを有し、
前記第1の半導体チップの第1端子は、前記ドライバチップに電気的に接続され、
前記他のワイヤは、前記ドライバチップに電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2の半導体チップを制御するドライバチップを有し、
前記第2の半導体チップの裏面にゲート端子が形成され、
前記第2の半導体チップのゲート端子は、前記ドライバチップに電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2の半導体チップを制御するドライバチップとを有し、
前記第1の半導体チップの第1端子は、前記ドライバチップに電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置はDC/DCコンバータ用の半導体装置であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2の半導体チップは、パワートランジスタチップであることを特徴とする半導体装置。 - 一つのパッケージに形成される半導体装置であって、
第1の半導体チップと、第2の半導体チップとを有し、
前記第1の半導体チップの主面にソース端子および第1端子が形成され、
前記第1の半導体チップの裏面にドレイン端子が形成され、
前記第2の半導体チップの主面にドレイン端子が形成され、
前記第2の半導体チップの裏面にソース端子が形成され、
前記第1の半導体チップのソース端子および前記第2の半導体チップのドレイン端子の上部に一つの導体部材が形成され、
前記導体部材は、前記第1の半導体チップのソース端子および前記第2の半導体チップのドレイン端子に電気的に接続され、
前記第1の半導体チップの第1端子にワイヤが接続されることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記導体部材の断面積は、前記ワイヤの断面積よりも大きいことを特徴とする半導体装置。
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US8779575B2 (en) | 2009-12-25 | 2014-07-15 | Renesas Electronics Corporation | Semiconductor device package having a semiconductor chip on wiring board connected to plurality of leads including power MOSFETs |
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2007
- 2007-12-10 JP JP2007318290A patent/JP4250193B2/ja not_active Expired - Fee Related
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