JP2023021365A - 半導体装置および電力変換装置 - Google Patents

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semiconductor device
electrode
terminal
semiconductor element
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靖司 中島
Yasushi Nakajima
彰三 小柳
Shozo Koyanagi
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Rohm Co Ltd
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Rohm Co Ltd
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    • H01L2224/29299—Base material
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H01L2224/491—Disposition
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83455—Nickel [Ni] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/8346—Iron [Fe] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/85399—Material
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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Abstract

【課題】電力変換装置に用いる上で、好ましい半導体装置を提供する。【解決手段】半導体装置Ａ１は、ドレイン電極１３およびソース電極１１を有する半導体素子１０と、ドレイン電極２３およびソース電極２１を有する半導体素子２０と、封止樹脂３０と、各々が封止樹脂３０から露出する、ドレイン電極１３に導通する端子部５１２、ソース電極１１に導通する端子部５２２、ドレイン電極２３に導通する端子部５３２、および、ソース電極２１に導通する端子部５４２と、半導体素子１０が搭載されたアイランド部５１１と、半導体素子２０が搭載されたアイランド部５３２と、端子部５２２に繋がるパッド部５２１と、ソース電極１１とパッド部５２１とに接合された第１ワイヤ４１とを備える。パッド部５２１は、封止樹脂３０に覆われている。封止樹脂３０は、凹部３０９を有し、端子部５１２，５２２，５３２，５４２の各々は、凹部３０９に繋がる凹部５０９を有する。【選択図】図２

Description

本開示は、２つの半導体素子が１つの封止樹脂にパッケージされた半導体装置に関する。また、本開示は、当該半導体装置を備える電力変換装置に関する。
特許文献１には、従来の半導体装置が開示されている。特許文献１に記載の半導体装置は、半導体チップ、封止樹脂およびリードフレームを備えている。半導体チップは、１つの基板に同一構成のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の素子領域が２つ形成されている。半導体チップの上面には、一方のＭＯＳＦＥＴにおけるソース電極およびゲート電極、および、他方のＭＯＳＦＥＴにおけるソース電極およびゲート電極が形成されている。また、半導体チップの下面には、２つのＭＯＳＦＥＴにおけるドレイン電極が形成されている。封止樹脂は、半導体チップと、リードフレームの一部とを覆っている。換言すれば、リードフレームの一部は、封止樹脂から露出している。リードフレームは、互いに離間して配置される複数のリードを含んでいる。複数のリードには、一方のＭＯＳＦＥＴのソース電極に導通するリード、一方のＭＯＳＦＥＴのゲート電極に導通するリード、他方のＭＯＳＦＥＴのソース電極に導通するリード、他方のＭＯＳＦＥＴのゲート電極に導通するリード、そして、２つのＭＯＳＦＥＴのドレイン電極に導通するリードがある。
特開２０１３－２６３１６号公報
特許文献１に記載の半導体装置は、たとえば入力電圧を所定の出力電圧に変換する電力変換装置に用いられる。電力変換装置としては、たとえばＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータあるいはＤＣ／ＡＣインバータなどがある。
本開示は、電力変換装置に用いる上で、好ましい半導体装置を提供することを主たる目的とする。また、当該半導体装置を備えた電力変換装置を提供する。
本開示の第１の側面によって提供される半導体装置は、第１電極および第２電極を有する第１半導体素子と、第３電極および第４電極を有する第２半導体素子と、前記第１半導体素子および前記第２半導体素子を覆う封止樹脂と、前記第１電極に導通し、前記封止樹脂から露出する第１端子部と、前記第２電極に導通し、前記封止樹脂から露出する第２端子部と、前記第３電極に導通し、前記封止樹脂から露出する第３端子部と、前記第４電極に導通し、前記封止樹脂から露出する第４端子部と、前記第１半導体素子が搭載された第１アイランド部と、前記第２半導体素子が搭載された第２アイランド部と、を備えており、第１方向に見て、前記第１方向に直交する第２方向に沿う第１仮想線と、前記第１方向および前記第２方向の双方に直交する第３方向に沿う第２仮想線とによって分割される４象限を定義し、前記第１端子部が配置される領域を第１象限として、前記第１象限の前記第２方向の隣を第２象限、前記第２象限の前記第３方向の隣であって前記第１象限の対角である第３象限、前記第１象限の前記第３方向の隣かつ前記第３象限の前記第２方向の隣を第４象限と定義した場合、前記第２端子部が前記第２象限に配置され、前記第３端子部が前記第３象限に配置され、前記第４端子部が前記第４象限に配置されることを特徴とする。
本開示の第２の側面によって提供される電力変換装置は、第１の側面によって提供される半導体装置と、一端が前記第１端子部に接続され、他端が前記第４端子部に接続され、前記第１半導体素子の前記第１電極と前記第２半導体素子の前記第４電極との間に電圧を印加するコンデンサと、前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第３電極との接続点に接続され、前記半導体装置からの出力電圧を平滑化するインダクタと、前記第１半導体素子および前記第２半導体素子それぞれのオン状態とオフ状態との切り替えを制御するドライブ回路と、少なくとも、前記半導体装置、前記コンデンサおよび前記インダクタを実装する回路基板と、を備えることを特徴とする。
本開示によれば、電力変換装置に用いる上で好ましい半導体装置を提供できる。また、当該半導体装置を備えた電力変換装置を提供できる。
第１実施形態にかかる半導体装置を示す斜視図である。 第１実施形態にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示している。 第１実施形態にかかる半導体装置を示す側面図（左側面図）である。 第１実施形態にかかる半導体装置を示す側面図（右側面図）である。 図２のＶ－Ｖ線に沿う断面図である。 図２のＶＩ－ＶＩ線に沿う断面図である。 第１実施形態にかかる電力変換装置の回路構成図である。 第１実施形態にかかる電力変換装置の回路基板におけるレイアウト図である。 第１実施形態の第１変形例にかかる半導体装置を示す平面図である。 第１実施形態の第２変形例にかかる半導体装置を示す平面図である。 第１実施形態の第２変形例にかかる半導体装置を示す側面図（左側面図）である。 第１実施形態の第３変形例にかかる半導体装置を示す斜視図である。 第１実施形態の第３変形例にかかる半導体装置を示す断面図である。 半導体素子の配置を変えた場合の半導体装置を示す平面図である。 第２実施形態にかかる半導体装置を示す斜視図である。 第２実施形態にかかる半導体装置を示す平面図である。 第２実施形態にかかる電力変換装置の回路基板におけるレイアウト図である。 第２実施形態の変形例にかかる半導体装置を示す平面図である。 第３実施形態にかかる半導体装置を示す平面図である。 パッケージ構造を変えた場合の半導体装置を示す斜視図である。 図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。 変形例にかかる半導体装置であって、他の電子部品を追加した場合の半導体装置を示す平面図である。 変形例にかかる半導体装置であって、他の電子部品を追加した場合の半導体装置を示す平面図である。 変形例にかかる半導体装置であって、封止樹脂から露出する端子の数が５つである場合の半導体装置を示す平面図である。
本開示の半導体装置および電力変換装置の好ましい実施の形態について、図面を参照して、以下に説明する。
本開示において、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある方向に見て、ある物Ａがある物Ｂのすべてに重なること」、および、「ある方向に見て、ある物Ａがある物Ｂの一部に重なること」を含む。また、本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
図１～図６は、第１実施形態にかかる半導体装置Ａ１０を示している。半導体装置Ａ１０は、２つの半導体素子１０，２０、封止樹脂３０、ボンディングワイヤ４０、リードフレーム５０および導電性接合材６１，６２を備えている。リードフレーム５０は、第１リード５１、第２リード５２、第３リード５３、第４リード５４、第５リード５５および第６リード５６を備えている。
図１は、半導体装置Ａ１０の斜視図である。図１に示す斜視図は、底面側から見た場合である。図２は、半導体装置Ａ１０の平面図であって、封止樹脂３０を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０の側面図であって、ｘ１方向側からｘ２方向を見たときの側面（左側面）を示している。図４は、半導体装置Ａ１０の側面図であって、ｘ２方向側からｘ１方向を見たときの側面（右側面）を示している。図５は、図２のＶ－Ｖ線に沿う断面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。
説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、半導体装置Ａ１０の厚さ方向である。ｘ方向は、半導体装置Ａ１０の平面図（図２参照）における左右方向である。ｙ方向は、半導体装置Ａ１０の平面図（図２参照）における上下方向である。必要に応じて、ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。また、ｚ１方向を下、ｚ２方向を上という場合もある。ｘ方向が、特許請求の範囲に記載の「第２方向」に相当し、ｙ方向が、特許請求の範囲に記載の「第３方向」に相当し、ｚ方向が、特許請求の範囲に記載の「第１方向」に相当する。
半導体装置Ａ１０は、様々な電子機器などの回路基板に表面実装される。本実施形態においては、半導体装置Ａ１０は、ｚ方向に見て（以下「平面視」ともいう）、略矩形状である。本実施形態において、半導体装置Ａ１０は、ＳＯＮ（Small Outline Non-lead）と呼ばれるパッケージ構造のものである。
半導体素子１０，２０は、半導体装置Ａ１０の電気的機能を発揮する要素である。本実施形態においては、半導体素子１０，２０はともに、ｎ型ＭＯＳＦＥＴである。なお、半導体素子１０，２０は、ｎ型ＭＯＳＦＥＴに限定されず、半導体素子１０，２０のいずれか一方あるいはその両方がｐ型ＭＯＳＦＥＴであってもよい。また、半導体素子１０，２０は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタ、バイポーラトランジスタ、あるいは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのその他のスイッチング素子であってもよい。半導体素子１０，２０の各構成材料は、たとえばＳｉＣ（炭化ケイ素）、Ｓｉ（ケイ素）、ＧａＮ（窒化ガリウム）あるいはＧａＡｓ（ヒ化ガリウム）を含んでいる。本実施形態においては、半導体素子１０，２０は、平面視矩形状である。半導体素子１０が、特許請求の範囲に記載の「第１半導体素子」に相当し、半導体素子２０が、特許請求の範囲に記載の「第２半導体素子」に相当する。
半導体素子１０は、主面１０１および裏面１０２を有する。主面１０１および裏面１０２は、ｚ方向において離間しており、互いに反対側を向く。主面１０１は、ｚ２方向を向き、裏面１０２は、ｚ１方向を向く。主面１０１が、特許請求の範囲に記載の「第１主面」に相当し、裏面１０２が、特許請求の範囲に記載の「第１裏面」に相当する。
半導体素子１０は、３つの電極を有する３端子素子である。本実施形態においては、半導体素子１０は、ソース電極１１、ゲート電極１２およびドレイン電極１３を含んでいる。ソース電極１１およびゲート電極１２は、主面１０１において、半導体素子１０の外部に露出する。なお、平面視におけるゲート電極１２の位置は、図２に示したものに限定されず、主面１０１のいずれに配置されていてもよい。主面１０１におけるゲート電極１２の占有面積は、主面１０１におけるソース電極１１の占有面積よりも小さい。なお、主面１０１における、ソース電極１１とゲート電極１２との各占有比率は、図２に示したものに限定されない。ドレイン電極１３は、裏面１０２において、半導体素子１０の外部に露出する。よって、半導体素子１０は、縦型構造のＭＯＳＦＥＴである。ドレイン電極１３が、特許請求の範囲に記載の「第１電極」に相当し、ソース電極１１が、特許請求の範囲に記載の「第２電極」に相当する。また、ゲート電極１２が、特許請求の範囲に記載の「第５電極」に相当する。
半導体素子１０は、導電性接合材６１を介して、リードフレーム５０（具体的には、後述する第１リード５１のアイランド部５１１）に接合されている。
半導体素子２０は、主面２０１および裏面２０２を有する。主面２０１および裏面２０２は、ｚ方向において離間しており、互いに反対側を向く。主面２０１は、ｚ２方向を向き、裏面２０２は、ｚ１方向を向く。主面２０１が、特許請求の範囲に記載の「第２主面」に相当し、裏面２０２が、特許請求の範囲に記載の「第２裏面」に相当する。
半導体素子２０は、半導体素子１０と同様に、３つの電極を有する３端子素子である。本実施形態においては、半導体素子２０は、ソース電極２１、ゲート電極２２およびドレイン電極２３を含んでいる。ソース電極２１およびゲート電極２２は、主面２０１において、半導体素子２０の外部に露出する。なお、平面視におけるゲート電極２２の位置は、図２に示したものに限定されず、主面２０１のいずれに配置されていてもよい。主面２０１におけるゲート電極２２の占有面積は、主面２０１におけるソース電極２１の占有面積よりも小さい。なお、主面２０１における、ソース電極２１とゲート電極２２との各占有比率は、図２に示したものに限定されない。ドレイン電極２３は、裏面２０２において、半導体素子２０の外部に露出する。よって、半導体素子２０は、縦型構造のＭＯＳＦＥＴである。ドレイン電極２３が、特許請求の範囲に記載の「第３電極」に相当し、ソース電極２１が、特許請求の範囲に記載の「第４電極」に相当する。また、ゲート電極２２が、特許請求の範囲に記載の「第６電極」に相当する。
半導体素子２０は、導電性接合材６２を介して、リードフレーム５０（具体的には、後述する第３リード５３のアイランド部５３１）に接合されている。
封止樹脂３０は、リードフレーム５０の一部、半導体素子１０，２０および複数のボンディングワイヤ４０を覆っている。封止樹脂３０は、絶縁性を有している。封止樹脂３０の構成材料は、たとえば黒色のエポキシ樹脂である。本実施形態において、封止樹脂３０は、平面視矩形状である。なお、封止樹脂３０の平面視形状は、これに限定されない。
封止樹脂３０は、図２に示すように、平面視において、一対の第１端縁３０１ａ，３０１ｂおよび一対の第２端縁３０２ａ，３０２ｂを有する。一対の第１端縁３０１ａ，３０１ｂはそれぞれ、ｘ方向に沿って延びている。第１端縁３０１ａは、ｙ１方向の端縁であり、第１端縁３０１ｂは、ｙ２方向の端縁である。一対の第２端縁３０２ａ，３０２ｂはそれぞれ、ｙ方向に沿って延びている。第２端縁３０２ａは、ｘ１方向の端縁であり、第２端縁３０２ｂは、ｘ２方向の端縁である。
封止樹脂３０は、図１～図６に示すように、樹脂主面３１、樹脂裏面３２および複数の樹脂側面３３１～３３４を有する。樹脂主面３１と樹脂裏面３２とは、ｚ方向において離間し、かつ、互いに反対側を向く。樹脂主面３１は、ｚ２方向を向き、樹脂裏面３２は、ｚ１方向を向く。複数の樹脂側面３３１～３３４の各々は、図１～図６に示すように、樹脂主面３１および樹脂裏面３２の両方に対して直交する平坦面である。本実施形態においては、樹脂側面３３１，３３２は、ｙ方向において離間し、かつ、互いに反対側を向く。樹脂側面３３１は、ｙ１方向を向き、樹脂側面３３２は、ｙ２方向を向く。樹脂側面３３３，３３４は、ｘ方向において離間し、かつ、互いに反対側を向く。樹脂側面３３３は、ｘ１方向を向き、樹脂側面３３４は、ｘ２方向を向く。平面視において、樹脂側面３３１が第１端縁３０１ａに相当し、樹脂側面３３２が第１端縁３０１ｂに相当する。また、平面視において、樹脂側面３３３が第２端縁３０２ａに相当し、樹脂側面３３４が第２端縁３０２ｂに相当する。
複数のボンディングワイヤ４０の各々は、導電性を有する線状部材である。各ボンディングワイヤ４０の構成材料は、Ｃｕ（銅）、Ａｕ（金）あるいはＡｌ（アルミニウム）からなる。複数のボンディングワイヤ４０は、複数の第１ワイヤ４１、第２ワイヤ４２、複数の第３ワイヤ４３および第４ワイヤ４４を含んでいる。
複数の第１ワイヤ４１の各々は、一端が半導体素子１０のソース電極１１に接合され、他端が第２リード５２に接合されている。よって、複数の第１ワイヤ４１は、ソース電極１１と第２リード５２とを導通させる。なお、第１ワイヤ４１の数は、図示された数に限定されないし、単数であってもよい。また、複数の第１ワイヤ４１の代わりに、ボンディングリボンを用いてもよいし、板状の金属部材（クリップ）を用いてもよい。
第２ワイヤ４２は、一端が半導体素子１０のゲート電極１２に接合され、他端が第５リード５５に接合されている。よって、第２ワイヤ４２は、ゲート電極１２と第５リード５５とを導通させる。
複数の第３ワイヤ４３の各々は、一端が半導体素子２０のソース電極２１に接合され、他端が第４リード５４に接合されている。よって、複数の第３ワイヤ４３は、ソース電極２１と第４リード５４とを導通させる。なお、第３ワイヤ４３の数は、図示された数に限定されないし、単数であってもよい。また、複数の第３ワイヤ４３のかわりに、ボンディングリボンを用いてもよいし、板状の金属部材（クリップ）を用いてもよい。
第４ワイヤ４４は、一端が半導体素子２０のゲート電極２２に接合され、他端が第６リード５６に接合されている。よって、第４ワイヤ４４は、ゲート電極２２と第６リード５６とを導通させる。
リードフレーム５０は、２つの半導体素子１０，２０を支持するとともに、これらに導通する。リードフレーム５０は、たとえば、金属板を金属加工することにより形成されうる。当該金属加工は、たとえば、打ち抜き加工、折り曲げ加工、研磨加工、エッチングおよびレーザ加工などによって行われる。本実施形態においては、リードフレーム５０は、各々が金属からなり、好ましくはＣｕ（銅）およびＮｉ（ニッケル）のいずれか、または、Ｃｕ合金およびＮｉ合金のいずれか、あるいは、４２アロイなどからなる。本実施形態においては、リードフレーム５０は、先述の通り、第１リード５１、第２リード５２、第３リード５３、第４リード５４、第５リード５５および第６リード５６を備えている。これらは、互いに離間している。なお、各リード５１～５６の形状および大きさは、図１～図６に示す態様に限定されない。
第１リード５１は、図２および図５に示すように、半導体素子１０が搭載され、導電性接合材６１を介して、半導体素子１０のドレイン電極１３に導通する。第１リード５１は、アイランド部５１１、２つの端子部５１２、２つの連結部５１３および延出部５１４を含んでいる。
アイランド部５１１は、半導体素子１０が搭載される部分である。本実施形態においては、アイランド部５１１は、図２に示すように、平面視において、ｘ方向に延びる矩形状である。アイランド部５１１のｚ１方向を向く面は、封止樹脂３０の樹脂裏面３２から露出している。アイランド部５１１が、特許請求の範囲に記載の「第１アイランド部」に相当する。
２つの端子部５１２の各々は、一部が封止樹脂３０から露出しており、半導体装置Ａ１０を回路基板に実装する際の端子である。本実施形態においては、各端子部５１２は、ｘ１方向を向く端面とｚ１方向を向く面とが封止樹脂３０から露出している。当該ｚ１方向を向く面は、樹脂裏面３２と面一である。２つの端子部５１２は、平面視において、ｙ方向に離間している。端子部５１２が、特許請求の範囲に記載の「第１端子部」に相当する。
２つの連結部５１３の各々は、アイランド部５１１と端子部５１２とを繋ぐ部分である。各連結部５１３は、封止樹脂３０に覆われている。なお、各連結部５１３において、ｚ１方向を向く面が、樹脂裏面３２から露出していてもよい。
延出部５１４は、平面視におけるアイランド部５１１のｙ２方向の端縁から延びた部分である。延出部５１４のｙ２方向を向く端面は、樹脂側面３３２と略面一である。
本実施形態においては、各端子部５１２は、各連結部５１３を介してアイランド部５１１に繋がっている。アイランド部５１１には、導電性接合材６１を介して、半導体素子１０のドレイン電極１３に導通している。よって、各端子部５１２は、半導体素子１０のドレイン電極１３に導通している。つまり、各端子部５１２は、半導体装置Ａ１０における半導体素子１０のドレイン端子である。
本実施形態において、第１リード５１は、互いに繋がる１つの端子部５１２と１つの連結部５１３とを１つの組として、当該組を二組含んでいる。二組の端子部５１２および連結部５１３は、互いに離間しており、本実施形態においては、ｙ方向に並んでいる。
第２リード５２は、図２に示すように、複数の第１ワイヤ４１を介して、半導体素子１０のソース電極１１に導通する。第２リード５２は、平面視において、矩形状である。第２リード５２は、パッド部５２１および端子部５２２を含んでいる。
パッド部５２１は、複数の第１ワイヤ４１が接合される部分である。本実施形態においては、パッド部５２１は、封止樹脂３０に覆われている。
端子部５２２は、一部が封止樹脂３０から露出しており、半導体装置Ａ１０を回路基板に実装する際の端子である。本実施形態においては、端子部５２２は、ｘ２方向を向く端面とｚ１方向を向く面とが封止樹脂３０から露出している。当該ｚ１方向を向く面は、樹脂裏面３２と面一である。端子部５２２は、パッド部５２１に繋がっている。端子部５２２は、ｘ方向に見て、２つの端子部５１２の一方、および、アイランド部５１１の一部に重なる。端子部５２２が、特許請求の範囲に記載の「第２端子部」に相当する。
本実施形態においては、端子部５２２は、パッド部５２１に繋がっている。パッド部５２１は、複数の第１ワイヤ４１を介して、半導体素子１０のソース電極１１に導通している。よって、端子部５２２は、半導体素子１０のソース電極１１に導通している。つまり、端子部５２２は、半導体装置Ａ１０における半導体素子１０のソース端子である。
第３リード５３は、図２および図６に示すように、半導体素子２０が搭載されており、導電性接合材６２を介して、半導体素子２０のドレイン電極２３に導通する。第３リード５３は、平面視において、矩形状である。第３リード５３は、アイランド部５３１、２つの端子部５３２、２つの連結部５３３および延出部５３４を含んでいる。
アイランド部５３１は、半導体素子２０が搭載される部分である。本実施形態においては、アイランド部５３１は、図２に示すように、平面視において、ｘ方向に延びる矩形状である。アイランド部５３１のｚ１方向を向く面は、封止樹脂３０の樹脂裏面３２から露出している。本実施形態においては、アイランド部５３１は、ｙ方向に見て、アイランド部５３１に重なる。アイランド部５３１が、特許請求の範囲に記載の「第２アイランド部」に相当する。
２つの端子部５３２の各々は、一部が封止樹脂３０から露出しており、半導体装置Ａ１０を回路基板に実装する際の端子である。本実施形態においては、各端子部５３２は、ｘ２方向を向く端面とｚ１方向を向く面とが封止樹脂３０から露出している。当該ｚ１方向を向く面は、樹脂裏面３２と面一である。２つの端子部５３２は、平面視において、ｙ方向に離間している。端子部５３２が、特許請求の範囲に記載の「第３端子部」に相当する。
２つの連結部５３３の各々は、アイランド部５３１と端子部５３２とを繋ぐ部分である。各連結部５３３は、封止樹脂３０に覆われている。なお、各連結部５３３において、ｚ１方向を向く面が、樹脂裏面３２から露出していてもよい。
延出部５３４は、平面視におけるアイランド部５３１のｙ２方向の端縁から延びた部分である。延出部５３４のｙ１方向を向く端面は、樹脂側面３３１と略面一である。延出部５３４は、図２に示すように、ｙ方向に見て、第１リード５１の延出部５１４に重なっている。なお、延出部５１４および延出部５３４の配置は、これに限定されず、重なっていなくてもよい。
本実施形態においては、各端子部５３２は、各連結部５３３を介してアイランド部５３１に繋がっている。アイランド部５３１には、導電性接合材６２を介して、半導体素子２０のドレイン電極２３に導通している。よって、各端子部５３２は、半導体素子２０のドレイン電極２３に導通している。つまり、各端子部５３２は、半導体装置Ａ１０における半導体素子２０のドレイン端子である。
本実施形態においては、第３リード５３は、互いに繋がる１つの端子部５３２と１つの連結部５３３とを１つの組として、二組含んでいる。二組の端子部５３２および連結部５３３は、互いに離間しており、本実施形態においては、ｙ方向に並んでいる。
第４リード５４は、図２に示すように、複数の第３ワイヤ４３を介して、半導体素子２０のソース電極２１に導通する。第４リード５４は、平面視において、矩形状である。第４リード５４は、パッド部５４１および端子部５４２を含んでいる。
パッド部５４１は、複数の第３ワイヤ４３が接合される部分である。本実施形態においては、パッド部５４１は、封止樹脂３０に覆われている。
端子部５４２は、一部が封止樹脂３０から露出しており、半導体装置Ａ１０を回路基板に実装する際の端子である。本実施形態においては、端子部５４２は、ｘ１方向を向く端面とｚ１方向を向く面とが封止樹脂３０から露出している。当該ｚ１方向を向く面は、樹脂裏面３２と面一である。端子部５４２は、パッド部５４１に繋がっている。端子部５４２は、ｘ方向に見て、２つの端子部５３２の一方、および、アイランド部５３１の一部に重なる。端子部５４２が、特許請求の範囲に記載の「第４端子部」に相当する。
本実施形態においては、端子部５４２は、パッド部５４１に繋がっている。パッド部５４１は、複数の第３ワイヤ４３を介して、半導体素子２０のソース電極２１に導通している。よって、端子部５４２は、半導体素子２０のソース電極１１に導通している。つまり、端子部５４２は、半導体装置Ａ１０における半導体素子２０のソース端子である。
第５リード５５は、図２に示すように、第２ワイヤ４２を介して、半導体素子１０のゲート電極１２に導通する。第５リード５５は、平面視において、矩形状である。第５リード５５は、パッド部５５１および端子部５５２を含んでいる。
パッド部５５１は、第２ワイヤ４２が接合される部分である。本実施形態において、パッド部５５１は、封止樹脂３０に覆われている。
端子部５５２は、一部が封止樹脂３０から露出しており、半導体装置Ａ１０を回路基板に実装する際の端子である。本実施形態においては、端子部５５２は、ｘ２方向を向く端面とｚ１方向を向く面とが封止樹脂３０から露出している。当該ｚ１方向を向く面は、樹脂裏面３２と面一である。端子部５５２は、パッド部５５１に繋がっている。端子部５５２は、ｘ方向に見て、２つの端子部５１２の一方（ｘ方向に見て、端子部５２２に重ならない方）、および、アイランド部５１１の一部に重なる。端子部５５２が、特許請求の範囲に記載の「第５端子部」に相当する。
本実施形態においては、端子部５５２は、パッド部５５１に繋がっている。パッド部５５１は、第２ワイヤ４２を介して、半導体素子１０のゲート電極１２に導通している。よって、端子部５５２は、半導体素子１０のゲート電極１２に導通している。つまり、端子部５５２は、半導体装置Ａ１０における半導体素子１０のゲート端子である。
第６リード５６は、図２に示すように、第４ワイヤ４４を介して、半導体素子２０のゲート電極２２に導通する。第６リード５６は、平面視において、矩形状である。第６リード５６は、パッド部５６１および端子部５６２を含んでいる。
パッド部５６１は、第４ワイヤ４４が接合される部分である。本実施形態において、パッド部５６１は、封止樹脂３０に覆われている。
端子部５６２は、一部が封止樹脂３０から露出しており、半導体装置Ａ１０を回路基板に実装する際の端子である。本実施形態においては、端子部５６２は、ｘ１方向を向く端面とｚ１方向を向く面とが封止樹脂３０から露出している。当該ｚ１方向を向く面は、樹脂裏面３２と面一である。端子部５６２は、パッド部５６１に繋がっている。端子部５６２は、ｘ方向に見て、２つの端子部５３２の一方（ｘ方向に見て、端子部５４２に重ならない方）、および、アイランド部５３１の一部に重なる。端子部５６２が、特許請求の範囲に記載の「第６端子部」に相当する。
本実施形態においては、端子部５６２は、パッド部５６１に繋がっている。パッド部５６１は、第４ワイヤ４４を介して、半導体素子２０のゲート電極２２に導通している。よって、端子部５６２は、半導体素子２０のゲート電極２２に導通している。つまり、端子部５６２は、半導体装置Ａ１０における半導体素子２０のゲート端子である。
導電性接合材６１は、半導体素子１０を、第１リード５１のアイランド部５１１に導通接合させる。導電性接合材６１の構成材料は、たとえば、鉛含有または鉛フリーのはんだ、あるいは、焼結銀または焼結銅などの焼結金属である。なお、導電性接合材６１の構成材料は、導電性を有していれば、これらに限定されない。
導電性接合材６１は、半導体素子１０の裏面１０２とアイランド部５１１との間に介在し、半導体素子１０のドレイン電極１３とアイランド部５１１とを導通させる。図５に示す導電性接合材６１にはフィレットが形成されているが、当該フィレットが形成されていなくてもよい。導電性接合材６１が、特許請求の範囲に記載の「第１導電性接合材」に相当する。
導電性接合材６２は、半導体素子２０を、第３リード５３のアイランド部５３１に導通接合させる。導電性接合材６２の構成材料は、導電性接合材６１の構成材料と同じである。
導電性接合材６２は、半導体素子２０の裏面２０２とアイランド部５３１との間に介在し、半導体素子２０のドレイン電極２３とアイランド部５３１とを導通させる。図６に示す導電性接合材６２にはフィレットが形成されているが、当該フィレットが形成されていなくてもよい。導電性接合材６２が、特許請求の範囲に記載の「第２導電性接合材」に相当する。
本実施形態においては、図２に示すように、平面視において、２つの仮想線Ｌｉ１，Ｌｉ２を想定し、当該２つの仮想線Ｌｉ１，Ｌｉ２によって分割される４象限を定義する。仮想線Ｌｉ１は、平面視において、ｘ方向に沿って延びている。本実施形態において、仮想線Ｌｉ１は、各第２端縁３０２ａ，３０２ｂのｘ方向中央を通っている。仮想線Ｌｉ１が、特許請求の範囲に記載の「第１仮想線」に相当する。仮想線Ｌｉ２は、平面視において、ｙ方向に沿って延びている。本実施形態においては、仮想線Ｌｉ２は、各第１端縁３０１ａ，３０１ｂのｙ方向中央を通っている。仮想線Ｌｉ２が、特許請求の範囲に記載の「第２仮想線」に相当する。２つの仮想線Ｌｉ１，Ｌｉ２の交点Ｐｃは、平面視における封止樹脂３０の略中央に重なる。先述の４象限は、第１象限、第２象限、第３象限および第４象限である。第１象限は、第１リード５１の端子部５１２が配置される領域である。第２象限は、第１象限のｘ方向の隣に位置する領域である。第３象限は、第１象限の対角であって、第２象限のｙ方向の隣に位置する領域である。第４象限は、第１象限のｙ方向の隣であり、かつ、第３象限のｘ方向の隣に位置する領域である。第４象限は、第２象限の対角に位置する。このとき、第２リード５２の端子部５２２は、第２象限に配置され、第３リード５３の各端子部５３２は、第３象限に配置され、第４リード５４の端子部５４２は、第４象限に配置されている。また、第５リード５５の端子部５５２は、第２象限に配置され、第６リード５６の端子部５６２は、第４象限に配置されている。
２つの端子部５１２と、端子部５２２および端子部５５２とは、ｘ方向において、仮想線Ｌｉ２を挟んで反対側に位置する。端子部５２２および端子部５５２と、２つの端子部５３２とは、ｙ方向において、仮想線Ｌｉ１を挟んで反対側に位置する。２つの端子部５３２と、端子部５４２および端子部５６２とは、ｘ方向において、仮想線Ｌｉ２を挟んで反対側に位置する。そして、端子部５４２および端子部５６２と、２つの端子部５１２とは、ｙ方向において、仮想線Ｌｉ１を挟んで反対側に位置する。よって、２つの端子部５１２が位置する領域を第１象限とすると、先述の通り、端子部５２２および端子部５５２が第２象限に位置する。端子部５２２および端子部５５２が第２象限に位置するので、２つの端子部５３２が第３象限に位置する。２つの端子部５３２が第３象限に位置するので、端子部５４２および端子部５６２が第４象限に位置することになる。
図２に示すように、各端子部５１２、端子部５４２および端子部５６２は、第２端縁３０２ａに沿って配置されている。そして、各端子部５１２、端子部５４２および端子部５６２は、樹脂側面３３３から露出している。これらは、第２端縁３０２ａにおいて、露出している。本実施形態においては、各端子部５１２、端子部５４２および端子部５６２はそれぞれ、ｘ１方向を向く端面が、樹脂側面３３３から露出しており、かつ、樹脂側面３３３と面一である。なお、各端子部５１２、端子部５４２および端子部５６２は、平面視において、樹脂側面３３３からｘ１方向に突き出ていてもよい。
図２に示すように、各端子部５１２、端子部５４２および端子部５６２は、ｙ方向に見て、互いに重なっている。各端子部５１２、端子部５４２および端子部５６２は、ｙ２方向側からｙ１方向に向けてこの順に並んでいる。よって、２つの端子部５１２と端子部５６２とは、ｙ方向において、端子部５４２を挟んで反対側に配置されており、端子部５４２は、ｙ方向において、２つの端子部５１２と端子部５６２との間に配置されている。
図２に示すように、各端子部５３２、端子部５２２および端子部５５２は、第２端縁３０２ｂに沿って配置されている。そして、各端子部５３２、端子部５２２および端子部５５２は、樹脂側面３３４から露出している。これらは、第２端縁３０２ｂにおいて、露出している。本実施形態においては、各端子部５３２、端子部５２２および端子部５５２はそれぞれ、ｘ２方向を向く端面が、樹脂側面３３４から露出しており、かつ、樹脂側面３３３と面一である。なお、各端子部５３２、端子部５２２および端子部５５２は、平面視において、樹脂側面３３４からｘ２方向に突き出ていてもよい。
図２に示すように、各端子部５３２、端子部５２２および端子部５５２は、ｙ方向に見て、互いに重なっている。各端子部５３２、端子部５２２および端子部５５２は、ｙ１方向側からｙ２方向に向けてこの順で並んでいる。よって、２つの端子部５３２と端子部５５２とは、ｙ方向において、端子部５２２を挟んで反対側に配置されており、端子部５２２は、ｙ方向において、２つの端子部５３２と端子部５５２との間に配置されている。
図２に示すように、アイランド部５１１は、ｙ方向に見て、端子部５１２と端子部５２２との間に配置されている。また、アイランド部５１１は、ｙ方向に見て、端子部５１２と端子部５５２との間に配置されている。アイランド部５３１は、ｙ方向に見て、端子部５３２と端子部５４２との間に配置されている。また、アイランド部５３１は、ｙ方向に見て、端子部５３２と端子部５６２との間に配置されている。
図２に示すように、半導体素子１０は、第１象限と第２象限とに跨って配置されており、半導体素子１０の中心点Ｐ１０は、第２象限に位置する。当該中心点Ｐ１０は、平面視における半導体素子１０の２つの対角線の交点である。半導体素子２０は、第３象限と第４象限とに跨って配置されており、半導体素子２０の中心点Ｐ２０は、第４象限に位置する。当該中心点Ｐ２０は、平面視における半導体素子２０の２つの対角線の交点である。よって、平面視において、半導体素子１０の中心点Ｐ１０と半導体素子２０の中心点Ｐ２０とは、ｘ方向に見て、離間しており、かつ、ｙ方向に見て、離間している。
次に、半導体装置Ａ１０を備えた電力変換装置Ｂ１について説明する。
図７は、半導体装置Ａ１０を備えた電力変換装置Ｂ１の回路構成図である。図７に示す電力変換装置Ｂ１は、同期整流型の降圧コンバータである。なお、電力変換装置Ｂ１は、定電流制御を行う回路構成、定電圧制御を行う回路構成、あるいは、定電力制御を行う回路構成のいずれであってもよい。電力変換装置Ｂ１は、図７に示すように、その回路構成において、複数の端子Ｔ１～Ｔ４，Ｔ５１～Ｔ５６、半導体装置Ａ１０、コンデンサＣ１，Ｃ２、インダクタＬ１およびドライブ回路Ｄｒを備えている。
端子Ｔ１，Ｔ２は、電力変換装置Ｂ１の入力端である。端子Ｔ１は、図示しない直流電源の高電位側の接続線が接続される。端子Ｔ１は、入力電圧Ｖｉｎが供給される。端子Ｔ２は、図示しない直流電源の低電位側の接続線が接続される。端子Ｔ２は、基準電位ＧＮＤに接地されている。
端子Ｔ３，Ｔ４は、電力変換装置Ｂ１の出力端である。端子Ｔ３は、出力電圧Ｖｏｕｔを出力する。端子Ｔ４は、基準電位ＧＮＤに接地されている。
端子Ｔ５１～Ｔ５６は、半導体装置Ａ１０における端子に対応している。端子Ｔ５１は、半導体素子１０のドレイン端子であり、先述の端子部５１２に対応する。端子Ｔ５２は、半導体素子１０のソース端子であり、先述の端子部５２２に対応する。端子Ｔ５３は、半導体素子２０のドレイン端子であり、先述の端子部５３２に対応する。端子Ｔ５４は、半導体素子２０のソース端子であり、先述の端子部５４２に対応する。端子Ｔ５５は、半導体素子１０のゲート端子であり、先述の端子部５５２に対応する。端子Ｔ５６は、半導体素子２０のゲート端子であり、先述の端子部５６２に対応する。
半導体装置Ａ１０において、半導体素子１０を上アーム、半導体素子２０を下アームとして、半導体素子１０と半導体素子２０とが接続されている。具体的には、半導体素子１０のドレイン（端子Ｔ５１）は、入力電圧Ｖｉｎが供給される端子Ｔ１に接続されている。半導体素子１０のソース（端子Ｔ５２）は、半導体素子２０のドレイン（端子Ｔ５３）に接続されている。半導体素子２０のソース（端子Ｔ５４）は、端子Ｔ２，Ｔ４に接続されている。
コンデンサＣ１は、一端が端子Ｔ１に接続され、他端が端子Ｔ２に接続されている。コンデンサＣ１は、入力電圧Ｖｉｎに含まれるノイズ成分を除去するためのフィルタであって、入力電圧Ｖｉｎの供給を安定させる。コンデンサＣ１が、特許請求の範囲に記載の「コンデンサ」に相当する。
インダクタＬ１は、一端が半導体素子１０のソース（端子Ｔ５２）と半導体素子２０のドレイン（端子Ｔ５３）との接続点に接続され、他端が端子Ｔ３に接続されている。コンデンサＣ２は、一端がインダクタＬ１の他端および端子Ｔ３に接続され、他端が半導体素子２０のソースおよび端子Ｔ４に接続されている。インダクタＬ１とコンデンサＣ２とは、半導体装置Ａ１０の出力電圧を平滑化するフィルタである。インダクタＬ１とコンデンサＣ２によって、出力電圧Ｖｏｕｔが生成される。インダクタＬ１のｚ方向の寸法は、半導体装置Ａ１０のｚ方向の寸法よりも大きい。
ドライブ回路Ｄｒは、各半導体素子１０，２０それぞれのオン状態とオフ状態との切り替えを制御する。ドライブ回路Ｄｒは、半導体素子１０，２０の各ゲート（端子Ｔ５５，Ｔ５６）に接続されている。ドライブ回路Ｄｒは、半導体素子１０，２０の各ゲート（端子Ｔ５５，Ｔ５６）に駆動信号を入力することで、半導体素子１０と半導体素子２０とを相補的にオン状態とオフ状態とを切り替えさせる。なお、相補的とは、半導体素子１０および半導体素子２０の各オンオフ状態が完全に逆転している場合の他、半導体素子１０および半導体素子２０をともにオフ状態にするデッドタイムが与えられている場合も含む。
電力変換装置Ｂ１は、ドライブ回路Ｄｒによって、各半導体素子１０，２０のオン状態とオフ状態とを、相補的に切り替えることにより、入力電圧Ｖｉｎを降圧し、出力電圧Ｖｏｕｔを生成する。
図８は、電力変換装置Ｂ１の回路基板におけるレイアウト図であって、部品レイアウトおよび配線レイアウトを示している。なお、図８は、概略図であって、すべての電子部品および配線パターンを記載したものではない。また、図８において、半導体装置Ａ１０を想像線（二点鎖線）で示しており、リードフレーム５０にハッチングを付している。
回路基板ＢＣは、電力変換装置Ｂ１における各電子部品が搭載されている。回路基板ＢＣの構造は、１つのレイヤを有する片面基板、２つのレイヤを有する両面基板および３つ以上のレイヤを有する多層基板のいずれであってもよい。回路基板ＢＣには、第１配線パターン７１、第２配線パターン７２および第３配線パターン７３が形成されている。各配線パターン７１～７３は、図８に示す回路構成図における配線に対応する。
第１配線パターン７１は、半導体素子１０の各端子部５１２（ドレイン端子）とコンデンサＣ１の一端とを導通させる。また、第１配線パターン７１は、入力電圧Ｖｉｎが供給されている。
第２配線パターン７２は、半導体素子２０の端子部５４２（ソース端子）とコンデンサＣ１の他端とを導通させる。また、第２配線パターン７２は、基準電位ＧＮＤに接地されている。
第３配線パターン７３は、半導体素子１０の端子部５２２（ソース端子）と、半導体素子２０の端子部５３２（ドレイン端子）と、インダクタＬ１の一端とを導通させる。第３配線パターン７３には、半導体素子１０および半導体素子２０のスイッチング（オンオフ状態の切り替え）によって生成されるパルス状のスイッチング電圧が印加されている。
コンデンサＣ１は、半導体装置Ａ１０よりもｘ１方向側に配置されている。よって、コンデンサＣ１は、平面視において、半導体装置Ａ１０のうち、２つの端子部５１２および端子部５５２が配置されている側に配置されている。
インダクタＬ１は、半導体装置Ａ１０よりもｘ２方向側に配置されている。よって、インダクタＬ１は、平面視において、半導体装置Ａ１０のうち、端子部５２２および２つの端子部５３２が配置されている側に配置されている。
次に、第１実施形態にかかる半導体装置Ａ１０および電力変換装置Ｂ１の作用効果について説明する。
半導体装置Ａ１０によれば、端子部５１２が第１象限に配置され、端子部５２２が第２象限に配置され、端子部５３２が第３象限に配置され、端子部５４２が第４象限に配置されている。つまり、端子部５１２と端子部５２２とがｘ方向に並んでおり、端子部５２２と端子部５３２とがｙ方向に並んでおり、端子部５３２と端子部５４２とがｘ方向に並んでおり、そして、端子部５４２と端子部５１２とがｙ方向並んでいる。したがって、端子部５１２と端子部５４２とをｙ方向において隣に配置し、および、端子部５３２と端子部５２２とをｙ方向において隣に配置することができる。たとえば、半導体素子１０，２０のオンオフ状態の切り替え時に、図７および図８において太い破線で示したループＬｐに高周波電流が流れる。このループＬｐは、コンデンサＣ１、半導体素子１０および半導体素子２０を通る環状の経路である。このループＬｐに流れる高周波電流は、半導体素子１０，２０のオンオフ状態の切り替え時に、激しくかつ急峻に変化する。この高周波のリンギングは、電源ライン（端子Ｔ１と端子Ｔ３とを結ぶ配線および端子Ｔ２と端子Ｔ４とを結ぶ配線など）上に流れる伝導ノイズや、妨害電磁波などの放射ノイズを発生させ、半導体装置Ａ１０および半導体装置Ａ１０の周囲に配置される他の電子部品に悪影響を及ぼす原因である。たとえば、伝導ノイズは、入力電圧Ｖｉｎに重畳されるスイッチングノイズなどの原因であり、放射ノイズは、クロストークなどの原因である。このリンギングは、当該ループＬｐにおける配線の寄生インダクタンスが大きいほど顕著となる。よって、半導体装置Ａ１０によれば、第１配線パターン７１を、端子部５１２とコンデンサＣ１の一端との間の最短経路上に直線的に形成し、第２配線パターン７２をコンデンサＣ１の他端と端子部５４２との間の最短経路上に直線的に形成し、第３配線パターン７３を、端子部５２２と端子部５３２とインダクタＬ１との間の最短経路上に直線的に形成できる。これより、第１配線パターン７１、第２配線パターン７２および第３配線パターン７３の各距離を短くできるので、これら各配線パターン７１～７３における寄生インダクタンスが低減される。したがって、半導体装置Ａ１０は、電力変換装置Ｂ１におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制させる上で、好ましい。
半導体装置Ａ１０によれば、半導体素子１０は、第１象限と第２象限とに跨って配置され、その中心点Ｐ１０が第２象限に位置する。よって、半導体素子１０は、平面視において、アイランド部５１１のうち、ｘ２方向寄りに搭載されている。そして、平面視において、アイランド部５１１のｘ２方向の外側には、パッド部５２１およびパッド部５５１が配置されている。この構成によれば、半導体素子１０のソース電極１１とパッド部５２１との平面視における離間距離を小さくできる。よって、複数の第１ワイヤ４１の各々を短くできる。また、半導体素子１０のゲート電極１２とパッド部５５１との平面視における離間距離を小さくできる。よって、第２ワイヤ４２を短くすることができる。
半導体装置Ａ１０によれば、半導体素子２０は、第３象限と第４象限とに跨って配置され、その中心点Ｐ２０が第４象限に位置する。よって、半導体素子２０は、平面視において、アイランド部５３１のうち、ｘ１方向寄りに搭載されている。そして、平面視において、アイランド部５３１のｘ１方向の外側には、パッド部５４１およびパッド部５６１が配置されている。この構成によれば、半導体素子２０のソース電極２１とパッド部５４１との平面視における離間距離を小さくできる。よって、複数の第３ワイヤ４３の各々を短くできる。また、半導体素子２０のゲート電極２２とパッド部５６１との平面視における離間距離を小さくできる。よって、第４ワイヤ４４を短くすることができる。
半導体装置Ａ１０によれば、アイランド部５１１のｚ１方向を向く面は、封止樹脂３０の樹脂裏面３２から露出している。この構成によると、半導体装置Ａ１０の通電時に半導体素子１０から発生した熱は、アイランド部５１１を経由して外部に放出できる。したがって、半導体装置Ａ１０の放熱性の向上を図ることができる。また、必要に応じて、アイランド部５１１を裏面端子として活用することもできる。
半導体装置Ａ１０によれば、アイランド部５３１のｚ１方向を向く面は、封止樹脂３０の樹脂裏面３２から露出している。この構成によると、半導体装置Ａ１０の通電時に半導体素子２０から発生した熱は、アイランド部５３１を経由して外部に放出できる。したがって、半導体装置Ａ１０の放熱性の向上を図ることができる。また、必要に応じて、アイランド部５３１を裏面端子として活用することもできる。
半導体装置Ａ１０によれば、端子部５１２、端子部５４２および端子部５６２が、ｙ方向においてこの順で配置されており、図８に示すレイアウト図において、端子部５６２が、ループＬｐの外側に配置されている。本開示の半導体装置Ａ１０とは異なる半導体装置であって、端子部５６２がｙ方向において端子部５１２と端子部５４２との間に配置されている半導体装置においては、端子部５１２と端子部５４２とを接続するための第１配線パターン７１および第２配線パターン７２が、ｚ方向に見て、端子部５６２および当該端子部５６２に接続される図示しないゲート配線（回路基板ＢＣ上の配線パターン）の周囲を回り込むように形成されうる。その結果、第１配線パターン７１と第２配線パターン７２との距離が増大する。一方、半導体装置Ａ１０においては、端子部５６２がループＬｐの外側に配置されているので、第１配線パターン７１および第２配線パターン７２を、端子部５６２の周囲を回り込むように形成されていない。したがって、半導体装置Ａ１０は、第１配線パターン７１および第２配線パターン７２の距離を短くできるので、第１配線パターン７１および第２配線パターン７２の寄生インダクタンスを低減できる。
半導体装置Ａ１０によれば、端子部５３２、端子部５２２および端子部５５２がｙ方向においてこの順で配置されており、図８に示すレイアウト図において、端子部５５２が、ループＬｐの外側に配置されている。本開示の半導体装置Ａ１０とは異なる半導体装置であって、端子部５５２がｙ方向において端子部５３２と端子部５２２との間に配置されている半導体装置においては、端子部５３２と端子部５２２とを接続するための第３配線パターン７３が、ｚ方向に見て、端子部５５２および当該端子部５５２に接続される図示しないゲート配線（回路基板ＢＣ上の配線パターン）の周囲を回り込むように形成されうる。その結果、第３配線パターン７３の距離が増大する。一方、半導体装置Ａ１０においては、端子部５５２がループＬｐの外側に配置されているので、平面視において、第３配線パターン７３を、端子部５６２の周囲を回り込むように形成されていない。したがって、半導体装置Ａ１０は、第３配線パターン７３の距離を短くできるので、第３配線パターン７３の寄生インダクタンスを低減できる。
以下に、第１実施形態にかかる半導体装置Ａ１０における変形例、および、本開示の他の実施の形態にかかる半導体装置について、説明する。なお、以下の説明において、既出の構成要素と同一あるいは類似の構成要素については、同じ符号を付してその説明を省略する。
＜第１実施形態の第１変形例＞
図９は、半導体装置Ａ１０の第１変形例にかかる半導体装置Ａ１１を示している。図９は、半導体装置Ａ１１を示す平面図であって、封止樹脂３０を想像線で示している。半導体装置Ａ１１は、半導体装置Ａ１０と比較して、リードフレーム５０が、さらに第７リード５７および第８リード５８を備えている点で異なる。
第７リード５７は、第１リード５１の、一組の端子部５１２および連結部５１３の代わりに形成されている。このため、第１リード５１は、互いに繋がる端子部５１２および連結部５１３の組を一組含んだ構成である。第７リード５７は、他のリード５１～５６，５８から離間している。第７リード５７は、一部が封止樹脂３０から露出しており、半導体装置Ａ１１における端子である。ただし、第７リード５７は、半導体素子１０，２０のいずれにも導通していないため、半導体装置Ａ１１のダミー端子である。本実施形態においては、第７リード５７は、ｘ１方向を向く端面が樹脂側面３３３と面一であり、ｚ１方向を向く面が樹脂裏面３２と面一である。なお、当該ｘ１方向を向く端面が樹脂側面３３３と面一ではなく、樹脂側面３３３からｘ１方向に突き出ていてもよい。本実施形態においては、図９に示すように、第７リード５７は、ｙ方向において、第１リード５１の一組の端子部５１２および連結部５１３と、第４リード５４との間に配置されている。第７リード５７は、ｘ方向に見て、第２リード５２に重なる。
第８リード５８は、第３リード５３の、一組の端子部５３２および連結部５３３の代わりに形成されている。このため、第３リード５３は、互いに繋がる端子部５３２および連結部５３３の組を一組含んだ構成である。第８リード５８は、他のリード５１～５７から離間している。第８リード５８は、一部が封止樹脂３０から露出しており、半導体装置Ａ１１における端子である。ただし、第８リード５８は、半導体素子１０，２０のいずれにも導通していないため、半導体装置Ａ１１のダミー端子である。本実施形態においては、第８リード５８は、ｘ２方向を向く端面が樹脂側面３３４と面一であり、ｚ１方向を向く面が樹脂裏面３２と面一である。なお、当該ｘ２方向を向く端面が樹脂側面３３４と面一ではなく、樹脂側面３３４から突き出ていてもよい。本実施形態においては、図９に示すように、第８リード５８は、ｙ方向において、第３リード５３の一組の端子部５３２および連結部５３３と、第２リード５２との間に配置されている。第８リード５８は、ｘ方向に見て、第４リード５４に重なる。
半導体装置Ａ１１によれば、半導体装置Ａ１０と同様に、ループＬｐにおける寄生インダクタンスを低減できる。したがって、半導体装置Ａ１１は、半導体装置Ａ１０と同様に、電力変換装置Ｂ１におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制させる上で、好ましい。
半導体装置Ａ１１によれば、半導体素子１０のドレイン電極１３に導通する端子部５１２と、半導体素子２０のソース電極１１に導通する端子部５４２とのｙ方向の離間距離を大きくすることができる。よって、半導体装置Ａ１１は、端子部５１２と端子部５４２との意図せぬ短絡を抑制できる。
半導体装置Ａ１１によれば、第７リード５７および第８リード５８を備えている。この構成によれば、半導体装置Ａ１０と同様に封止樹脂３０から複数の端子が露出する。よって、半導体装置Ａ１１を、半導体装置Ａ１０と同等の外観にできる。
第１実施形態の第１変形例においては、半導体素子１０，２０のいずれにも導通していない第７リード５７および第８リード５８をダミー端子として設けた場合を示したが、これに限定されない。たとえば、第７リード５７および第８リード５８のいずれか一方あるいはその両方を設けなくてもよい。
＜第１実施形態の第２変形例＞
図１０および図１１は、半導体装置Ａ１０の第２変形例にかかる半導体装置Ａ１２を示している。図１０は、半導体装置Ａ１２を示す平面図であって、封止樹脂３０を想像線で示している。図１１は、半導体装置Ａ１２を示す側面図であって、ｘ１方向側からｘ２方向を見たときの側面（左側面）を示している。半導体装置Ａ１２は、半導体装置Ａ１０と比較して、第１リード５１および第２リード５２の構成が異なる。
半導体装置Ａ１０の第１リード５１は、端子部５１２および連結部５１３をそれぞれ２つずつ含んでいるが、本変形例にかかる半導体装置Ａ１２の第１リード５１は、端子部５１２および連結部５１３をそれぞれ１つずつ含んでいる。また、本変形例の端子部５１２および連結部５１３はともに、ｙ方向の寸法が、アイランド部５１１のｙ方向の寸法と略同じである。よって、本変形例における第１リード５１は、延出部５１４を除いて、ｘ方向に延びる矩形状である。
半導体装置Ａ１０の第３リード５３は、端子部５３２および連結部５３３をそれぞれ２つずつ含んでいるが、本変形例の第３リード５３は、端子部５３２および連結部５３３をそれぞれ１つずつ含んでいる。また、本変形例の端子部５３２および連結部５３３はともに、ｙ方向の寸法が、アイランド部５３１のｙ方向の寸法と略同じである。よって、本変形例にかかる第３リード５３は、延出部５３４を除いて、ｘ方向に延びる矩形状である。
半導体装置Ａ１２によれば、半導体装置Ａ１０と同様に、ループＬｐにおける寄生インダクタンスを低減できる。したがって、半導体装置Ａ１２は、半導体装置Ａ１０と同様に、電力変換装置Ｂ１におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制させる上で、好ましい。
半導体装置Ａ１２によれば、第１リード５１において、アイランド部５１１から端子部５１２まで、平面視矩形の１つの平板状である。この構成によると、半導体装置Ａ１０の第１リード５１よりも、第１リード５１における電流の流路を大きくすることができる。つまり、半導体装置Ａ１２によれば、半導体装置Ａ１０よりも、第１リード５１における端子部５１２から半導体素子１０のドレイン電極１３までの配線抵抗を小さくすることができる。また、第３リード５３においても、同様である。すなわち、第３リード５３において、アイランド部５３１から端子部５３２まで、平面視矩形の１つの平板状である。この構成によると、半導体装置Ａ１０の第３リード５３よりも、第３リード５３における電流の流路を大きくすることができる。つまり、半導体装置Ａ１２によれば、半導体装置Ａ１０よりも、第３リード５３における端子部５３２から半導体素子２０のドレイン電極２３までの配線抵抗を小さくすることができる。
＜第１実施形態の第３変形例＞
図１２および図１３は、半導体装置Ａ１０の第３変形例にかかる半導体装置Ａ１３を示している。図１２は、半導体装置Ａ１４を示す斜視図である。図１３は、半導体装置Ａ１３を示す断面図であって、図５に示す半導体装置Ａ１０の断面に相当する。半導体装置Ａ１３は、封止樹脂３０およびリードフレーム５０において、窪んだ部分がある点で異なる。
本変形例において、封止樹脂３０は、凹部３０９を有している。凹部３０９は、樹脂裏面３２からｚ方向に窪むとともに、各樹脂側面３３１～３３４から、ｘ方向あるいはｙ方向に窪んでいる。
本変形例において、各端子部５１２、端子部５２２、各端子部５３２、端子部５４２、端子部５５２および端子部５６２は、凹部５０９を有している。凹部５０９は、各端子部５１２、端子部５２２、各端子部５３２、端子部５４２、端子部５５２および端子部５６２のそれぞれにおいて、ｚ１方向を向く面からｚ方向に窪むとともに、封止樹脂３０から露出する面からｘ方向に窪んでいる。
樹脂側面３３３側に形成された凹部３０９と、各端子部５１２、端子部５４２および端子部５６２に形成された凹部５０９とは、ｙ方向に見て、そのすべてが重なる。また、樹脂側面３３４側に形成された凹部３０９と、各端子部５３２、端子部５２２および端子部５５２に形成された凹部５０９とは、ｙ方向に見て、そのすべてが重なる。
半導体装置Ａ１３によれば、半導体装置Ａ１０と同様に、ループＬｐにおける寄生インダクタンスを低減できる。したがって、半導体装置Ａ１３は、半導体装置Ａ１０と同様に、電力変換装置Ｂ１におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制させる上で、好ましい。
半導体装置Ａ１３によれば、半導体装置Ａ１３の裏面（ｚ１方向を向く面）側において、凹部３０９および凹部５０９が形成されている。半導体装置Ａ１３は、その先述の裏面が回路基板ＢＣに対向した姿勢で実装される。また、半導体装置Ａ１３は、はんだなどの導電性接合材によって、回路基板ＢＣに接合される。この構成によると、先述の導電性接合材を用いて、半導体装置Ａ１３を回路基板ＢＣに実装した際、凹部３０９に、先述の導電性接合材にフィレットが形成されうる。よって、当該フィレットが形成されることで、導電性接合材が適切に形成されているかを、半導体装置Ａ１３の側方から目視によって確認できる。よって、導電性接合材が適切に形成されているかの確認に、ｘ線検査装置などを用いる必要がないため、製品検査の際のコスト増大を抑制することができる。
第１実施形態およびその変形例において、半導体素子１０，２０の配置はそれぞれ、図示した位置に限定されない。半導体素子１０は、アイランド部５１１上に配置されていればよく、また、半導体素子２０は、アイランド部５３１上に配置されていればよい。図１４は、半導体装置Ａ１０において、半導体素子１０，２０の配置を変えた場合の一例を示している。図１４に示す例では、半導体素子１０と半導体素子２０とが、ｙ方向に見て、そのすべてが互いに重なっている。よって、半導体素子１０の中心点Ｐ１０と半導体素子２０の中心点Ｐ２０とはｙ方向に見て、重なっている。
第１実施形態およびその変形例では、第１リード５１において、各端子部５１２は、連結部５１３を介して、アイランド部５１１に繋がっている場合を示したが、これに限定されない。たとえば、連結部５１３がなく、各端子部５１２がアイランド部５１１から離間していてもよい。この場合、各端子部５１２とアイランド部５１１とを、ボンディングワイヤやボンディングリボン、板状の金属部材（クリップ）などによって導通させる必要がある。さらに、半導体素子１０が横型構造のＭＯＳＦＥＴである場合、すなわち、主面１０１からソース電極１１、ゲート電極１２およびドレイン電極１３が露出している場合においては、ドレイン電極１３と端子部５１２とをボンディングワイヤやボンディングリボン、板状の金属部材（クリップ）などによって導通させてもよい。この場合、導電性接合材６１の代わりに、導電性を有さない接合材を用いてもよい。
第１実施形態およびその変形例では、第３リード５３において、各端子部５３２は、連結部５３３を介して、アイランド部５３１に繋がっている場合を示したが、これに限定されない。たとえば、連結部５３３がなく、各端子部５３２がアイランド部５３１から離間していてもよい。この場合、各端子部５３２とアイランド部５３１とを、ボンディングワイヤやボンディングリボン、板状の金属部材（クリップ）などによって導通させる必要がある。さらに、半導体素子２０が横型である場合、すなわち、主面２０１からソース電極２１、ゲート電極２２およびドレイン電極２３が露出している場合においては、ドレイン電極２３と端子部５３２とをボンディングワイヤやボンディングリボン、板状の金属部材（クリップ）などによって導通させてもよい。この場合、導電性接合材６２の代わりに、導電性を有さない接合材を用いてもよい。
＜第２実施形態＞
図１５および図１６は、第２実施形態にかかる半導体装置Ａ２０を示している。図１５は、半導体装置Ａ２０を示す斜視図である。図１６は、半導体装置Ａ２０を示す平面図であって、封止樹脂３０を想像線で示している。
第２実施形態の半導体装置Ａ２０は、図１５および図１６に示すように、半導体装置Ａ１０と比較して、リードフレーム５０の構成が異なる。
各端子部５１２は、図１６に示すように、各連結部５１３を介して、アイランド部５１１のうち、ｘ１方向寄りのｙ２方向の端縁から延びている。各端子部５３２は、各連結部５３３を介して、アイランド部５３１のうち、ｘ２方向寄りのｙ１方向の端縁から延び出ている。
図１６に示すように、各端子部５１２、端子部５５２および端子部５２２は、第１端縁３０１ｂに沿って配置されている。そして、各端子部５１２、端子部５５２および端子部５２２は、図１５および図１６に示すように、樹脂側面３３２から露出している。これらは、第１端縁３０１ｂにおいて露出している。本実施形態においては、各端子部５１２、端子部５５２および端子部５２２はそれぞれ、ｙ２方向を向く端面が、樹脂側面３３２から露出しており、かつ、樹脂側面３３２と面一である。なお、各端子部５１２、端子部５５２および端子部５２２は、平面視において、樹脂側面３３２から突き出ていてもよい。
図１６に示すように、各端子部５１２、端子部５５２および端子部５２２は、ｘ方向に見て、互いに重なっている。また、各端子部５１２、端子部５５２および端子部５２２は、ｘ１方向側からｘ２方向に向けてこの順で並んでいる。よって、２つの端子部５１２と端子部５２２とは、ｘ方向において、端子部５５２を挟んで反対側に配置されており、端子部５５２は、端子部５５２は、ｘ方向において、２つの端子部５１２と端子部５２２との間に配置されている。
図１６に示すように、各端子部５３２、端子部５６２および端子部５４２は、第１端縁３０１ａに沿って配置されている。そして、図１５および図１６に示すように、各端子部５３２、端子部５６２および端子部５４２は、樹脂側面３３１から露出している。これらは、第１端縁３０１ａにおいて露出している。本実施形態においては、各端子部５３２、端子部５６２および端子部５４２はそれぞれ、ｙ１方向を向く端面が、樹脂側面３３１から露出しており、かつ、樹脂側面３３１と面一である。なお、各端子部５３２、端子部５６２および端子部５４２は、平面視において、樹脂側面３３１から突き出ていてもよい。
図１６に示すように、各端子部５３２、端子部５６２および端子部５４２は、ｘ方向に見て、互いに重なっている。各端子部５３２、端子部５６２および端子部５４２は、ｘ２方向側からｘ１方向に向けてこの順で並んでいる。よって、２つの端子部５３２と端子部５４２とは、ｘ方向において、端子部５６２を挟んで反対側に配置されており、端子部５６２は、ｘ方向において、２つの端子部５３２と端子部５４２との間に配置されている。
２つの端子部５１２および端子部５２２はともに、ｙ方向に見て、アイランド部５１１に重なっている。そして、端子部５５２もまた、ｙ方向に見て、アイランド部５１１に重なっている。また、２つの端子部５３２および端子部５４２はともに、ｙ方向に見て、アイランド部５３１に重なっている。そして、端子部５６２もまた、ｙ方向に見て、アイランド部５３１に重なっている。
図１６に示すように、２つの端子部５１２の一方と端子部５４２とがｙ方向に見て重なり、２つの端子部５１２の他方と端子部５６２とがｙ方向に見て重なっている。２つの端子部５３２の一方と端子部５２２とがｙ方向に見て重なり、２つの端子部５３２の他方と端子部５５２とがｙ方向に見て重なっている。
第１リード５１の延出部５１４は、図１６に示すように、アイランド部５１１のｘ２方向の端縁からｘ２方向に延び出ている。なお、延出部５１４の配置は、これに限定されず、アイランド部５１１のｘ１方向の端縁からｘ１方向に延び出ていてもよいし、アイランド部５１１のｘ１方向の端縁およびｘ２方向の端縁のそれぞれから延び出ていてもよい。また、第３リード５３の延出部５３４は、図１６に示すように、アイランド部５３１のｘ１方向の端縁からｘ１方向に延び出ている。なお、延出部５３４の配置は、これに限定されず、アイランド部５３１のｘ２方向の端縁からｘ２方向に延び出ていてもよいし、アイランド部５３１のｘ１方向の端縁およびｘ２方向の端縁のそれぞれから延び出ていてもよい。
本実施形態にかかるリードフレーム５０においても、図１６に示すように、第１実施形態にかかるリードフレーム５０と同様に、仮想線Ｌｉ１，Ｌｉ２で分割される４象限を定義したとき、２つの端子部５１２が位置する領域を第１象限として、端子部５２２が第２象限に、２つの端子部５３２が第３象限に、端子部５４２が第４象限に配置されている。また、端子部５５２が第２象限に、端子部５６２が第４象限に配置されている。
図１６に示すように、２つの端子部５１２と、端子部５２２および端子部５５２とは、ｘ方向において、仮想線Ｌｉ２を挟んで反対側に位置する。端子部５２２および端子部５５２と、２つの端子部５３２とは、ｙ方向において、仮想線Ｌｉ１を挟んで反対側に位置する。２つの端子部５３２と、端子部５４２および端子部５６２とは、ｘ方向において、仮想線Ｌｉ２を挟んで反対側に位置する。そして、端子部５４２および端子部５６２と、２つの端子部５１２とは、ｙ方向において、仮想線Ｌｉ１を挟んで反対側に位置する。よって、２つの端子部５１２が位置する領域を第１象限とすると、先述の通り、端子部５２２および端子部５５２が第２象限に位置する。端子部５２２および端子部５５２が第２象限に位置するので、２つの端子部５３２が第３象限に位置する。２つの端子部５３２が第３象限に位置するので、端子部５４２および端子部５６２が第４象限に位置することになる。
図１６に示すように、半導体素子１０は、そのすべてが第２象限に配置されており、平面視において、端子部５２２（第２リード５２）および端子部５５２（第５リード５５）のｙ１方向側に位置する。半導体素子２０は、そのすべてが第４象限に配置されており、端子部５４２（第４リード５４）および端子部５６２（第６リード５６）のｙ２方向側に位置する。
次に、半導体装置Ａ２０を備えた電力変換装置Ｂ２について説明する。なお、電力変換装置Ｂ２の回路構成は、電力変換装置Ｂ１の回路構成（図７参照）と同じである。
図１７は、半導体装置Ａ２０を用いた電力変換装置Ｂ２の回路基板におけるレイアウト図であって、部品レイアウトおよび配線レイアウトを示している。なお、図１７は、概略図であって、すべての電子部品および配線パターンを記載したものではない。また、図１７において、半導体装置Ａ２０を想像線（二点鎖線）で示しており、リードフレーム５０にハッチングを付している。
電力変換装置Ｂ２の回路基板ＢＣは、第１配線パターン７１、第２配線パターン７２および第３配線パターン７３の他に、第４配線パターン７４および第５配線パターン７５をさらに備えている。
第４配線パターン７４は、半導体素子１０の端子部５５２（ゲート端子）と、ドライブ回路Ｄｒとを導通させる。第４配線パターン７４は、半導体素子１０の端子部５５２（ゲート端子）に接続されるゲート配線である。
第５配線パターン７５は、半導体素子２０の端子部５６２（ゲート端子）と、ドライブ回路Ｄｒとを導通させる。第５配線パターン７５は、半導体素子２０の端子部５６２（ゲート端子）に接続されるゲート配線である。
半導体装置Ａ２０によれば、端子部５１２が第１象限に配置され、端子部５２２が第２象限に配置され、端子部５３２が第３象限に配置され、端子部５４２が第４象限に配置されている。つまり、端子部５１２と端子部５２２とがｘ方向に並んでおり、端子部５２２と端子部５３２とがｙ方向に並んでおり、端子部５３２と端子部５４２とがｘ方向に並んでおり、そして、端子部５４２と端子部５１２とがｙ方向並んでいる。したがって、端子部５１２と端子部５４２とをｙ方向において隣に配置し、および、端子部５３２と端子部５２２とをｙ方向において隣に配置することができる。この構成によると、図１７に示すように、回路基板ＢＣにおいて、端子部５１２と端子部５４２とを接続する第１配線パターン７１の距離、および、端子部５３２と端子部５２２とを接続する第２配線パターン７２の距離をそれぞれ短くすることができる。したがって、半導体装置Ａ２０は、半導体装置Ａ１０と同様に、ループＬｐにおける配線の寄生インダクタンスを抑制することができる。よって、半導体装置Ａ２０は、半導体装置Ａ１０と同様に、電力変換装置Ｂ２におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制させる上で、好ましい。
半導体装置Ａ２０によれば、各端子部５１２が第１端縁３０１ｂから露出し、端子部５４２が第１端縁３０１ａから露出している。この構成によると、端子部５１２と端子部５４２との距離を離すことができる。よって、これらの端子間の短絡を抑制することができる。さらに、平面視において、２つの端子部５１２と端子部５２２と間には、端子部５５２が配置されている。この構成によると、端子部５１２と端子部５２２との短絡も抑制することができる。さらに、平面視において、２つの端子部５３２と端子部５４２との間には、端子部５６２が配置されている。この構成によると、各端子部５３２と端子部５４２との短絡も抑制することができる。
半導体装置Ａ２０によれば、各端子部５１２、端子部５２２、各端子部５３２、端子部５４２、端子部５５２および端子部５６２は、一対の第１端縁３０１ａ，３０１ｂのいずれかから露出している。よって、一対の第２端縁３０２ａ，３０２ｂにおいて、半導体装置Ａ２０における端子は露出していない。また、図１７に示すように、インダクタＬ１を、樹脂側面３３３に対向した位置に配置している。たとえば、半導体装置Ａ２０およびインダクタＬ１を回路基板ＢＣに実装した後、半導体装置Ａ２０がはんだなどの導電性接合材によって適切に接合されているかの外観検査を行うことがある。この外観検査において、インダクタＬ１が、半導体装置Ａ２０における端子が露出する側面側に配置されていると、このインダクタＬ１の陰となり、検査できない場合がある。そのため、インダクタＬ１と半導体装置Ａ２０との距離を離すことで、このような問題を解決できるが、回路基板ＢＣの面積が増大するとともに、第３配線パターン７３の距離が長くなり寄生インダクタンスが大きくなる。しかしながら、本実施形態においては、先述の通り、インダクタＬ１が半導体装置Ａ２０における端子が露出していない樹脂側面３３３に配置されているため、インダクタＬ１が外観検査の際の障害にならない。したがって、半導体装置Ａ２０がはんだなどの導電性接合材によって適切に接合されているかの外観検査が容易となる。すなわち、半導体装置Ａ２０の実装確認が容易となる。
半導体装置Ａ２０によれば、半導体装置Ａ１０と同様に、端子部５５２および端子部５６２をループＬｐの外側に配置されている。この構成によると、半導体装置Ａ１０と同様に、第１配線パターン７１、第２配線パターン７２および第３配線パターン７３のいずれも、ｚ方向に見て、端子部５５２、５６２、第４配線パターン７４および第５配線パターン７５のいずれの周囲にも回り込むように形成されていない。したがって、半導体装置Ａ２０は、第１配線パターン７１、第２配線パターン７２および第３配線パターン７３の距離を短くできるので、これらの寄生インダクタンスを低減できる。
第２実施形態においても、先述の第１実施形態における各変形例と同様に、構成することも可能である。すなわち、半導体装置Ａ２０において、図９に示すように、一組の端子部５１２および連結部５１３の代わりに第７リード５７を設けてもよいし、一組の端子部５３２および連結部５３３の代わりに第８リード５８を設けてもよい。また、半導体装置Ａ２０において、図１０に示すように、２つの端子部５１２が一体化していてもよいし、２つの端子部５３２が一体化していてもよい。また、半導体装置Ａ２０において、図１２および図１３に示すように、封止樹脂３０に凹部３０９を設けてもよいし、各端子部５１２、端子部５２２、各端子部５３２、端子部５４２、端子部５５２および端子部５６２に凹部５０９を設けてもよい。また、半導体装置Ａ２０において、図１４に示すように、半導体素子１０，２０の配置を変えてもよい。
＜第２実施形態の変形例＞
図１８は、第２実施形態の変形例にかかる半導体装置Ａ２１を示している。図１８は、半導体装置Ａ２１を示す平面図であって、封止樹脂３０を想像線で示している。半導体装置Ａ２１は、半導体装置Ａ２０と比較して、第１リード５１および第３リード５３の構成がそれぞれ異なる。
半導体装置Ａ２０の第１リード５１は、図１６に示すように、端子部５１２および連結部５１３をそれぞれ２つずつ含んでいるが、半導体装置Ａ２１の第１リード５１は、図１８に示すように、端子部５１２および連結部５１３をそれぞれ１つずつ含んでいる。よって、半導体装置Ａ２０の第１リード５１は、アイランド部５１１から端子部５１２および連結部５１３の組が二組延び出ていたが、半導体装置Ａ２１の第１リード５１は、アイランド部５１１から端子部５１２および連結部５１３の組が一組延び出ている。そのため、半導体装置Ａ２１のアイランド部５１１は、半導体装置Ａ２０のアイランド部５１１よりも、ｘ方向の寸法が小さい。
半導体装置Ａ２０の第３リード５３は、図１６に示すように、端子部５３２および連結部５３３をそれぞれ２つずつ含んでいるが、半導体装置Ａ２１の第３リード５３は、図１８に示すように、端子部５３２および連結部５３３をそれぞれ１つずつ含んでいる。よって、半導体装置Ａ２０の第３リード５３は、アイランド部５３１から端子部５３２および連結部５３３の組が二組延び出ていたが、半導体装置Ａ２１の第３リード５３は、アイランド部５３１から端子部５３２および連結部５３３の組が一組延び出ている。そのため、半導体装置Ａ２１のアイランド部５３１は、半導体装置Ａ２０のアイランド部５３１よりも、ｘ方向の寸法が小さい。
半導体装置Ａ２１によれば、半導体装置Ａ２０と同様に、ループＬｐにおける寄生インダクタンスを低減できる。したがって、半導体装置Ａ２１は、半導体装置Ａ２０と同様に、電力変換装置Ｂ２におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制させる上で、好ましい。
半導体装置Ａ２１によれば、第１リード５１は、端子部５１２および連結部５１３をそれぞれ１つずつ含んでいる。また、第３リード５３は、端子部５３２および連結部５３３をそれぞれ１つずつ含んでいる。よって、半導体装置Ａ２１は、半導体装置Ａ２０と比較して、一組の端子部５１２および連結部５１３と、一組の端子部５３２および連結部５３３とが、それぞれ少ない。そのため、アイランド部５１１およびアイランド部５３１の各ｘ方向の寸法を小さくできる。したがって、半導体装置Ａ２１は、ｘ方向において、半導体装置Ａ２０よりも小型化が可能である。
＜第３実施形態＞
図１９は、第３実施形態にかかる半導体装置Ａ３０を示している。図１９は、半導体装置Ａ３０を示す平面図であって、封止樹脂３０を想像線で示している。
第３実施形態の半導体装置Ａ３０は、図１９に示すように、半導体装置Ａ２０と比較して、主に第２リード５２および第４リード５４の構成が異なる。半導体装置Ａ３０は、半導体装置Ａ２０と同様に、電力変換装置Ｂ２に用いられる。
第２リード５２は、パッド部５２１、端子部５２２および連結部５２３を含んでいる。よって、本実施形態の第２リード５２は、半導体装置Ａ２０の第２リード５２と比較して、連結部５２３をさらに含んでいる。
図１９に示すように、第２リード５２において、パッド部５２１と端子部５２２とは離間しており、これらは、連結部５２３によって繋がっている。パッド部５２１、端子部５２２および連結部５２３は、平面視において、ｙ方向に連続して並んでいる。本実施形態においては、第２リード５２は、平面視において、ｙ方向に延びる矩形状である。
図１９に示すように、パッド部５２１は、ｘ方向に見て、アイランド部５１１に重なっている。連結部５２３は、ｘ方向に見て、各連結部５１３に重なっている。
第４リード５４は、パッド部５４１、端子部５４２および連結部５４３を含んでいる。よって、本実施形態の第４リード５４は、半導体装置Ａ２０の第４リード５４と比較して、連結部５４３をさらに含んでいる。
図１９に示すように、第４リード５４において、パッド部５４１と端子部５４２とは離間しており、これらは、連結部５４３によって繋がっている。パッド部５４１、端子部５４２および連結部５４３は、平面視において、ｙ方向に連続して並んでいる。本実施形態においては、第４リード５４は、平面視において、ｙ方向に延びる矩形状である。
図１９に示すように、パッド部５４１は、ｘ方向に見て、アイランド部５３１に重なっている。連結部５４３は、ｘ方向に見て、各連結部５３３に重なっている。
図１９に示すように、アイランド部５１１のｘ２方向の端縁と、第５リード５５のｘ２方向の端縁とが、ｙ方向に見て重なる。アイランド部５３１のｘ１方向の端縁と、第６リード５６のｘ１方向の端縁とが、ｙ方向に見て重なる。
半導体装置Ａ３０によれば、各端子部５１２、端子部５２２、各端子部５３２、端子部５４２が半導体装置Ａ２０と同様に配置されている。したがって、半導体装置Ａ３０は、半導体装置Ａ２０と同様に、電力変換装置Ｂ２におけるノイズ成分（先述の伝導ノイズおよび放射ノイズ）を抑制する上で、好ましい。
第１実施形態ないし第３実施形態においては、半導体装置Ａ１０，Ａ２０，Ａ３０が、ＳＯＮ型のパッケージ構造である場合を示したが、これに限定されない。たとえば、ＳＯＰあるいはＨＳＯＰと呼ばれるパッケージ構造であってもよい。図２０および図２１は、第１実施形態にかかる半導体装置Ａ１０をＳＯＰ型のパッケージ構造で構成した場合を示している。図２０は、ＳＯＰ型のパッケージ構造である半導体装置を示す斜視図である。図２１は、図２０のＸＸＩ－ＸＸＩ線に沿う断面図であって、図５に示す半導体装置Ａ１０の断面に相当する。なお、図２０および図２１に示す態様においては、各端子部５１２，５２２，５３２，５４２，５５２，５６２を、ｚ１方向に屈曲させた場合を示したが、これに限定されず、ｚ２方向に屈曲させてもよい。また、図２０および図２１に示す態様においては、各端子部５１２，５２２，５３２，５４２，５５２，５６２を、樹脂側面３３３，３３４のいずれかから露出させた場合を示したが、これに限定されず、封止樹脂３０の内部において、ｚ１方向に屈曲させ、樹脂裏面３２から露出させてもよいし、封止樹脂３０の内部においてｚ２方向に屈曲させ、樹脂主面３１から露出させてもよい。
第１実施形態ないし第３実施形態においては、各端子部５１２，５２２，５３２，５４２，５５２，５６２が、封止樹脂３０の複数の樹脂側面３３１～３３４のいずれかから露出している場合を示したが、これに限定されない。たとえば、各端子部５１２，５２２，５３２，５４２，５５２，５６２を、複数の樹脂側面３３１～３３４から露出せず、樹脂裏面３２のみから露出させてもよい。この場合、各端子部５１２，５２２，５３２，５４２，５５２，５６２の樹脂裏面３２から露出した部分にはんだボールを形成し、各半導体装置Ａ１０，Ａ２０，Ａ３０をＢＧＡ（Ball Grid Array）と呼ばれるパッケージ構造にしてもよい。あるいは、はんだボールの代わりに電極パッドを形成し、各半導体装置Ａ１０，Ａ２０，Ａ３０をＬＧＡ（Land Grid Array）と呼ばれるパッケージ構造にしてもよいし、はんだボールの代わりに金属製の細い接続端子であるピンを形成し、各半導体装置Ａ１０，Ａ２０，Ａ３０をＰＧＡ（Pin Grid Array）と呼ばれるパッケージ構造にしてもよい。
第１実施形態ないし第３実施形態においては、半導体装置Ａ１０，Ａ２０，Ａ３０は、２つの半導体素子１０，２０が内蔵されている場合を示したが、さらに２つの半導体素子１０，２０と異なる電子部品が内蔵されていてもよい。すなわち、２つの半導体素子１０，２０と、追加の電子部品とが、封止樹脂３０に覆われていてもよい。このような電子部品としては、たとえばダイオード、コンデンサ、インダクタ、抵抗、ＩＣ、あるいは、半導体素子１０，２０と異なるトランジスタなどがある。この場合、リードフレーム５０の構成を適宜変更すればよい。図２２および図２３はそれぞれ、半導体素子１０，２０とは異なる電子部品が、さらに封止樹脂３０に内蔵された半導体装置の一例を示している。図２２および図２３はともに、当該変形例にかかる半導体装置を示す平面図である。図２２は、先述の半導体装置Ａ１０（図２参照）において、電子部品８１を封止樹脂３０に内蔵した場合を示している。図２２に示す態様においては、電子部品８１は、一端が第１リード５１の連結部５１３に接合され、他端が第４リード５４のパッド部５４１に接合されている。なお、電子部品８１の配置および接合箇所は、図２２に示した位置に限定されない。電子部品８１は、たとえばコンデンサである。なお、電子部品８１の種類は、コンデンサに限定されない。図２２に示す態様においては、電子部品８１は、図７に示すコンデンサＣ１に対応する。なお、電子部品８１は、コンデンサＣ１に対応するコンデンサでなくてもよい。図２３は、先述の半導体装置Ａ１０（図２参照）において、２つの電子部品８１，８２を封止樹脂３０に内蔵した場合の半導体装置を示している。図２３に示す態様においては、電子部品８１は、一端が第１リード５１の連結部５１３に接合され、他端が第４リード５４のパッド部５４１に接合されている。電子部品８２は、両端がともに、第１リード５１の連結部５１３に接合されている。なお、各電子部品８１，８２の配置および接合箇所は、図２３に示した位置に限定されない。電子部品８１は、たとえばコンデンサであり、電子部品８２は、たとえばＥＭＩ対策部品やＥＭＣ対策部品など（たとえばフィルタ回路など）である。なお、各電子部品８１，８２の種類は、先述のものに限定されない。たとえば、電子部品８２を、第２リード５２と第３リード５３とに繋がるように接合させてもよい。
第１実施形態ないし第３実施形態においては、電力変換装置Ｂ１，Ｂ２が、同期整流型である場合を示したが、非同期整流型であってもよい。この場合、半導体装置Ａ１０，Ａ２０，Ａ３０において、下アームを構成した半導体素子２０が、ＭＯＳＦＥＴではなく、ダイオードで構成される。なお、半導体素子２０のゲート電極１２に導通するゲート端子（端子部５６２）は利用されず、ダミー端子となる。また、ダミー端子として利用せず、端子部５６２（リード５６）を設けなくてもよい。
第１実施形態ないし第３実施形態において、封止樹脂３０から露出する端子の数（各端子部５１２，５２２，５３２，５４２，５５２，５６２の数の総計に相当）は、各実施形態で示したものに限定されない。具体的には、先述の半導体装置Ａ１０においては、図１に示すように、８つの端子（端子部）が封止樹脂３０から露出しており、先述の半導体装置Ａ１２および半導体装置Ａ２１においては、図１０および図１８にそれぞれ示すように、６つの端子（端子部）が封止樹脂３０から露出していたが、本開示の半導体装置における端子の数は、これらに限定されない。図２４は、封止樹脂３０から露出する端子の数を５つにした場合の半導体装置の一例を示している。図２４は、当該変形例にかかる半導体装置を示す平面図であって、封止樹脂３０を想像線で示している。図２４に示す態様においては、第２リード５２の端子部５２２と第３リード５３の端子部５３２とが一体的に形成されており、１つの端子として構成されている。なお、図２４と異なる態様においては、第２リード５２のパッド部５２１と第３リード５３の連結部５３３とが一体的に形成されていてもよい。また、図２４に示す態様においては、半導体装置Ａ１０と比較して、第１リード５１の端子部５１２と連結部５１３との組が一組で構成されている。さらに、第５リード５５が、第２象限ではなく第１象限に配置されている。なお、図２４に示す態様は一例である。そのほか、各端子部５１２，５２２，５３２，５４２，５５２，５６２のｚ方向に見たサイズを小さくし、端子の数を多くしてもよい。また、半導体素子１０に導通する端子部５１２，５２２，５５２と半導体素子２０に導通する端子部５３２，５４２，５６２とで、それらの数が異なることで、端子の数が異なっていてもよい。また、リードフレーム５０に、さらに追加のリード（端子部）を設けてもよい。たとえば、当該リード（端子部）として、各半導体素子１０，２０のソース電流を検出するためのリード（端子部）、つまり、ソースセンシング用のリード（端子部）をさらに設けてもよい。
第１実施形態ないし第３実施形態においては、電力変換装置Ｂ１，Ｂ２が、降圧コンバータである場合を示したが、これに限定されない。たとえば、電力変換装置Ｂ１，Ｂ２が、昇圧コンバータあるいは昇降圧コンバータであってもよい。すなわち、半導体装置Ａ１０，Ａ２０，Ａ３０は、降圧コンバータの他、昇圧コンバータあるいは昇降圧コンバータなどに用いることも可能である。
第１実施形態ないし第３実施形態においては、電力変換装置Ｂ１，Ｂ２が、ＤＣ／ＤＣコンバータである場合、すなわち、半導体装置Ａ１０，Ａ２０，Ａ３０を、ＤＣ／ＤＣコンバータに用いた場合を示したが、これに限定されない。たとえば、電力変換装置Ｂ１，Ｂ２が、ＡＣ／ＤＣコンバータあるいはＤＣ／ＡＣインバータなどであってもよい。すなわち、半導体装置Ａ１０，Ａ２０，Ａ３０は、ＤＣ／ＤＣコンバータの他、ＡＣ／ＤＣコンバータあるいはＤＣ／ＡＣインバータなどに用いることも可能である。
本開示にかかる半導体装置および電力変換装置は、上記した実施形態に限定されるものではない。本開示の半導体装置および電力変換装置の各部の具体的な構成は、種々に設計変更自在である。
本開示にかかる半導体装置および電力変換装置は、以下の付記に関する実施形態を含む。
［付記１］
第１電極および第２電極を有する第１半導体素子と、
第３電極および第４電極を有する第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を覆う封止樹脂と、
前記第１電極に導通し、前記封止樹脂から露出する第１端子部と、
前記第２電極に導通し、前記封止樹脂から露出する第２端子部と、
前記第３電極に導通し、前記封止樹脂から露出する第３端子部と、
前記第４電極に導通し、前記封止樹脂から露出する第４端子部と、
前記第１半導体素子が搭載された第１アイランド部と、
前記第２半導体素子が搭載された第２アイランド部と、
を備えており、
第１方向に見て、前記第１方向に直交する第２方向に沿う第１仮想線と、前記第１方向および前記第２方向の双方に直交する第３方向に沿う第２仮想線とによって分割される４象限を定義し、
前記第１端子部が配置される領域を第１象限として、前記第１象限の前記第２方向の隣を第２象限、前記第２象限の前記第３方向の隣であって前記第１象限の対角である第３象限、前記第１象限の前記第３方向の隣かつ前記第３象限の前記第２方向の隣を第４象限と定義した場合、
前記第２端子部が前記第２象限に配置され、前記第３端子部が前記第３象限に配置され、前記第４端子部が前記第４象限に配置される、ことを特徴とする半導体装置。
［付記２］
前記封止樹脂は、前記第１方向に見て、各々が前記第２方向に沿って延びる一対の第１端縁と、各々が前記第３方向に沿って延びる一対の第２端縁とを有している、付記１に記載の半導体装置。
［付記３］
前記第１仮想線は、前記第２端縁の中央を通り、
前記第２仮想線は、前記第１端縁の中央を通る、付記２に記載の半導体装置。
［付記４］
前記第１半導体素子と前記第１アイランド部とを接合する第１導電性接合材をさらに備えており、
前記第１半導体素子は、前記第１方向において、互いに反対側を向く第１主面および第１裏面を有しており、
前記第１電極は、前記第１裏面において露出し、
前記第２電極は、前記第１主面において露出しており、
前記第１電極と前記第１アイランド部とが前記第１導電性接合材を介して導通しており、
前記第１端子部と前記第１アイランド部とが繋がっている、付記２または付記３に記載の半導体装置。
［付記５］
前記第２半導体素子と前記第２アイランド部とを接合する第２導電性接合材をさらに備えており、
前記第２半導体素子は、前記第１方向において、互いに反対側を向く第２主面および第２裏面を有しており、
前記第３電極は、前記第２裏面において露出し、
前記第４電極は、前記第２主面において露出しており、
前記第３電極と前記第２アイランド部とが前記第２導電性接合材を介して導通しており、
前記第３端子部と前記第２アイランド部とが繋がっている、付記４に記載の半導体装置。
［付記６］
前記第１アイランド部と前記第２アイランド部とは、前記第３方向に並んでいる、付記５に記載の半導体装置。
［付記７］
前記第１半導体素子は、前記第１方向に見て、前記第１アイランド部のうち、前記第２方向において前記第２端子部が配置されている側に、実装されており、
前記第２半導体素子は、前記第１方向に見て、前記第２アイランド部のうち、前記第２方向において前記第４端子部が配置されている側に、実装されている、付記６に記載の半導体装置。
［付記８］
前記第１端子部と前記第２端子部とは、前記第２方向に見て重なり、
前記第３端子部と前記第４端子部とは、前記第２方向に見て重なる、付記６または付記７に記載の半導体装置。
［付記９］
各々が前記封止樹脂から露出する第５端子部および第６端子部をさらに備えており、
前記第１半導体素子は、第５電極をさらに有しており、
前記第２半導体素子は、第６電極をさらに有しており、
前記第５端子部は、前記第５電極に導通し、
前記第６端子部は、前記第６電極に導通する、付記８に記載の半導体装置。
［付記１０］
前記第５電極は、前記第１主面において露出し、
前記第６電極は、前記第２主面において露出する、付記９に記載の半導体装置。
［付記１１］
前記第１アイランド部は、前記第３方向に見て、前記第１端子部と前記第２端子部との間に配置されており、
前記第２アイランド部は、前記第３方向に見て、前記第３端子部と前記第２端子部との間に配置されている、付記１０に記載の半導体装置。
［付記１２］
前記第１端子部と前記第４端子部とは、前記一対の第２端縁の一方において露出しており、
前記第２端子部と前記第３端子部とは、前記一対の第２端縁の他方において露出している、付記１１に記載の半導体装置。
［付記１３］
前記第１端子部と前記第４端子部とは、前記第３方向に見て重なり、
前記第２端子部と前記第３端子部とは、前記第３方向に見て重なる、付記１２に記載の半導体装置。
［付記１４］
前記第５端子部は、前記第３方向に見て、前記第２端子部および前記第３端子部に重なり、
前記第６端子部は、前記第３方向に見て、前記第１端子部および前記第４端子部に重なる、付記１３に記載の半導体装置。
［付記１５］
前記第２端子部は、前記第３端子部と前記第５端子部との間に配置されており、
前記第４端子部は、前記第１端子部と前記第６端子部との間に配置されている、付記１４に記載の半導体装置。
［付記１６］
前記第１端子部および前記第２端子部はともに、前記第３方向に見て、前記第１アイランド部に重なり、
前記第３端子部および前記第４端子部はともに、前記第３方向に見て、前記第１アイランド部に重なる、付記１０に記載の半導体装置。
［付記１７］
前記第１端子部と前記第２端子部とは、前記一対の第１端縁の一方において露出しており、
前記第３端子部と前記第４端子部とは、前記一対の第１端縁の他方において露出している、付記１６に記載の半導体装置。
［付記１８］
前記第１端子部と前記第２端子部とは、前記第２方向に見て重なり、
前記第３端子部と前記第４端子部とは、前記第２方向に見て重なる、付記１７に記載の半導体装置。
［付記１９］
前記第５端子部は、前記第２方向に見て、前記第１端子部および前記第２端子部に重なり、
前記第６端子部は、前記第２方向に見て、前記第３端子部および前記第４端子部に重なる、付記１８に記載の半導体装置。
［付記２０］
前記第５端子部は、前記第３方向に見て、前記第１端子部と前記第２端子部との間に配置され、
前記第６端子部は、前記第３方向に見て、前記第３端子部と前記第４端子部との間に配置されている、付記１９に記載の半導体装置。
［付記２１］
前記第１半導体素子および前記第２半導体素子はともに、スイッチング素子である、付記１ないし付記２０のいずれかに記載の半導体装置。
［付記２２］
前記スイッチング素子は、ＭＯＳＦＥＴである、付記２１に記載の半導体装置。
［付記２３］
前記第１電極および前記第３電極はそれぞれ、ドレイン電極であり、
前記第２電極および前記第４電極はそれぞれ、ソース電極である、付記２２に記載の半導体装置。
［付記２４］
付記１ないし付記２３のいずれかに記載の半導体装置と、
一端が前記第１端子部に接続され、他端が前記第４端子部に接続され、前記第１半導体素子の前記第１電極と前記第２半導体素子の前記第４電極との間に電圧を印加するコンデンサと、
前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第３電極との接続点に接続され、前記半導体装置からの出力電圧を平滑化するインダクタと、
前記第１半導体素子および前記第２半導体素子それぞれのオン状態とオフ状態との切り替えを制御するドライブ回路と、
少なくとも、前記半導体装置、前記コンデンサおよび前記インダクタを実装する回路基板と、を備えることを特徴とする電力変換装置。
Ａ１０～Ａ１４，Ａ２０，Ａ２１，Ａ３０：半導体装置
１０，２０：半導体素子
１０１，２０１：主面
１０２，２０２：裏面
１１，２１：ソース電極
１２，２２：ゲート電極
１３，２３：ドレイン電極
３０ ：封止樹脂
３０１ａ，３０１ｂ：第１端縁
３０２ａ，３０２ｂ：第２端縁
３１ ：樹脂主面
３２ ：樹脂裏面
３３１ ：樹脂側面
３３２ ：樹脂側面
３３３ ：樹脂側面
３３４ ：樹脂側面
３０９ ：凹部
４０ ：ボンディングワイヤ
４１ ：第１ワイヤ
４２ ：第２ワイヤ
４３ ：第３ワイヤ
４４ ：第４ワイヤ
５０ ：リードフレーム
５１ ：第１リード
５１１ ：アイランド部
５１２ ：端子部
５１３ ：連結部
５１４ ：延出部
５２ ：第２リード
５２１ ：パッド部
５２２ ：端子部
５２３ ：連結部
５３ ：第３リード
５３１ ：アイランド部
５３２ ：端子部
５３３ ：連結部
５３４ ：延出部
５４ ：第４リード
５４１ ：パッド部
５４２ ：端子部
５４３ ：連結部
５５ ：第５リード
５５１ ：パッド部
５５２ ：端子部
５６ ：第６リード
５６１ ：パッド部
５６２ ：端子部
５７ ：第７リード
５８ ：第８リード
５０９ ：凹部
６１ ：導電性接合材
６２ ：導電性接合材
Ｂ１，Ｂ２：電力変換装置
ＢＣ ：回路基板
７１ ：第１配線パターン
７２ ：第２配線パターン
７３ ：第３配線パターン
７４ ：第４配線パターン
７５ ：第５配線パターン
８１，８２：電子部品
Ｃ１，Ｃ２：コンデンサ
Ｄｒ ：ドライブ回路
Ｌ１ ：インダクタ
Ｔ１～Ｔ４，Ｔ５１～Ｔ５６：端子

Claims (27)

  1. 第１電極および第２電極を有する第１半導体素子と、
    第３電極および第４電極を有する第２半導体素子と、
    前記第１半導体素子および前記第２半導体素子を覆う封止樹脂と、
    前記第１電極に導通し、前記封止樹脂から露出する第１端子部と、
    前記第２電極に導通し、前記封止樹脂から露出する第２端子部と、
    前記第３電極に導通し、前記封止樹脂から露出する第３端子部と、
    前記第４電極に導通し、前記封止樹脂から露出する第４端子部と、
    前記第１半導体素子が搭載された第１アイランド部と、
    前記第２半導体素子が搭載された第２アイランド部と、
    前記第２端子部に繋がる第１パッド部と、
    前記第２電極と前記第１パッド部とに接合された第１接続部材と、
    を備えており、
    第１方向に見て、前記第１方向に直交する第２方向に沿う第１仮想線と、前記第１方向および前記第２方向の双方に直交する第３方向に沿う第２仮想線とによって分割される４象限を定義し、
    前記第１端子部が配置される領域を第１象限として、前記第１象限の前記第２方向の隣を第２象限、前記第２象限の前記第３方向の隣であって前記第１象限の対角である第３象限、前記第１象限の前記第３方向の隣かつ前記第３象限の前記第２方向の隣を第４象限と定義した場合、
    前記第２端子部が前記第２象限に配置され、前記第３端子部が前記第３象限に配置され、前記第４端子部が前記第４象限に配置され、
    前記第１パッド部は、前記第１接続部材が接合された第１接合面および前記第１方向において前記第１接合面と反対側を向く第１底面を有し、
    前記第１接合面および前記第１底面の各々は、前記封止樹脂に覆われており、
    前記封止樹脂は、前記第１方向において前記第１底面と同じ方向を向く樹脂裏面と、各々が前記樹脂裏面に繋がる複数の樹脂側面と、前記樹脂裏面から前記第１方向に窪むとともに前記複数の樹脂側面の各々から前記第２方向に窪む樹脂凹部と、を有し、
    前記第１端子部、前記第２端子部、前記第３端子部および前記第４端子部の各々は、前記樹脂凹部に繋がる端子凹部を有する、
    ことを特徴とする半導体装置。
  2. 前記第４端子部に繋がる第２パッド部と、
    前記第４電極と前記第２パッド部とに接合された第２接続部材と、
    を備えており、
    前記第２パッド部は、前記第２接続部材が接合された第２接合面および前記第１方向において前記第２接合面と反対側を向く第２底面を有し、
    前記第２接合面および前記第２底面の各々は、前記封止樹脂に覆われている、
    請求項１に記載の半導体装置。
  3. 前記封止樹脂は、前記第１方向に見て、各々が前記第２方向に沿って延びる一対の第１端縁と、各々が前記第３方向に沿って延びる一対の第２端縁とを有している、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第１仮想線は、前記第２端縁の中央を通り、
    前記第２仮想線は、前記第１端縁の中央を通る、
    請求項３に記載の半導体装置。
  5. 前記第１半導体素子と前記第１アイランド部とを接合する第１導電性接合材をさらに備えており、
    前記第１半導体素子は、前記第１方向において、互いに反対側を向く第１主面および第１裏面を有しており、
    前記第１電極は、前記第１裏面において露出し、
    前記第２電極は、前記第１主面において露出しており、
    前記第１電極と前記第１アイランド部とが前記第１導電性接合材を介して導通しており、
    前記第１端子部と前記第１アイランド部とが繋がっている、
    請求項３または請求項４に記載の半導体装置。
  6. 前記第２半導体素子と前記第２アイランド部とを接合する第２導電性接合材をさらに備えており、
    前記第２半導体素子は、前記第１方向において、互いに反対側を向く第２主面および第２裏面を有しており、
    前記第３電極は、前記第２裏面において露出し、
    前記第４電極は、前記第２主面において露出しており、
    前記第３電極と前記第２アイランド部とが前記第２導電性接合材を介して導通しており、
    前記第３端子部と前記第２アイランド部とが繋がっている、
    請求項５に記載の半導体装置。
  7. 前記第１アイランド部と前記第２アイランド部とは、前記第３方向に並んでいる、
    請求項６に記載の半導体装置。
  8. 前記第１半導体素子は、前記第１方向に見て、前記第１アイランド部のうち、前記第２方向において前記第２端子部が配置されている側に、実装されており、
    前記第２半導体素子は、前記第１方向に見て、前記第２アイランド部のうち、前記第２方向において前記第４端子部が配置されている側に、実装されている、
    請求項７に記載の半導体装置。
  9. 前記第１端子部と前記第２端子部とは、前記第２方向に見て重なり、
    前記第３端子部と前記第４端子部とは、前記第２方向に見て重なる、
    請求項７または請求項８に記載の半導体装置。
  10. 各々が前記封止樹脂から露出する第５端子部および第６端子部をさらに備えており、
    前記第１半導体素子は、第５電極をさらに有しており、
    前記第２半導体素子は、第６電極をさらに有しており、
    前記第５端子部は、前記第５電極に導通し、
    前記第６端子部は、前記第６電極に導通し、
    前記第５端子部および前記第６端子部の各々は、前記樹脂凹部に繋がる端子凹部を有する、
    請求項９に記載の半導体装置。
  11. 前記第５端子部に繋がる第３パッド部と、
    前記第５電極と前記第３パッド部とに接合された第３接続部材と、
    を備えており、
    前記第３パッド部は、前記第３接続部材が接合された第３接合面および前記第１方向において前記第３接合面と反対側を向く第３底面を有し、
    前記第３接合面および前記第３底面の各々は、前記封止樹脂に覆われている、
    請求項１０に記載の半導体装置。
  12. 前記第６端子部に繋がる第４パッド部と、
    前記第６電極と前記第４パッド部とに接合された第４接続部材と、
    を備えており、
    前記第４パッド部は、前記第４接続部材が接合された第４接合面および前記第１方向において前記第４接合面と反対側を向く第４底面を有し、
    前記第４接合面および前記第４底面の各々は、前記封止樹脂に覆われている、
    請求項１０または請求項１１に記載の半導体装置。
  13. 前記第５電極は、前記第１主面において露出し、
    前記第６電極は、前記第２主面において露出する、
    請求項１０ないし請求項１２のいずれか一項に記載の半導体装置。
  14. 前記第１アイランド部は、前記第３方向に見て、前記第１端子部と前記第２端子部との間に配置されており、
    前記第２アイランド部は、前記第３方向に見て、前記第３端子部と前記第４端子部との間に配置されている、
    請求項１３に記載の半導体装置。
  15. 前記第１端子部と前記第４端子部とは、前記一対の第２端縁の一方において露出しており、
    前記第２端子部と前記第３端子部とは、前記一対の第２端縁の他方において露出している、
    請求項１４に記載の半導体装置。
  16. 前記第１端子部と前記第４端子部とは、前記第３方向に見て重なり、
    前記第２端子部と前記第３端子部とは、前記第３方向に見て重なる、
    請求項１５に記載の半導体装置。
  17. 前記第５端子部は、前記第３方向に見て、前記第２端子部および前記第３端子部に重なり、
    前記第６端子部は、前記第３方向に見て、前記第１端子部および前記第４端子部に重なる、
    請求項１６に記載の半導体装置。
  18. 前記第２端子部は、前記第３端子部と前記第５端子部との間に配置されており、
    前記第４端子部は、前記第１端子部と前記第６端子部との間に配置されている、
    請求項１７に記載の半導体装置。
  19. 前記第１端子部および前記第２端子部はともに、前記第３方向に見て、前記第１アイランド部に重なり、
    前記第３端子部および前記第４端子部はともに、前記第３方向に見て、前記第１アイランド部に重なる、
    請求項１３に記載の半導体装置。
  20. 前記第１端子部と前記第２端子部とは、前記一対の第１端縁の一方において露出しており、
    前記第３端子部と前記第４端子部とは、前記一対の第１端縁の他方において露出している、
    請求項１９に記載の半導体装置。
  21. 前記第１端子部と前記第２端子部とは、前記第２方向に見て重なり、
    前記第３端子部と前記第４端子部とは、前記第２方向に見て重なる、
    請求項２０に記載の半導体装置。
  22. 前記第５端子部は、前記第２方向に見て、前記第１端子部および前記第２端子部に重なり、
    前記第６端子部は、前記第２方向に見て、前記第３端子部および前記第４端子部に重なる、
    請求項２１に記載の半導体装置。
  23. 前記第５端子部は、前記第３方向に見て、前記第１端子部と前記第２端子部との間に配置され、
    前記第６端子部は、前記第３方向に見て、前記第３端子部と前記第４端子部との間に配置されている、
    請求項２２に記載の半導体装置。
  24. 前記第１半導体素子および前記第２半導体素子はともに、スイッチング素子である、
    請求項１ないし請求項２３のいずれか一項に記載の半導体装置。
  25. 前記スイッチング素子は、ＭＯＳＦＥＴである、
    請求項２４に記載の半導体装置。
  26. 前記第１電極および前記第３電極はそれぞれ、ドレイン電極であり、
    前記第２電極および前記第４電極はそれぞれ、ソース電極である、
    請求項２５に記載の半導体装置。
  27. 請求項１ないし請求項２６のいずれか一項に記載の半導体装置と、
    一端が前記第１端子部に接続され、他端が前記第４端子部に接続され、前記第１半導体素子の前記第１電極と前記第２半導体素子の前記第４電極との間に電圧を印加するコンデンサと、
    前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第３電極との接続点に接続され、前記半導体装置からの出力電圧を平滑化するインダクタと、
    前記第１半導体素子および前記第２半導体素子それぞれのオン状態とオフ状態との切り替えを制御するドライブ回路と、
    少なくとも、前記半導体装置、前記コンデンサおよび前記インダクタを実装する回路基板と、を備える、
    ことを特徴とする電力変換装置。
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