JP2005347369A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 チップ部品を有する半導体装置における小型化を図る。
【解決手段】 半導体チップ３と、半導体チップ３の周囲に配置された複数のインナリード５ａと、インナリード５ａの端部と絶縁性の接着剤を介して接続し、かつ半導体チップ３と接着剤を介して接続するシート部材８と、それぞれインナリード５ａに一体で繋がる複数のアウタリード５ｂと、半導体チップ３のパッド３ｃと複数のインナリード５ａとをそれぞれ接続する複数のワイヤ６と、半導体チップ３と複数のインナリード５ａとの間の領域において複数のインナリード５ａのリード列に沿って配置されたバーリード５ｃとを有し、表面実装部品であるチップ部品が、半導体チップ３と複数のインナリード５ａとの間の領域において、ワイヤ６の下部に配置されているとともに、バーリード５ｃ上に搭載されており、チップ部品を有するＱＦＰ１の小型化を図ることができる。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、チップ部品を有する半導体装置およびその製造方法に適用して有効な技術に関する。
従来の電子装置（半導体装置）では、第１の電気回路を構成する集積回路構成素子と非集積回路構成素子とは互いに接続され、次に被覆成形層により被覆成形されることにより標準パッケージを形成している（例えば、特許文献１参照）。
また、従来の電源装置は、所定のタイミングでエネルギーを供給するエネルギー供給回路と、エネルギー供給回路から供給されるエネルギーを受け取り、そのエネルギーを保存するエネルギー保存回路とを備えている（例えば、特許文献２参照）。
さらに、従来の半導体装置は、半導体チップ内の回路部ごとにバスバーを分離して接続することにより、前記回路部ごとに電源を供給することができ、さらにインナリードのピッチに無関係にバスバーへ接続できる特徴を生かして、パッドのピッチをインナリードのピッチより小さくしたり、パッドを千鳥配置にするなどして、電源用のパッドを増やしたり、従来電源用に使用していたリードを信号用などに利用する（例えば、特許文献３参照）。
特開平１０−２０９３６５号公報（図１） 特開２００２−３０５２４８号公報（図１） ＷＯ ０３／１０５２２６ Ａ１公報（図５６）
一般に、半導体チップと外部素子を組み合わせた回路では、寄生素子（Ｒ／Ｃ／Ｌ）が大きくなるため、そのロス分を配慮した大きな実装面積が必要となる。つまり、寄生素子によって性能が低下するのを防ぐために実装に大きな面積が必要となる。
本発明者は、チップ部品を有する半導体装置の小型化について検討した。その結果、汎用タイプの半導体装置内にチップ部品を組み込むのは、困難であるとともに、パッケージサイズが特殊なものになるという問題を見出した。
特に、外部素子がインダクタ素子の場合、半導体チップ上にインダクタ素子を形成すると、インダクタ素子の占有面積が大きくなって半導体チップが大型化し、これにより、半導体チップの歩留りが低下したり、半導体チップの取り数が減少して結果的にコスト高を招くという問題を見出した。
なお、前記特許文献１（特開平１０−２０９３６５号公報）には、チップ部品と半導体チップを混載する構造についての開示はあるが、パッケージ内のスペースの有効活用を図る技術についての記載はない。
また、前記特許文献２（特開２００２−３０５２４８号公報）には、半導体チップ上にインダクタ素子を形成したＤＣ−ＤＣ変換器を搭載して変換効率の向上を図る技術についての開示はあるが、半導体チップの大型化を防ぐ技術についての記載はない。
さらに、前記特許文献３（ＷＯ ０３／１０５２２６ Ａ１公報）には、チップ−インナリード間にリング状のバスバーを配置した構造についての記載はあるが、パッケージ内にチップ部品を埋め込んだ構造についての記載はない。
本発明の目的は、チップ部品を有する半導体装置において小型化を図ることができる半導体装置およびその製造方法を提供することにある。
また、本発明の他の目的は、チップ部品を有する半導体装置において電気的特性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
さらに、本発明の他の目的は、実装工程の簡略化を図ることができる半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、複数のリードと、前記複数のリードそれぞれの端部と接続するシート部材と、その主面に半導体素子および複数の電極を有しており、前記複数のリードの内側に配置され、さらに前記シート部材と接続する半導体チップと、前記半導体チップの周囲に配置された複数のリードと、前記半導体チップの電極と前記複数のリードとをそれぞれ電気的に接続する導電性の複数のワイヤと、前記半導体チップと前記複数のリードとの間の領域において前記ワイヤの下部に配置された表面実装部品であるチップ部品とを有するものである。
さらに、本発明は、複数のリードと、前記複数のリードそれぞれの端部と接続するシート部材と、その主面に半導体素子および複数の電極を有しており、前記複数のリードの内側に配置され、さらに前記シート部材と接続する半導体チップと、前記半導体チップの周囲に配置された複数のリードと、前記半導体チップの電極と前記複数のリードとをそれぞれ電気的に接続する導電性の複数のワイヤと、前記半導体チップおよび前記複数のワイヤを封止する封止体と、前記半導体チップの外部で、かつ前記封止体の内部に配置されており、インダクタ素子を備えた第１の受動部品とを有するものである。
また、本発明は、シート部材と複数のリードの端部とが絶縁性接着剤を介して接合されたリードフレームを準備する工程と、前記シート部材におけるチップ搭載部の外側で、かつ前記複数のリードより内側の領域に表面実装部品であるチップ部品を搭載する工程と、前記チップ部品搭載後、前記シート部材の前記チップ搭載部に半導体チップを搭載する工程と、前記半導体チップの主面の複数の電極と前記複数のリードそれぞれを導電性の複数のワイヤでそれぞれ電気的に接続する工程と、前記半導体チップおよび前記複数のリードを樹脂封止して封止体を形成する工程と、前記リードフレームから前記複数のリードを分離して個片化する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
チップ部品を有する半導体装置において、前記チップ部品が半導体チップと複数のリードとの間の領域で、かつワイヤの下部に配置されていることにより、ワイヤの下部の空きスペースを有効に利用することができる。これにより、チップ部品を有する半導体装置の小型化を図ることができる。また、半導体装置の封止体の内部にチップ部品を配置することにより、半導体装置の外側にチップ部品を実装した場合に比較して寄生素子（Ｒ／Ｃ／Ｌ）によるロスを低減することができ、回路の高性能化を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図およびチップ部品の拡大接続図、図２は図１に示すＺ部のチップ部品の構成図、図３は図１に示すＺ部のチップ部品の変形例の構成図、図４は本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図、図５は本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図およびチップ部品の拡大接続図、図６は図５に示すチップ部品の接続状態を示す構成図、図７は本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図およびチップ部品の拡大接続図、図８は本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図およびチップ部品の拡大接続図、図９は本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す拡大部分平面図、図１０は図９に示すチップ部品の接続状態を示す構成図、図１１は図１０に示すチップ部品の回路図および特性図、図１２は図１０に示す他のチップ部品の回路図、図１３は本発明の実施の形態１の変形例の半導体装置におけるチップ部品の接続状態を示す平面図、図１４は図１３に示す半導体装置の回路構成を示す回路ブロック図、図１５は図１４に示す回路構成における降圧回路の一例を示す回路接続図、図１６は図１５に示す降圧回路の一例を用いた等価回路図、図１７は図１６に示す回路構成における回路接続図、図１８は図１５に示す降圧回路の変形例を用いた等価回路図、図１９は図１８に示す回路構成における回路接続図、図２０は図１４に示す回路構成における昇圧回路の一例を示す回路接続図、図２１は図２０に示す昇圧回路の一例を用いた等価回路図、図２２は図２１に示す回路構成における回路接続図、図２３は図１に示す半導体装置の組み立てにおけるリードフレームの構造とチップ部品付け状態の一例を示す平面図、図２４は図１に示す半導体装置の組み立てにおけるダイボンディング完了時の構造の一例を示す平面図、図２５は図１に示す半導体装置の組み立てにおけるワイヤボンディング完了時と樹脂封止完了時の構造の一例を示す平面図、図２６は図１に示す半導体装置の組み立てにおけるリードフレームの構造とチップ部品付け状態の一例を示す断面図、図２７は図１に示す半導体装置の組み立てにおけるダイボンディング完了時の構造の一例を示す断面図、図２８は図１に示す半導体装置の組み立てにおけるワイヤボンディング完了時と樹脂封止完了時の構造の一例を示す断面図である。
図１に示す本実施の形態１の半導体装置は、チップ部品が半導体チップ３の外側で、かつ封止体７（図２５参照）の内部に配置された樹脂封止型の多ピンの半導体パッケージであり、ここでは、封止体７の４辺それぞれに複数のアウタリード５ｂが突出し、かつ各アウタリード５ｂがガルウィング状に曲げ成形されたＱＦＰ（Quad Flat Package)１を一例として取り上げて説明する。
多ピンのＱＦＰ１の場合、各インナリード５ａのチップ側の端部は、半導体チップ３に近づくにつれてその１本当たりの配置可能面積が小さく、リード密度が高くなるため、各インナリード５ａの端部が半導体チップ３に近づける距離には限界があり、その結果、各インナリード５ａの端部と半導体チップ３との間には、空き領域ができる傾向にある。そこで、本実施の形態１のＱＦＰ１は、多ピンのＱＦＰ１において、各インナリード５ａの端部と半導体チップ３との間の空き領域を有効に活用するものであり、チップ部品を半導体チップ３とインナリード５ａの端部との間の空き領域に配置することにより、ＱＦＰ１の小型化や高性能化を図るものである。
なお、本実施の形態１では、半導体チップ３とインナリード５ａの端部との間の空き領域に、共通リードであるバーリード５ｃが設けられている場合を説明する。
ＱＦＰ１の詳細構成について説明すると、図２８に示すように、その主面３ａに半導体素子および複数の電極であるパッド３ｃを有しており、Memory（メモリ）、Logic （ロジック）、Analog（アナログ）、IOAC、IODCなどの集積回路が形成された半導体チップ３と、半導体チップ３の周囲に配置された複数のリードであるインナリード５ａと、インナリード５ａの端部と絶縁性接着剤２５を介して接続し、かつ半導体チップ３の裏面３ｂと銀ペースト４などの接着剤を介して接続する絶縁性のシート部材８と、それぞれインナリード５ａに一体で繋がり、外部に露出する複数のアウタリード５ｂと、半導体チップ３のパッド３ｃと複数のインナリード５ａそれぞれとを電気的に接続する導電性の複数のワイヤ６と、半導体チップ３と複数のインナリード５ａとの間の領域において複数のインナリード５ａのリード列に沿って配置された複数のリング状のバーリード（共通リード）５ｃとを有し、表面実装部品であるチップ部品が、半導体チップ３と複数のインナリード５ａとの間の領域において、ワイヤ６の下部に配置されているとともに、バーリード５ｃ上に搭載されている。
例えば、図１に示すＱＦＰ１では、チップ−インナリード間に３本のバーリード５ｃが配置されている。なお、図１のＸ部に示すチップ部品は、チップコンデンサ２であり、その大きい方（Ｂ）の一般的なサイズは、0.６ｍｍ×0.３ｍｍである。また、小さい方（Ａ）の一般的なサイズは、0.４ｍｍ×0.２ｍｍである。そこで、バーリード５ｃのリード幅を、例えば、0.２５ｍｍ、リード間の隙間を0.１５ｍｍとすると、（0.２５ｍｍ＋0.１５ｍｍ）×３＝1.２ｍｍとなり、大きい方のチップコンデンサ２の長手方向（0.６ｍｍ）であっても３本のバーリード５ｃ上に十分に配置可能である。
図１のＸ部に示すように、３本のバーリード５ｃは、例えば、Ｖｄｄｑ、Ｖｓｓ、Ｖｄｄであり、Ｘ部のＡおよびＢのチップコンデンサ２は、例えば、ＶｓｓおよびＶｄｄとそれぞれ接続する。また、Ｘ部のＣのチップコンデンサ２は、Ｖｄｄｑ、ＶｓｓおよびＶｄｄとそれぞれ接続する。その際、チップコンデンサ２それぞれの主面２ａの電極２ｂと、それぞれのバーリード５ｃとを、直接半田接続によって電気的に接続することが好ましい。
このように、Ｖｄｄ−Ｖｓｓ間で接続するバイパスコンデンサ素子を有したチップ部品を、動作回路の近傍の端部に配置し、かつその際、直接半田接続によってバーリード５ｃに接続することにより、電源／ＧＮＤの安定化を図ることができる。
次に、図１のＹ部に示すように、Ｄのチップ抵抗１０とＥのチップインダクタ９とを半導体チップ３の外側に配置してレギュレータなどの昇圧回路（ＤＣコンバータ）用としてもよい。
また、図１のＹ部のＦのチップ部品のように、ダンピング抵抗素子を有したチップ抵抗１１をバーリード５ｃ上に配置してこのチップ抵抗１１の電極１１ａと半導体チップ３のパッド３ｃ、およびインナリード５ａをそれぞれワイヤ６で接続して信号波形のバウンスを緩和させることができる。すなわち、信号の波形の乱れを緩和したり、放射ノイズを低減することができる。
なお、チップ抵抗１１は、バーリード５ｃに絶縁性接着剤２８を介して接続されている。すなわち、チップ抵抗１１の電極１１ａとその下部のバーリード５ｃとは、絶縁されていなければならないため、チップ抵抗１１はその裏面１１ｂが絶縁性接着剤２８を介して接続されている。このようにバーリード５ｃ上にチップ抵抗１１などのチップ部品を配置してチップ−インナリード間のスペースを有効に活用することができる。
次に、図１のＺ部のチップ部品は、図２に示すアンテナ素子１２ａを有したＧのアンテナチップ１２などであり、アンテナ素子１２ａと送受信回路１２ｂを接続して送受信アンテナとして活用することができる。また、図１のＺ部のチップ部品は、図３に示すように、そのアンテナ素子１２ａを充電制御系１２ｃと接続したＨのアンテナチップ１２とすることにより、電波受信による起電力発生手段として活用することができる。
次に、図４の変形例は、チップ−インナリード間に配置するバーリード５ｃの数を４本とするものであり、Ｖｄｄｑ、Ｖｓｓ、Ｖｄｄの接地電位を交互に配置している。この場合、チップ部品は、ワイヤ接続ではなく、半田などを用いた直接接続が好ましい。
また、図５の変形例は、図１のＹ部のＦのチップ部品のように、ダンピング抵抗素子を有するチップ抵抗１１をバーリード５ｃ上に配置する際に、ワイヤ高さを低くする構造を示したものである。
すなわち、図６に示すように、チップ抵抗１１の電極１１ａを、分割されて相互に絶縁された２つのバーリード５ｃに別々に直接半田付け（銀ペースト付けでもよい）などで接続し、さらに、チップ抵抗１１の電極１１ａに対してワイヤ接続するのではなく、これらの電極１１ａと個々に接続され、かつ相互に絶縁された２つのバーリード５ｃに対して別々に半導体チップ３のパッド３ｃとインナリード５ａとをワイヤ接続するものである。
したがって、この場合のチップ抵抗１１には、その表裏面のうちの何れか一方の片面に電極１１ａが形成されていればよく、必ずしも表裏両面に電極１１ａが形成されていなくてもよい。
これにより、半導体チップ３とインナリード５ａとのワイヤ接続の途中に、ダンピング抵抗素子を有したチップ抵抗１１を介在させるため、信号波形のバウンスを緩和させることができるとともに、それぞれのバーリード５ｃに対してワイヤ接続を行うため、図１のＹ部のＦのチップ抵抗１１のワイヤ高さに比較してワイヤ高さを低くすることができる。
その結果、バーリード上へのチップ部品の実装において高さを低く抑えた構造を実現することができる。
また、図７に示す変形例は、チップ抵抗１１の表裏両面に電極１１ａが形成されている場合であり、その際、表面側の電極１１ａをインナリード５ａとワイヤ６で接続し、裏面側の電極１１ａをバーリード５ｃと半田接続し、さらにこのバーリード５ｃがワイヤ６を介して半導体チップ３のパッド３ｃと接続されている。
このように、チップ抵抗１１の表裏両面に電極１１ａが形成されている場合であっても、これら電極１１ａとインナリード５ａやパッド３ｃとをワイヤ６で接続することができる。
次に、図８に示す変形例は、その拡大平面図および拡大断面図に示すように、チップ−インナリード間のバーリード５ｃが配置されていない空き領域のシート部材８上にチップ部品を搭載するものである。すなわち、半導体チップ３と複数のインナリード５ａとの間の領域に、複数のバーリード５ｃが複数のインナリード５ａのリード列に沿って配置されており、これら複数のバーリード５ｃのうち最も内側に配置されたバーリード５ｃと半導体チップ３との間の領域のシート部材８上にチップ部品が配置されているものである。チップ−インナリード間に配置されるバーリード５ｃの本数が１〜２本で比較的少ない場合に、最も内側のバーリード５ｃと半導体チップ３との間の領域を有効に活用するものである。その場合、例えば、チップ部品として、ダンピング抵抗素子を有したチップ抵抗１１を配置することにより、チップ−インナリード間の信号波形のバウンスを緩和させることができる。
次に、図９に示す変形例は、チップ部品が保護素子を有している場合であり、チップ−インナリード間に、ダイオード１３ａなどの保護素子を有したチップ部品であるチップダイオード１３を、図１０に示すように各バーリード５ｃと半田付けなどで電気的に接続させて配置する。保護素子がＥＳＤ（Electro Static Discharge) 保護素子の場合、図１１や図１２の例に示すように、範囲外の電圧によるノイズをチップ−インナリード間の信号にのらないように保護することができる。例えば、インナリード５ａから電源電位よりも高い電圧が入力された時に、正か負かによってチップダイオード１３でノイズ電位を逃がすことができる。チップダイオード１３は、＋側サージからの保護、または−側サージからの保護などで用途を使い分ける。
なお、ＥＳＤ保護素子は、抵抗素子であってもよい。
また、保護素子は、例えば、フェライトチップからなるＥＭＣ（Electro Magnetic Compatibility) 保護素子であってもよく、同様に、電源／信号ノイズの対策として使用する。
次に、インダクタ素子を有するチップ部品が組み込まれた変形例の半導体装置について説明する。
半導体装置においてチップ上にインダクタ素子を形成しようとすると、チップ面積が大きくなり歩留りが低下する。したがって、チップ上にはインダクタ素子を形成せず、図１３に示す本実施の形態１の半導体装置のように、半導体チップ３の外側で、かつ封止体７（図２５参照）の内部にチップインダクタ１４を配置する。さらに、チップコンデンサ１５も同様の位置に配置して、チップインダクタ１４とチップコンデンサ１５との組み合わせでＬＣフィルタ１６を形成する。
図１４は電源レギュレータの回路図であり、ＳＷ１７、ローパスフィルタ１８、エラーアンプ１９、ＰＷＭ（パルス幅変換制御スイッチングレギュレータ）２０などから構成され、ローパスフィルタ１８にチップインダクタ１４やチップコンデンサ１５を使用する際に、チップ上にチップインダクタ１４やチップコンデンサ１５を形成しようとすると、半導体チップ３が非常に大きくなり、したがって、図１３に示す半導体装置のように、半導体チップ３の外側で、かつ封止体７（図２５参照）の内部に、チップ部品によるチップインダクタ１４とチップコンデンサ１５とを配置することにより、電気抵抗を低減し、かつ応答性を向上させた半導体装置を実現できる。
次に、図１５は、チップインダクタ１４とチップコンデンサ１５とからなるＬＣフィルタ１６が、チップ−インナリード間に配置されたＤＣ−ＤＣコンバータ（降圧回路）の回路図である。制御回路２１に接続されたハイサイド／ロウサイドそれぞれのトランジスタ２２のスイッチングによって発生する電流がパルス状となり、インダクタンス／容量負荷のＬ／Ｃに対して、脈流状の電流として印加されるが、その際の電流は、Ｉ＝Ｉo（ＤＣ）−（ΔＶo／Ｌ）×Δｔ（脈流）となり、Ｌが大きいと脈流の電流は小さくなる。
また、ｔが短い（周波数高い）と同様に脈流の電流が小さくなる。そこで、ＬやＣをパッケージ内に組み込むことで寄生素子を小さくし、大きな負荷を駆動できる程度に周波数を高くすることにより、内部組み込みによって大きなＬを確保できない分をカバーする。さらに、出力に接続するコンデンサ（Ｃ）は、電源用のバーリード５ｃの空間をチップ容量Ｃにあてることで、Ｃ値を大きく確保することができ、さらに、脈流を低くして平滑化することができる。
図１５に示す回路構成を本実施の形態１の半導体装置に組み込んだ降圧回路の一例を図１６および図１７に示す。
図１６に示す半導体装置は、半導体チップ３の外部に配置されているとともに、封止体７（図２５参照）の内部に配置され、かつインダクタ素子を備えた第１の受動部品であるチップインダクタ１４と、チップインダクタ１４と同様の領域に配置され、かつコンデンサ素子を有する第２の受動部品であるチップコンデンサ１５とを含む降圧回路を有している。さらに、チップインダクタ１４とチップコンデンサ１５は、３本のバーリード５ｃのうち最も内側に配置されたバーリード５ｃと半導体チップ３との間の領域のシート部材８上に配置されている。また、３本のバーリード５ｃのうち最も内側のＶｄｄｎはワイヤ６を介して半導体チップ３の内部回路２３と接続されている。
これに対して図１８および図１９に示す半導体装置の降圧回路では、電源用のバーリード５ｃ上にチップインダクタ１４とチップコンデンサ１５が搭載されており、電源の供給能力を強化したものである。したがって、チップインダクタ１４やチップコンデンサ１５のバーリード５ｃとの接続を、ワイヤ６を使用せずに直接半田接続としている。さらに、図１８のＰ部に示すトランジスタ２２には、低抵抗で、かつ高耐圧のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)を使用している。
さらに、図１９に示すように、制御回路２１がチップ内部に組み込まれているため、周波数を上げることも可能であり、フィードバック（Feed Back)も頻繁に行うことができる。すなわち、トランジスタ２２によるＯＮ／ＯＦＦ制御を高速化できる。
次に、図２０は、チップインダクタ（第１の受動部品）１４とチップコンデンサ（第２の受動部品）１５とを含む昇圧回路の一般的な回路図であり、この昇圧回路の構成を、本実施の形態１の半導体装置に組み込んだ昇圧回路の一例を図２１および図２２に示す。
図２１に示す構成においても、チップインダクタ１４とチップコンデンサ１５の両者は、半導体チップ３の外部に配置されているとともに、封止体７（図２５参照）の内部に配置され、かつ両者ともバーリード５ｃ上に搭載されている。図２１および図２２に示すＶｐｐは、フラッシュメモリ２４の書き込み用の高電圧であり、クロックオンＴｏｎ時間レベルをフィードバックすることにより、Ｖｐｐレベルを調整することができる。また、この昇圧回路によれば、Ｖｏｕｔは、入力電源に対して、Ｖｏｕｔ＝（（Ｔｏｎ＋Ｔｏｆｆ）／Ｔｏｆｆ）×Ｖｄｄｑとなり、Ｖｄｄｑの何倍かのＶｏｕｔを出力することができる。
以上のように本実施の形態１の半導体装置によれば、チップ部品を有するＱＦＰ１において、前記チップ部品が半導体チップ３と複数のインナリード５ａとの間の領域で、かつ図２８に示すように、ワイヤ６の下部に配置されていることにより、ワイヤ６の下部の空きスペースや、半導体チップ３とインナリード５ａとの間の空きスペースを有効に利用することができる。
これにより、チップ部品を有するＱＦＰ１の小型化を図ることができる。
また、ＱＦＰ１の封止体７の内部にチップ部品を配置することにより、ＱＦＰ１の外側にチップ部品を実装した場合に比較して寄生素子（Ｒ／Ｃ／Ｌ）によるロスを低減することができ、回路の高性能化を図ることができる。
その結果、チップ部品を有するＱＦＰ１の電気的特性の向上を図ることができる。
また、半導体チップ３の外側で、かつ封止体７の内部にチップ部品を配置することにより、半導体チップ３の大型化を抑制できるとともに、実装基板への部品搭載数の低減化を図ることができる。
これにより、ＱＦＰ１の実装工程の簡略化を図ることができる。
また、インダクタ素子を有する第１の受動部品であるチップインダクタ１４を、半導体チップ３の外側で、かつ封止体７の内部に配置することにより、製品仕様の変更に伴うインダクタ素子の変更を容易に行うことができる。
さらに、インダクタ素子を有するチップインダクタ１４を、半導体チップ３の外側で、かつ封止体７（図２５参照）の内部に配置することにより、半導体チップ３の大型化を阻止することができ、その結果、半導体チップ３の歩留りの低下や半導体チップ３の取り数が減少することを抑制できる。
これにより、半導体チップ３のコスト高を招くことを阻止できる。
なお、ＱＦＰ１において、半導体チップ３は、例えば、シリコンによって形成され、さらに、ワイヤ６は、例えば、金線である。
また、封止体７は、例えば、熱硬化性のエポキシ樹脂によって形成されている。さらに、インナリード５ａ、アウタリード５ｂおよびバーリード５ｃは、例えば、銅合金による薄板部材によって形成されている。
また、シート部材８は、例えば、ガラスエポキシ樹脂やセラミックなどの絶縁性の薄板部材によって形成されたものであるが、これに限らず、例えば、薄い金属板（ヒートスプレッダ）に絶縁性の接着層が形成されている部材などを用いてもよい。
次に、本実施の形態１のＱＦＰ１の製造方法について説明する。
まず、複数のリードであるインナリード５ａおよびアウタリード５ｂと、薄いシート部材８とを有する図２３および図２６に示すリードフレーム５を準備する。すなわち、シート部材８と複数のインナリード５ａの端部とが絶縁性接着剤２５を介して接合されたリードフレーム５を準備する。
なお、シート部材８は、ポリイミドテープなどから形成された絶縁性のものであってもよいし、また、金属製のヒートスプレッダなどであってもよい。
さらに、本実施の形態１のリードフレーム５には、シート部材８のチップ搭載部の外側で、かつ複数のインナリード５ａの端部より内側の領域に、複数のインナリード５ａのリード列に沿って複数の共通リードであるバーリード５ｃが配置されている。
その後、図２３および図２６に示すチップ部品つけを行う。すなわち、シート部材８におけるチップ搭載部の外側で、かつ複数のインナリード５ａの端部より内側の領域に表面実装部品であるチップ部品を搭載する。ここでは、チップ部品の一例として、チップインダクタ１４をバーリード５ｃ上に搭載する。
その際、チップインダクタ１４などのチップ部品をバーリード５ｃ上にこれと絶縁させて接続する場合には、絶縁性の接着剤などを用いてチップインダクタ１４をバーリード５ｃに接続する。また、チップインダクタ１４などのチップ部品をバーリード５ｃ上にこれと電気的に接続させて搭載する場合には、銀ペーストや半田ペーストなどの導電性のペースト材を用いてチップインダクタ１４をバーリード５ｃに接続する。
なお、銀ペーストを介してチップ部品を搭載した場合、チップ部品搭載後、半導体チップ３の搭載前に前記銀ペーストのベーク処理を行う。一方、半田ペーストを介してチップ部品を搭載した場合、チップ部品搭載後、半導体チップ３の搭載前に前記半田ペーストのリフロー処理を行う。
その後、図２４および図２７に示すように、シート部材８のチップ搭載部に半導体チップ３を搭載するダイボンディングを行う。
このように、本実施の形態１では、チップ部品の搭載を終えた後に半導体チップ３を搭載することにより、チップ部品の接着後のベーク処理やリフロー処理を、半導体チップ３を搭載する前に行うため、半導体チップ３が汚染することを防止できる。
さらに、チップ部品を半導体チップ３より先にリードフレーム５上に搭載することにより、リードフレームの安定化を図ることができ、ワイヤショートおよびワイヤ切断などの不良発生のポテンシャルを低減してワイヤ６の損傷を防ぐことができる。
その後、図２５および図２８に示すようにワイヤボンディングを行う。すなわち、半導体チップ３の主面３ａの複数のパッド３ｃと複数のインナリード５ａそれぞれを導電性の複数のワイヤ６でそれぞれ電気的に接続する。
その際、図２８に示すように、複数のワイヤ６のうちの少なくともいずれか１本は、チップ部品上を飛び越えさせてインナリード５ａと接続する。
その後、図２５および図２８に示すように樹脂封止を行う。すなわち、半導体チップ３、複数のインナリード５ａおよび複数のワイヤ６を樹脂封止して封止体７を形成する。
その後、リードフレーム５から複数のアウタリード５ｂを切断・分離して個片化するとともに、各アウタリード５ｂをガルウィング状に曲げ成形してＱＦＰ１の組み立てを完了する。
（実施の形態２）
図２９は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図３０は図２９に示す半導体装置においてチップ部品が搭載されていない箇所を切断した構造の一例を示す断面図、図３１は本発明の実施の形態２の変形例の半導体装置の構造を示す断面図である。
図２９および図３０に示す本実施の形態２の半導体装置は、封止体７の裏面７ａの周縁部に外部端子である複数の半田めっき部２７が並んで配置されたＱＦＮ（Quad Flat Non-leaded Package) ２６である。すなわち、各インナリード５ａの一部が封止体７の裏面７ａの周縁部に露出しており、この露出した箇所に半田めっき部２７が形成されている。
本実施の形態２のＱＦＮ２６においても、実施の形態１のＱＦＰ１と同様に、半導体チップ３とインナリード５ａの端部との間の空き領域にチップインダクタ１４などのチップ部品が搭載されており、実施の形態１のＱＦＰ１と同様の効果を得ることができる。
なお、図２９に示すＱＦＮ２６は、チップインダクタ１４などのチップ部品がバーリード５ｃ上に直接半田などで電気的に接続されたものであり、また、図３１に示すＱＦＮ２６は、チップ部品が絶縁性の接着剤などを介してバーリード５ｃ上にこれと絶縁されて固定されたものであり、したがって、図３１に示すＱＦＮ２６の場合、チップ部品はワイヤ６を介してインナリード５ａや半導体チップ３と電気的に接続されている。
本実施の形態２のＱＦＮ２６におけるその他の構造については、実施の形態１のＱＦＰ１と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２で説明した半導体装置におけるチップ部品の取り付けについては、半田や銀ペーストを用いた電気的、かつ直接的な接続であってもよく、あるいは、絶縁性の接着材を用いた接続であってもよい。
また、前記実施の形態１，２で説明した半導体装置は、半導体チップ３とインナリード５ａとの間の領域に、少なくとも１つのチップ部品が搭載されていればよく、前記チップ部品は、コンデンサ、抵抗もしくはインダクタなどのいずれの表面実装部品であってもよい。
また、前記実施の形態１，２では、半導体装置において、半導体チップ３とインナリード５ａの端部との間に共通リードであるバーリード５ｃが配置されている場合を説明したが、前記半導体装置には、バーリード５ｃなどの共通リードは必ずしも配置されていなくてもよい。
さらに、前記実施の形態１，２では、半導体装置において、半導体チップ３とインナリード５ａとバーリード５ｃの間にチップインダクタ１４などのチップ部品が配置されている場合を説明したが、チップインダクタ１４などの前記チップ部品は、シート部材８において、バーリード５ｃをチップ側に近づけ、シート部材８の周囲側に空間を設け、バーリード５ｃとインナリード５ａの間に配置しても良い。
本発明は、電子装置および半導体装置とその製造方法に好適である。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図およびチップ部品の拡大接続図である。 図１に示すＺ部のチップ部品の構成図である。 図１に示すＺ部のチップ部品の変形例の構成図である。 本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図およびチップ部品の拡大接続図である。 図５に示すチップ部品の接続状態を示す構成図である。 本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図およびチップ部品の拡大接続図である。 本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す平面図およびチップ部品の拡大接続図である。 本発明の実施の形態１の変形例の半導体装置の構造を封止体を透過して示す拡大部分平面図である。 図９に示すチップ部品の接続状態を示す構成図である。 図１０に示すチップ部品の回路図および特性図である。 図１０に示す他のチップ部品の回路図である。 本発明の実施の形態１の変形例の半導体装置におけるチップ部品の接続状態を示す平面図である。 図１３に示す半導体装置の回路構成を示す回路ブロック図である。 図１４に示す回路構成における降圧回路の一例を示す回路接続図である。 図１５に示す降圧回路の一例を用いた等価回路図である。 図１６に示す回路構成における回路接続図である。 図１５に示す降圧回路の変形例を用いた等価回路図である。 図１８に示す回路構成における回路接続図である。 図１４に示す回路構成における昇圧回路の一例を示す回路接続図である。 図２０に示す昇圧回路の一例を用いた等価回路図である。 図２１に示す回路構成における回路接続図である。 図１に示す半導体装置の組み立てにおけるリードフレームの構造とチップ部品付け状態の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるダイボンディング完了時の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング完了時と樹脂封止完了時の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるリードフレームの構造とチップ部品付け状態の一例を示す断面図である。 図１に示す半導体装置の組み立てにおけるダイボンディング完了時の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング完了時と樹脂封止完了時の構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。 図２９に示す半導体装置においてチップ部品が搭載されていない箇所を切断した構造の一例を示す断面図である。 本発明の実施の形態２の変形例の半導体装置の構造を示す断面図である。
符号の説明
１ ＱＦＰ（半導体装置）
２ チップコンデンサ（チップ部品）
２ａ 主面
２ｂ 電極
３ 半導体チップ
３ａ 主面
３ｂ 裏面
３ｃ パッド（電極）
４ 銀ペースト
５ リードフレーム
５ａ インナリード（リード）
５ｂ アウタリード（リード）
５ｃ バーリード（共通リード）
６ ワイヤ
７ 封止体
７ａ 裏面
８ シート部材
９ チップインダクタ（チップ部品）
１０ チップ抵抗（チップ部品）
１１ チップ抵抗（チップ部品）
１１ａ 電極
１１ｂ 裏面
１２ アンテナチップ（チップ部品）
１２ａ アンテナ素子
１２ｂ 送受信回路
１２ｃ 充電制御系
１３ チップダイオード（チップ部品）
１３ａ ダイオード（ＥＳＤ素子）
１４ チップインダクタ（第１の受動部品）
１５ チップコンデンサ（第２の受動部品）
１６ ＬＣフィルタ
１７ ＳＷ
１８ ローパスフィルタ
１９ エラーアンプ
２０ ＰＷＭ
２１ 制御回路
２２ トランジスタ
２３ 内部回路
２４ フラッシュメモリ
２５ 絶縁性接着剤
２６ ＱＦＮ（半導体装置）
２７ 半田めっき部
２８ 絶縁性接着剤

Claims (19)

  1. 複数のリードと、
    前記複数のリードそれぞれの端部と接続するシート部材と、
    その主面に半導体素子および複数の電極を有しており、前記複数のリードの内側に配置され、さらに前記シート部材と接続する半導体チップと、
    前記半導体チップの電極と前記複数のリードとをそれぞれ電気的に接続する導電性の複数のワイヤと、
    前記半導体チップと前記複数のリードとの間の領域において前記ワイヤの下部に配置された表面実装部品であるチップ部品とを有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記半導体チップと前記複数のリードとの間の領域に１本または複数の共通リードが前記複数のリードのリード列に沿って配置され、前記共通リード上に前記チップ部品が搭載されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記チップ部品は、前記共通リードと半田接続で電気的に接続されていることを特徴とする半導体装置。
  4. 請求項２記載の半導体装置において、前記チップ部品は、前記共通リードと絶縁性接着剤を介して接続されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記半導体チップと前記複数のリードとの間の領域に複数の共通リードが前記複数のリードのリード列に沿って配置されており、さらに前記複数の共通リードのうち最も内側に配置された共通リードと前記半導体チップとの間の領域に前記チップ部品が配置されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記チップ部品は、抵抗素子、インダクタ素子およびコンデンサ素子の何れかを有していることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記チップ部品は、ＥＳＤ保護素子を有していることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記チップ部品は、ＥＭＣ保護素子を有していることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記チップ部品は、バイパスコンデンサ素子を有していることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記チップ部品は、ダンピング抵抗素子を有していることを特徴とする半導体装置。
  11. 複数のリードと、
    前記複数のリードそれぞれの端部と接続するシート部材と、
    その主面に半導体素子および複数の電極を有しており、前記複数のリードの内側に配置され、さらに前記シート部材と接続する半導体チップと、
    前記半導体チップの電極と前記複数のリードとをそれぞれ電気的に接続する導電性の複数のワイヤと、
    前記半導体チップおよび前記複数のワイヤを封止する封止体と、
    前記半導体チップの外部で、かつ前記封止体の内部に配置されており、インダクタ素子を備えた第１の受動部品とを有することを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、コンデンサ素子を有する第２の受動部品が前記半導体チップの外部で、かつ前記封止体の内部に配置されており、前記第１の受動部品と前記第２の受動部品とを含む降圧回路を有していることを特徴とする半導体装置。
  13. 請求項１１記載の半導体装置において、コンデンサ素子を有する第２の受動部品が前記半導体チップの外部で、かつ前記封止体の内部に配置されており、前記第１の受動部品と前記第２の受動部品とを含む昇圧回路を有していることを特徴とする半導体装置。
  14. 請求項１１記載の半導体装置において、コンデンサ素子を有する第２の受動部品が前記半導体チップの外部で、かつ前記封止体の内部に配置されており、前記半導体チップと前記複数のリードとの間の領域に１本または複数の共通リードが前記複数のリードのリード列に沿って配置され、前記共通リード上に前記第１および第２の受動部品が搭載されていることを特徴とする半導体装置。
  15. 請求項１１記載の半導体装置において、コンデンサ素子を有する第２の受動部品が前記半導体チップの外部で、かつ前記封止体の内部に配置されており、前記半導体チップと前記複数のリードとの間の領域に複数の共通リードが前記複数のリードのリード列に沿って配置されており、さらに前記複数の共通リードのうち最も内側に配置された共通リードと前記半導体チップとの間の領域に前記第１および第２の受動部品が配置されていることを特徴とする半導体装置。
  16. 複数のリードと、前記複数のリードの端部に接合するシート部材とを有するリードフレームを用いて組み立てられる半導体装置の製造方法であって、
    （ａ）前記シート部材と前記複数のリードの端部とが絶縁性接着剤を介して接合された前記リードフレームを準備する工程と、
    （ｂ）前記シート部材におけるチップ搭載部の外側で、かつ前記複数のリードより内側の領域に表面実装部品であるチップ部品を搭載する工程と、
    （ｃ）前記（ｂ）工程の後、前記シート部材の前記チップ搭載部に半導体チップを搭載する工程と、
    （ｄ）前記半導体チップの主面の複数の電極と前記複数のリードそれぞれを導電性の複数のワイヤでそれぞれ電気的に接続する工程と、
    （ｅ）前記半導体チップおよび前記複数のリードを樹脂封止して封止体を形成する工程と、
    （ｆ）前記リードフレームから前記複数のリードを分離して個片化する工程とを有することを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、前記（ａ）工程で、前記シート部材の前記チップ搭載部の外側で、かつ前記複数のリードより内側の領域に、前記複数のリードのリード列に沿って１本または複数の共通リードが配置された前記リードフレームを準備した後、前記（ｂ）工程で、前記共通リード上に前記チップ部品を搭載することを特徴とする半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程で、銀ペーストを介して前記チップ部品を搭載し、前記搭載後、ベーク処理を行うことを特徴とする半導体装置の製造方法。
  19. 請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程で、半田ペーストを介して前記チップ部品を搭載し、前記搭載後、リフロー処理を行うことを特徴とする半導体装置の製造方法。
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