JP2013004912A - 半導体モジュール - Google Patents

Abstract

【課題】インダクタを内蔵する半導体モジュールを高性能かつ小型とする。
【解決手段】第１リードフレーム２１には、絶縁性のセラミックス基板５０が搭載される。また、第２リードフレーム２２、第３リードフレーム２３には、これらをまたいだ形態でインダクタ６０が搭載される。セラミックス基板５０の一方の主面には配線パターンが形成され、この配線パターン中に、ＤＣ−ＤＣコンバータを構成する制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４、回路素子（容量素子、抵抗素子）が配置されている。セラミックス基板５０の他方の主面は、接着剤によって第１リードフレーム２１に接合される。
【選択図】図１

Description

本発明は、インダクタと半導体チップをモールド層内に搭載する半導体モジュールの構造に関する。

電子機器においては、様々なデバイスが搭載され、それぞれが最適条件で動作することによって電子機器が動作する。電子機器の電源としては、ＡＣ１００Ｖが用いられる場合が多いが、一般に、この交流電圧はＡＣ−ＤＣコンバータで整流され、直流電圧に変換されてから各デバイスに供給される。ただし、デバイス毎に動作の最適電圧は異なるため、この電源電圧は各デバイス毎に最適化されてから各デバイスに供給される。こうした各デバイス毎に設けられた電源回路はＰＯＬ（Ｐｏｉｎｔ ｏｆ Ｌｏａｄ）と呼ばれ、具体的には、ＤＣ−ＤＣコンバータが用いられる。ＤＣ−ＤＣコンバータの回路は、制御回路（制御用ＩＣ）、スイッチング素子（ＭＯＳＦＥＴ、ＩＧＢＴ等）、及び回路素子（抵抗、コンデンサ、インダクタ、ダイオード等）で構成され、他のデバイス（ＣＰＵ等）と同様に、これらの構成要素がパッケージ内に封入された半導体モジュールの形態とされる。

こうした半導体モジュールにおいて、特にインダクタの占める面積、体積は大きく、その発熱量も大きい。この点を考慮し、リードフレーム上において、半導体チップ（ＩＣ）とインダクタをそれぞれ異なる領域に搭載し、かつこの構造をモールド層中に封止した構成の半導体モジュールが特許文献１に記載されている。

この構成によれば、小型、低背で、かつインダクタからの漏れ磁束の悪影響が抑制された半導体モジュールを得ることができる。これにより、小型高性能のＤＣ−ＤＣコンバータを半導体モジュールの形態として構成することができる。

特開２００７−１７３７１２号公報

高性能のＤＣ−ＤＣコンバータを構成するに際しては、制御用ＩＣとインダクタだけではなく、他にコンデンサ（容量素子）、抵抗素子等の回路素子も多く必要となる。特許文献１に記載の技術においては、これらの回路素子、制御用ＩＣ、インダクタによって半導体モジュール内で適正に電気回路が構成されるように、リードフレームをパターニングする必要がある。この際、コンデンサや抵抗素子等の大きさは、必要とされる容量値や抵抗値によって決まり、場合によっては制御用ＩＣと同程度の大きさとなる場合もある。

この際、リードフレームは電気回路の配線として機能する一方で、搭載する回路素子、制御用ＩＣ、インダクタの機械的支持基板ともなる。このため、リードレームのパターンに対しては、この両方の機能を果たすことが要求される。ところが、電気回路の配線のパターンが複雑になった場合、機械的支持基板に要求される機械的強度は低くなる。このため、実際に使用できるリードフレームのパターンは制限され、その設計の自由度は低い。

このため、インダクタを内蔵する半導体モジュールを高性能かつ小型とすることは困難であった。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体モジュールは、複数に分割されたリードフレーム上にインダクタと半導体チップとが搭載されてモールド層中に封止された構成を具備する半導体モジュールであって、第１のリードフレームに、前記半導体チップが一方の主面上に搭載された絶縁性のセラミックス基板が、他方の主面が接合されることにより搭載され、第２のリードフレーム及び第３のリードフレームの上に前記インダクタが搭載され、前記第１、第２、第３のリードフレーム、前記セラミックス基板、前記半導体チップ、及び前記インダクタが、前記モールド層中に封止されたことを特徴とする。
本発明の半導体モジュールにおいて、前記セラミックス基板の一方の主面には配線パターンが形成され、前記半導体チップと抵抗素子が前記配線パターンと接続されて前記セラミックス基板の一方の主面上に搭載されたことを特徴とする。
本発明の半導体モジュールにおいて、前記抵抗素子は、２つの前記配線パターン間において、抵抗体と当該抵抗体を覆う保護膜とが積層されて構成されたことを特徴とする。
本発明の半導体モジュールは、前記モールド層における一側面から複数のリードが突出した構成を具備し、前記第１のリードフレーム、前記第２のリードフレーム、前記第３のリードフレームのうちの少なくとも一つは、前記リードが突出する方向の両端部で屈曲した形状を具備することを特徴とする。
本発明の半導体モジュールは、ＤＣ−ＤＣコンバータとして機能することを特徴とする。

本発明は以上のように構成されているので、インダクタを内蔵する半導体モジュールを高性能かつ小型とすることができる。

本発明の実施の形態に係る半導体モジュールの構成を示す上面図（ａ）、側面図（ｂ）である。 本発明の実施の形態に係る半導体モジュールを製造する際に用いられるリードフレームの上面図（ａ）、側面図（ｂ）である。 本発明の実施の形態に係る半導体モジュールにおけるセラミックス基板周囲の構成を示す図である。 本発明の実施の形態に係る半導体モジュールにおけるセラミックス基板周囲の構造の形成工程を示す上面図である。 本発明の実施の形態に係る半導体モジュールにおける抵抗素子の形成方法を示す工程断面図である。 本発明の実施の形態に係る半導体モジュールの製造工程における上面図（左）、側面図（右）である。 本発明の実施の形態に係る半導体モジュールの製造工程（続き）における上面図（左）、側面図（右）である。

以下、本発明の実施の形態となる半導体モジュールにつき説明する。この半導体モジュールは、ＤＣ−ＤＣコンバータとして機能する。この半導体モジュール中には、制御用ＩＣ、ＭＯＳＦＥＴ、抵抗素子、容量素子、インダクタが設けられている。

図１は、この半導体モジュール１０の構造を示す平面図（ａ）、側面図（ｂ）である。ここで、この構造はモールド層１００中に封止されており、図１はモールド層１００を透視した図となっている。

ここで用いられるリードフレームは、第１リードフレーム（第１のリードフレーム）２１、第２リードフレーム（第２のリードフレーム）２２、第３リードフレーム（第３のリードフレーム）２３に３分割されている。図１（ａ）中の下側においては、この半導体モジュール１０における外部との入出力端子となるリード３１〜３９が設けられている。リード３１、３３は第１リードフレーム２１と、リード３５〜３７は第２リードフレーム２２と、リード３８、３９は第３リードフレーム２３と、それぞれ一体化されている。図１（ｂ）に示されるように、これらの側面形状は、図１（ｂ）中の上下方向で中央部で平坦な形態とされ、上側及び下側で同じ方向に屈曲されている。リード３１〜３９は、モールド層１００の下側の側面（一側面）から突出するように配置される。

実際にこの半導体モジュール１０を製造するにあたっては、全てのリードフレーム、リードが、リード接続部２７、リードフレーム接続部２８、外枠部２９を用いて一体化された形態で用いられる。図２は、この状態でのリードフレーム２０の形態を示す上面図（ａ）、側面図（ｂ）である。このリードフレーム２０は、後に切断されて図１の形態とされる。実際には図２の形態が更に複数個配列された形態で用いられることにより複数の半導体モジュールが製造され、これが分断されて個々の半導体モジュールとなる。この形態のリードフレームは、銅や銅合金で構成された単一の金属板に対して板金加工を行うことによって製造される。この際、図１（ｂ）、図２（ｂ）の形態となるように曲げ加工が施される。

図１（ａ）に示されるように、第１リードフレーム２１には、絶縁性のセラミックス基板５０が搭載される。また、第２リードフレーム２２、第３リードフレーム２３には、これらをまたいだ形態でインダクタ６０が搭載される。

インダクタ６０は、例えばダストコアコイルで構成され、その２つの電極が裏面側（第２リードフレーム２２、第３リードフレーム２３側）に形成されている。これらの電極がはんだによってそれぞれ第２リードフレーム２２、第３リードフレーム２３に接合され、かつ、この接合によってインダクタ６０は固定される。

セラミックス基板５０の一方の主面には配線パターンが形成され、この配線パターン中に、ＤＣ−ＤＣコンバータを構成する制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４、回路素子（容量素子、抵抗素子）が配置されている。セラミックス基板５０の他方の主面は、接着剤によって第１リードフレーム２１に接合される。図３は、セラミックス基板５０付近の上面（一方の主面）における構成を拡大して示す平面図である。

セラミックス基板５０は、絶縁性かつ熱伝導率の高いセラミックス、例えば窒化アルミニウムで構成される。その厚さは例えば１．０ｍｍ程度である。

セラミックス基板５０の上面には、配線パターン５１１〜５２１が印刷によって形成されている。配線パターン５１５における幅の広い箇所には制御用ＩＣチップ５３が搭載され、配線パターン５１８における幅の広い箇所にはＭＯＳＦＥＴチップ５４が搭載されている。制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４の裏面には電極が形成され、この電極がはんだでそれぞれ配線パターン５１５、５１８に接合される。

配線パターン５１１、５１２間、配線パターン５１３、５１５間、配線パターン、５１４、５１７間には、それぞれチップコンデンサ（容量素子）５５１〜５５３が搭載されている。チップコンデンサ５５１〜５５３の裏面両端部にはそれぞれコンデンサの電極が形成され、この電極がはんだで各配線パターンに接合される。

配線パターン５１５、５１７間、配線パターン５１６、５１８間、配線パターン５１９、５２０間にはそれぞれ抵抗素子５６１〜５６３が形成されている。抵抗素子の構成については後述する。

制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４の上面にはそれぞれ複数のボンディングパッドが形成されており、各ボンディングパッドはそれぞれのチップ内の電極に接続されている。図３に示されるように、各ボンディングパッドと配線パターン間、あるいは制御用ＩＣチップ５３とＭＯＳＦＥＴチップ５４間は、ボンディングワイヤ７０によって接続される。ボンディングワイヤ７０は、例えば３０μｍφの細い金線で構成される。セラミックス基板５０上で配線として用いられるのは配線パターン５１１〜５２１とボンディングワイヤ７０である。このうち、より抵抗が低く大電流を流すことができるのは配線パターン５１１〜５２１であるため、ＤＣ−ＤＣコンバータを構成する回路内における大電流が流れる箇所の配線として配線パターン５１１〜５２１が用いられるように設計をすることが好ましい。一方、例えば制御用ＩＣチップ５３の制御のために用いられる電極（ボンディングパッド）においては大電流が流れず、制御用ＩＣチップ５３の上面のボンディングパッドは小さく数も多いために、微細な箇所の接続が可能な細いボンディングワイヤ７０を用いることが好ましい。ただし、ボンディングワイヤ７０を並列に複数接続することによって、ボンディングワイヤ７０を用いて大電流を流す構成とすることも可能である。

図１（ａ）に示されるように、図３の構成が形成されたセラミックス基板５０が第１リードフレーム２１に搭載される。ここで、配線パターン５１１、５１３と第１リードフレーム２１、配線パターン５１４と第３リードフレーム２３、配線パターン５２１と第２リードフレーム２２、配線パターン５１９とリード３２、配線パターン５２０とリード３４の間は、それぞれボンディングワイヤ８０で接続される。これらの間においては、この半導体モジュール１０（ＤＣ−ＤＣコンバータ）の入出力電流に対応する大電流が流されることがあるため、これらの間の接続を低抵抗化することが必要である。一方、配線パターンやリード等は微細パターンではないために、ボンディングワイヤ８０を太くすることができる。このため、ボンディングワイヤ８０は、前記のボンディングワイヤ７０よりも太い、例えば２５０μｍφのアルミニウム線で構成することが好ましい。

上記の半導体モジュール１０において用いられるリードフレームは、第１リードフレーム２１、第２リードフレーム２２、第３リードフレーム２３を中心とした単純な構成とされる。一方、セラミックス基板５０の上における配線パターン５１１〜５２１は、図４（ａ）に示される複雑な形状をなしており、この配線パターンの上に半導体チップ（制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４）が搭載される。なお、図１（ｂ）等の側面図においては、制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４、ボンディングワイヤ７０、８０等の記載は省略されている。

モールド層１００中には、この半導体モジュール１０を外部に固定、あるいはこの半導体モジュール１０に放熱板を取り付けることが可能なように、ビス穴１０１が設けられている。

以下に、この半導体モジュール１０の製造方法について説明する。ここでは、まず、セラミックス基板５０上において図３の構成を形成した後に、このセラミックス基板５０をリードフレーム２０に搭載する。

セラミックス基板５０上における図３の構成を形成する製造工程について、図４に基づいて以下に説明する。まず、図４（ａ）に示された構成の配線パターンをセラミックス基板５０に形成する。この際、各配線パターンを印刷によって形成することが可能である。この際、各配線パターンの形態が保たれ、ショートが発生しない限りにおいて、各配線パターンの形状は任意である。

次に、図４（ｂ）に示されるように、抵抗素子５６１〜５６３を形成する。抵抗素子５６１を形成する際の工程断面図が図５である。

ここでは、図５（ａ）に示されるセラミックス基板５０上の配線パターン５１５、５１７間に抵抗素子５６１を形成する。ここでは、まず、図５（ｂ）に示されるように、ルテニウム（Ｒｕ）等で構成された抵抗体５６１ａが配線パターン５１５、５１７間に形成される。抵抗体５６１ａの厚さは、所望の抵抗値に適合させて適宜設定される。

次に、図５（ｃ）に示されるように、例えばエポキシ系樹脂やポリイミド系樹脂等で構成された保護膜５６１ｂが抵抗体５６１ａを覆って形成される。保護膜５６１ｂで覆われることによって、この後の製造プロセスにおいて抵抗体５６１ａが変質して抵抗値が変動することを抑制することができる。このため、制御用ＩＣチップ５３等の搭載や、モールド層１００の形成に際しても、抵抗体５６１ａの抵抗値が変動することを抑制することができる。抵抗体５６１ａ、保護膜５６１ｂは、共に印刷によって形成した後に焼成することによって形成することができる。他の抵抗素子５６２、５６３についても同様である。このように、上記の半導体モジュール１０においては、絶縁体であるセラミックス基板５０上に配線パターンと抵抗素子を印刷によって形成することができる。

次に、図４（ｃ）に示されるように、制御用ＩＣチップ５３、ＭＯＳＦＥＴチップ５４、チップコンデンサ５５１〜５５３を前記の通り、はんだによって配線パターンに接合する。

なお、図４（ａ）〜（ｃ）においては、一つの半導体モジュール１０に用いられる１枚のセラミックス基板５０に対応する箇所について示されていた。実際には、１枚の大きなセラミックス基板上に図４（ｃ）の構成が複数配列された構成が製造され、その後でこの大きなセラミックス基板が分割されて図４（ｃ）の形態とされる。

図４（ｃ）の構成が上面側に形成されたセラミックス基板５０をリードフレーム２０に搭載する以降の工程を、図６、７に基づいて説明する。図６、７において、左側は各工程における上面図（図２（ａ）に対応）を示し、右側は側面図（図２（ｂ）に対応）を示す。

まず、図６（ａ）に示されるように、図２に示された形態のリードフレームにおいて、インダクタ６０をはんだによって接合する。この際、インダクタ６０における２つの電極がそれぞれ第２リードフレーム２２、第３リードフレーム２３に接続されるようにする。

次に、図６（ｂ）に示されるように、第１リードフレーム２１に図４（ｃ）の構成が形成されたセラミックス基板５０を接合する。この接合には接着剤が用いられる。ただし、例えばセラミックス基板５０の裏面に金属パターンが形成されている場合には、インダクタ６０と同様にはんだ等を用いて接合することも可能である。

次に、図７（ｃ）あるいは図３に示されるように、ボンディングワイヤ７０、８０を接続する。ここで、前記の通り、大電流が流れないセラミックス基板５０上においては細いボンディングワイヤ７０が用いられ、大電流が流れるリードフレームに接続される配線には太いボンディングワイヤ８０が用いられる。

次に、図７（ｄ）に示されるように、リードフレーム２０を取り囲むようにモールド層１００を形成する。モールド層１００は熱硬化性樹脂や熱可塑性樹脂等の樹脂材料で構成され、トランスファーモールドやインジェクションモールドによってこの形態となるように形成される。トランスファーモールドやインジェクションモールドにおいては、モールド層１００を構成する樹脂材料が液状とされて鋳型中で図７（ｄ）における上方向から下方向に向かって流し込まれた後に固化することによってこうした形態とされる。この際、図７（ｄ）に示されるように、第１リードフレーム２１、第２リードフレーム２２、第３リードフレーム２３等は図７（ｄ）中の上下において屈曲した形状とされているため、上面側、下面側の両方において液状の樹脂材料を流すことが容易である。このため、第１リードフレーム２１、第２リードフレーム２２、第３リードフレーム２３等の上面側及び下面側をモールド層１００で封止することが容易である。

これにより、セラミックス基板５０、インダクタ６０等はモールド層１００中に封止され、リード３１〜３９が図７（ｄ）中の下側に、リードフレーム接続部２８が上側に突出した構成となる。リード接続部２７、外枠部２９はモールド層１００の外側となる。また、モールド層１００においては、図７（ｄ）の紙面に垂直方向においてモールド層１００を貫通するビス穴１０１が形成されている。

図７（ｄ）の状態でモールド層１００が固化した後に、リード間におけるリード接続部２７を切断し、かつリードフレーム接続部２８と第１リードフレーム２１、第３リードフレーム２３との間を破断すれば、図１の構成の半導体モジュール１０が得られる。

この半導体モジュール１０においては、複雑な形態の配線は、セラミックス基板５０上の配線パターンとして印刷で形成することができ、３分割された単純な配線をリードフレーム２０側に形成している。このため、配線の設計の自由度が高くなる。この際、抵抗素子も配線パターンと同様にセラミックス基板５０上に形成することができる。

この際、インダクタ６０はセラミックス基板５０とは離れて搭載されるため、インダクタ６０の制御用ＩＣチップ５３に対する漏洩磁場や発熱等の悪影響は低減される。また、インダクタ６０を搭載する第２リードフレーム２２、第３リードフレーム２３の面積を大きくとることが可能であるため、インダクタ６０からの放熱を効率的に行うことができる。

また、この半導体モジュール１０においては、リードフレーム（第１〜第３リードフレーム）のどちらの面側にもモールド層１００が形成され、保護されている。この際、リードフレームの上面側には大きなサイズの部品（インダクタ６０、半導体チップ等）が搭載され、下面側にはこうした部品は存在せずに薄いモールド層１００のみが存在する。このため、上面側と下面側とでバランスが悪い形状とした場合には、モールド層１００を形成する際の樹脂の充填不良が発生しやすい。この半導体モジュール１０においては、リードフレームの両端部を屈曲させることにより、樹脂の充填不良やボイドの発生を抑制している。

更に、この半導体モジュール１０を、図２に示されたリードフレーム２０を用いて容易に製造することができる。すなわち、低コストでこの半導体モジュール１０を得ることができる。

なお、上記の例においては、図２に示されるような３分割されたリードフレームが用いられた。しかしながら、上記の形態でインダクタとセラミックス基板を搭載できる限りにおいて、その形態は任意である。また、セラミックス基板上の配線パターンや半導体チップ、回路素子の構成についても任意である。また、インダクタ以外の大きな回路素子をリードフレーム上に搭載することも可能であり、例えば複数のセラミックス基板を用いることも可能である。

また、前記の例では、この半導体モジュールを図１に示すＳＩＰ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型であるとしたが、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型であっても同様に製造できることは明らかである。

１０ 半導体モジュール
２０ リードフレーム
２１ 第１リードフレーム（第１のリードフレーム：リードフレーム）
２２ 第２リードフレーム（第２のリードフレーム：リードフレーム）
２３ 第３リードフレーム（第３のリードフレーム：リードフレーム）
２７ リード接続部（リードフレーム）
２８ リードフレーム接続部（リードフレーム）
２９ 外枠部（リードフレーム）
３１〜３９ リード（リードフレーム）
５０ セラミックス基板
５３ 制御用ＩＣチップ（半導体チップ）
５４ ＭＯＳＦＥＴチップ（半導体チップ）
６０ インダクタ
７０、８０ ボンディングワイヤ
１００ モールド層
１０１ ビス穴
５１１〜５２１ 配線パターン
５５１〜５５３ チップコンデンサ（容量素子）
５６１〜５６３ 抵抗素子
５６１ａ 抵抗体（抵抗素子）
５６１ｂ 保護膜（抵抗素子）

Claims (5)

1. 複数に分割されたリードフレーム上にインダクタと半導体チップとが搭載されてモールド層中に封止された構成を具備する半導体モジュールであって、
   第１のリードフレームに、前記半導体チップが一方の主面上に搭載された絶縁性のセラミックス基板が、他方の主面が接合されることにより搭載され、
   第２のリードフレーム及び第３のリードフレームの上に前記インダクタが搭載され、
   前記第１、第２、第３のリードフレーム、前記セラミックス基板、前記半導体チップ、及び前記インダクタが、前記モールド層中に封止されたことを特徴とする半導体モジュール。
2. 前記セラミックス基板の一方の主面には配線パターンが形成され、前記半導体チップと抵抗素子が前記配線パターンと接続されて前記セラミックス基板の一方の主面上に搭載されたことを特徴とする請求項１に記載の半導体モジュール。
3. 前記抵抗素子は、２つの前記配線パターン間において、抵抗体と当該抵抗体を覆う保護膜とが積層されて構成されたことを特徴とする請求項２に記載の半導体モジュール。
4. 前記モールド層における一側面から複数のリードが突出した構成を具備し、
   前記第１のリードフレーム、前記第２のリードフレーム、前記第３のリードフレームのうちの少なくとも一つは、前記リードが突出する方向の両端部で屈曲した形状を具備することを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体モジュール。
5. ＤＣ−ＤＣコンバータとして機能することを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体モジュール。

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