JP2000049169A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2000049169A JP2000049169A JP10212472A JP21247298A JP2000049169A JP 2000049169 A JP2000049169 A JP 2000049169A JP 10212472 A JP10212472 A JP 10212472A JP 21247298 A JP21247298 A JP 21247298A JP 2000049169 A JP2000049169 A JP 2000049169A
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Abstract
(57)【要約】
【課題】 より効果的にチップのサイズダウンを図るこ
とのできる電界効果トランジスタを提供する。 【解決手段】 本発明の電界効果トランジスタは、ゲー
トフィンガーの両端にソース及びドレインを設けてなる
電界効果トランジスタであって、上記ゲートフィンガー
に接続されるゲート電極パッドと、上記ソースに接続さ
れるソース電極パッドと、上記ドレインに接続されるド
レイン電極パッドとを備え、上記ソース電極パッド及び
ドレイン電極パッドを、エアーブリッジ構造により、上
記ゲートフィンガー、ソース及びドレインよりなる活性
領域上に設けたことを特徴とする。
とのできる電界効果トランジスタを提供する。 【解決手段】 本発明の電界効果トランジスタは、ゲー
トフィンガーの両端にソース及びドレインを設けてなる
電界効果トランジスタであって、上記ゲートフィンガー
に接続されるゲート電極パッドと、上記ソースに接続さ
れるソース電極パッドと、上記ドレインに接続されるド
レイン電極パッドとを備え、上記ソース電極パッド及び
ドレイン電極パッドを、エアーブリッジ構造により、上
記ゲートフィンガー、ソース及びドレインよりなる活性
領域上に設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの小型化に関する。
スタの小型化に関する。
【０００２】
【従来の技術】図８は、従来のＧａＡｓ電界効果トラン
ジスタ１００の活性領域、及び、ワイヤボンディング用
の電極パッドを示す図である。図示するように、従来の
ＧａＡｓ電界効果トランジスタ１００の活性領域内に
は、ゲートフィンガー１０１、ソース１０２ａ〜１０２
ｄ、及び、ドレイン１０３ａ〜１０３ｃが存在する。ま
た、ＧａＡｓ電界効果トランジスタ１００は、ワイヤボ
ンディング用の電極パッドとして、上記ゲートフィンガ
ー１０１に接続されるゲート電極パッド１０４、上記ソ
ース１０２ａ〜１０２ｄに接続されるソース電極パッド
１０５ａ，１０５ｂ、及び、上記ドレイン１０３ａ〜１
０３ｃに接続されるドレイン電極パッド１０６を備え
る。
ジスタ１００の活性領域、及び、ワイヤボンディング用
の電極パッドを示す図である。図示するように、従来の
ＧａＡｓ電界効果トランジスタ１００の活性領域内に
は、ゲートフィンガー１０１、ソース１０２ａ〜１０２
ｄ、及び、ドレイン１０３ａ〜１０３ｃが存在する。ま
た、ＧａＡｓ電界効果トランジスタ１００は、ワイヤボ
ンディング用の電極パッドとして、上記ゲートフィンガ
ー１０１に接続されるゲート電極パッド１０４、上記ソ
ース１０２ａ〜１０２ｄに接続されるソース電極パッド
１０５ａ，１０５ｂ、及び、上記ドレイン１０３ａ〜１
０３ｃに接続されるドレイン電極パッド１０６を備え
る。
【０００３】ソース１０２ａ，１０２ｂとソース電極パ
ッド１０５ａを接続するブリッジ部１０８ａ，１０８
ｂ、及び、ソース１０２ｃ，１０２ｄとソース電極パッ
ド１０５ｂを接続するブリッジ部１０８ｃ，１０８ｄ
は、それぞれゲートフィンガー１０１をまたぐブリッジ
状の構造を有する。
ッド１０５ａを接続するブリッジ部１０８ａ，１０８
ｂ、及び、ソース１０２ｃ，１０２ｄとソース電極パッ
ド１０５ｂを接続するブリッジ部１０８ｃ，１０８ｄ
は、それぞれゲートフィンガー１０１をまたぐブリッジ
状の構造を有する。
【０００４】
【発明が解決しようとする課題】上記ＧａＡｓトランジ
スタチップ１００のチップ１枚当たりのコストの低減を
図るには、集積度を高めてチップ１枚のサイズを小さく
し、１枚のウェハから取れるチップの数を増やすことが
要求される。
スタチップ１００のチップ１枚当たりのコストの低減を
図るには、集積度を高めてチップ１枚のサイズを小さく
し、１枚のウェハから取れるチップの数を増やすことが
要求される。
【０００５】しかし、ＧａＡｓトランジスタチップ１０
０上に設けるボンディング用の電極パッド１０４，１０
５ａ，１０５ｂ，１０６は、正確にボンディング可能な
サイズが必要なため、小型化には一定の限界があり、こ
れがチップ全体のサイズダウンの妨げとなっていた。
０上に設けるボンディング用の電極パッド１０４，１０
５ａ，１０５ｂ，１０６は、正確にボンディング可能な
サイズが必要なため、小型化には一定の限界があり、こ
れがチップ全体のサイズダウンの妨げとなっていた。
【０００６】チップのサイズダウンを図るため、基板上
にドレインをソースよりも厚く形成し、当該ドレイン上
に金属板を接続してドレイン電極パッドとし、基板裏面
から基板表面のソースに届く貫通孔を設け、該貫通孔を
介してソースに接続されるソース電極パッドを基板裏面
に設けた半導体装置が提案されている（特公昭６３−３
２２７５号公報）。当該半導体装置では、ソース電極パ
ッド及びドレイン電極パッドの分だけチップサイズを小
さくすることができる。
にドレインをソースよりも厚く形成し、当該ドレイン上
に金属板を接続してドレイン電極パッドとし、基板裏面
から基板表面のソースに届く貫通孔を設け、該貫通孔を
介してソースに接続されるソース電極パッドを基板裏面
に設けた半導体装置が提案されている（特公昭６３−３
２２７５号公報）。当該半導体装置では、ソース電極パ
ッド及びドレイン電極パッドの分だけチップサイズを小
さくすることができる。
【０００７】しかし、ドレインを厚くすると、該ドレイ
ンの幅も大きくなり、結果として活性領域の面積が増加
してしまう。このように、上記半導体装置では、ソース
電極パッド及びドレイン電極パッドの分だけチップサイ
ズを小さくすることができるが、一方で活性領域の面積
が増加するため、効果的にチップのサイズダウンを図る
ことができない。
ンの幅も大きくなり、結果として活性領域の面積が増加
してしまう。このように、上記半導体装置では、ソース
電極パッド及びドレイン電極パッドの分だけチップサイ
ズを小さくすることができるが、一方で活性領域の面積
が増加するため、効果的にチップのサイズダウンを図る
ことができない。
【０００８】本発明の目的は、より効果的にチップのサ
イズダウンを図ることのできる電界効果トランジスタを
提供することを目的とする。
イズダウンを図ることのできる電界効果トランジスタを
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の電界効果
トランジスタは、複数のフィンガーを持つゲートと、上
記複数のフィンガーの各々を挟む位置に設けられる複数
のソース及びドレインとで構成される電界効果トランジ
スタであって、上記ゲートに接続されるゲート電極パッ
ドと、上記複数のソースの上を横切り、下面に各ソース
に接続される突出部を有するソース電極用パッドと、上
記複数のドレインの上を横切り、下面に各ドレインに接
続される突出部を有するドレイン電極パッドとを備える
ことを特徴とする。
トランジスタは、複数のフィンガーを持つゲートと、上
記複数のフィンガーの各々を挟む位置に設けられる複数
のソース及びドレインとで構成される電界効果トランジ
スタであって、上記ゲートに接続されるゲート電極パッ
ドと、上記複数のソースの上を横切り、下面に各ソース
に接続される突出部を有するソース電極用パッドと、上
記複数のドレインの上を横切り、下面に各ドレインに接
続される突出部を有するドレイン電極パッドとを備える
ことを特徴とする。
【００１０】本発明の第２の電界効果トランジスタは、
上記ソース電極パッドと、該ソース電極パッドの下に位
置する複数のフィンガー及びドレインとの間、並びに、
上記ドレイン電極パッドと、該ドレイン電極パッドの下
に位置する複数のフィンガー及びソースとの間に、絶縁
体を充填したことを特徴とする。
上記ソース電極パッドと、該ソース電極パッドの下に位
置する複数のフィンガー及びドレインとの間、並びに、
上記ドレイン電極パッドと、該ドレイン電極パッドの下
に位置する複数のフィンガー及びソースとの間に、絶縁
体を充填したことを特徴とする。
【００１１】本発明の第３の電界効果トランジスタは、
上記第１又は第２の電界効果トランジスタにおいて、上
記ゲート電極パッド、ソース電極パッド、及び、ドレイ
ン電極パッドの厚みを、フリップチップボンディング可
能な値に設定したことを特徴とする。
上記第１又は第２の電界効果トランジスタにおいて、上
記ゲート電極パッド、ソース電極パッド、及び、ドレイ
ン電極パッドの厚みを、フリップチップボンディング可
能な値に設定したことを特徴とする。
【００１２】本発明の第４の電界効果トランジスタは、
２以上の上記請求項１乃至請求項３の何れかに記載の電
界効果トランジスタからなり、互いのゲート電極パッド
が一体化されていることを特徴とする。
２以上の上記請求項１乃至請求項３の何れかに記載の電
界効果トランジスタからなり、互いのゲート電極パッド
が一体化されていることを特徴とする。
【００１３】
【発明の実施の形態】（１）実施の形態１ 以下、実施の形態１にかかるＧａＡｓ電界効果トランジ
スタ５０について説明する。図１は、ＧａＡｓ電界効果
トランジスタ５０を上から見た図である。図２は、図１
に示すＧａＡｓ電界効果トランジスタ５０のＡ−Ａ’断
面図である。図３は、図１に示すＧａＡｓ電界効果トラ
ンジスタ５０のＢ−Ｂ’断面図である。図４は、図１に
示すＧａＡｓ電界効果トランジスタ５０のＣ−Ｃ’断面
図である。
スタ５０について説明する。図１は、ＧａＡｓ電界効果
トランジスタ５０を上から見た図である。図２は、図１
に示すＧａＡｓ電界効果トランジスタ５０のＡ−Ａ’断
面図である。図３は、図１に示すＧａＡｓ電界効果トラ
ンジスタ５０のＢ−Ｂ’断面図である。図４は、図１に
示すＧａＡｓ電界効果トランジスタ５０のＣ−Ｃ’断面
図である。
【００１４】ＧａＡｓ電界効果トランジスタ５０は、従
来のＧａＡｓ電界効果トランジスタと同様に、ゲートフ
ィンガー２ａ〜２ｆと、該ゲートフィンガー２ａ〜２ｆ
の両端に設けられるソース１ａ〜１ｄ及びドレイン３ａ
〜３ｃとで構成される活性領域を有する。アルミニウム
（Ａｌ）よりなるゲートフィンガー２ａ〜２ｆは、半絶
縁性ＧａＡｓ基板１０上に形成したｎ型ＧａＡｓ層９上
にショットキ接触して設けられ、上記ゲートフィンガー
２ａ〜２ｆの両端に設けられるソース１ａ〜１ｄ、ドレ
イン３ａ〜３ｃは、下層に形成されるソース領域、ドレ
イン領域とそれぞれオーミック接触して設けられる。
来のＧａＡｓ電界効果トランジスタと同様に、ゲートフ
ィンガー２ａ〜２ｆと、該ゲートフィンガー２ａ〜２ｆ
の両端に設けられるソース１ａ〜１ｄ及びドレイン３ａ
〜３ｃとで構成される活性領域を有する。アルミニウム
（Ａｌ）よりなるゲートフィンガー２ａ〜２ｆは、半絶
縁性ＧａＡｓ基板１０上に形成したｎ型ＧａＡｓ層９上
にショットキ接触して設けられ、上記ゲートフィンガー
２ａ〜２ｆの両端に設けられるソース１ａ〜１ｄ、ドレ
イン３ａ〜３ｃは、下層に形成されるソース領域、ドレ
イン領域とそれぞれオーミック接触して設けられる。
【００１５】図１に示すように、ゲートフィンガー２ａ
〜２ｆに接続されるゲート電極パッド８は、上記活性領
域外に設けられる。ソース１ａ〜１ｄに接続されるソー
ス電極パッド４、及び、ドレイン３ａ〜３ｃに接続され
るドレイン電極パッド５は、上記活性領域上に設けられ
る。図１に示すように、ソース電極パッド４及びドレイ
ン電極パッド５の図面縦方向の長さは、両方のパッド面
積を広くとるため、活性領域を等分するように設けてあ
る。
〜２ｆに接続されるゲート電極パッド８は、上記活性領
域外に設けられる。ソース１ａ〜１ｄに接続されるソー
ス電極パッド４、及び、ドレイン３ａ〜３ｃに接続され
るドレイン電極パッド５は、上記活性領域上に設けられ
る。図１に示すように、ソース電極パッド４及びドレイ
ン電極パッド５の図面縦方向の長さは、両方のパッド面
積を広くとるため、活性領域を等分するように設けてあ
る。
【００１６】図２に示すように、ソース電極パッド４
は、下面にブリッジ状の構造部を備え、該ブリッジ状の
構造部の橋脚部（下方向への突出部）にあたる接続部６
ａ〜６ｄにおいてソース１ａ〜１ｄに接続される。同様
に、図３に示すように、ドレイン電極パッド５は、下面
にブリッジ状の構造部を備え、該ブリッジ状の構造部の
橋脚部（下方向への突出部）にあたる接続部７ａ〜７ｃ
においてドレイン３ａ〜３ｃに接続される。
は、下面にブリッジ状の構造部を備え、該ブリッジ状の
構造部の橋脚部（下方向への突出部）にあたる接続部６
ａ〜６ｄにおいてソース１ａ〜１ｄに接続される。同様
に、図３に示すように、ドレイン電極パッド５は、下面
にブリッジ状の構造部を備え、該ブリッジ状の構造部の
橋脚部（下方向への突出部）にあたる接続部７ａ〜７ｃ
においてドレイン３ａ〜３ｃに接続される。
【００１７】上記構成を採用して活性領域上にソース電
極パッド４及びドレイン電極パッド５を設けることで、
ＧａＡｓ電界効果トランジスタ５０のチップサイズを小
さくすることができる。また、ソース電極パッド４及び
ドレイン電極パッド５は、それぞれ下面に設けるブリッ
ジ状の構造部においてソース１ａ〜１ｄ及びドレイン３
ａ〜３ｃと接続する構成を採用するため、特にソース１
ａ〜１ｄ又はドレイン３ａ〜３ｃの厚みを大きくする必
要もない。このため、ソース１ａ〜１ｄ又はドレイン３
ａ〜３ｃの幅をを大きくすることなく、即ち、活性領域
の面積を増加させることなく、チップサイズの小型化を
図ることができる。
極パッド４及びドレイン電極パッド５を設けることで、
ＧａＡｓ電界効果トランジスタ５０のチップサイズを小
さくすることができる。また、ソース電極パッド４及び
ドレイン電極パッド５は、それぞれ下面に設けるブリッ
ジ状の構造部においてソース１ａ〜１ｄ及びドレイン３
ａ〜３ｃと接続する構成を採用するため、特にソース１
ａ〜１ｄ又はドレイン３ａ〜３ｃの厚みを大きくする必
要もない。このため、ソース１ａ〜１ｄ又はドレイン３
ａ〜３ｃの幅をを大きくすることなく、即ち、活性領域
の面積を増加させることなく、チップサイズの小型化を
図ることができる。
【００１８】図４の断面図に示すように、ゲート電極パ
ッド８、ソース電極パッド４、及び、ドレイン電極パッ
ド５の厚みを、フリップチップボンディング可能な値、
例えば、５０μｍ程度に設定することで、当該トランジ
スタ５０をフリップチップとして使用することができ
る。
ッド８、ソース電極パッド４、及び、ドレイン電極パッ
ド５の厚みを、フリップチップボンディング可能な値、
例えば、５０μｍ程度に設定することで、当該トランジ
スタ５０をフリップチップとして使用することができ
る。
【００１９】また、図５及び図６に示すように、ソース
電極パッド４及びドレイン電極パッド５のブリッジ状の
構造部とｎ型ＧａＡｓ層９との間に絶縁体１１ａ〜１１
ｃ、及び、１２ａ〜１２ｄを充填しても良い。この場
合、電極パッドが、ブリッジ状の構造部下の活性領域に
与える電気的影響を、効果的に除去することができ、ソ
ース電極パッド４及びドレイン電極パッド５の薄型化を
図ることができる。
電極パッド４及びドレイン電極パッド５のブリッジ状の
構造部とｎ型ＧａＡｓ層９との間に絶縁体１１ａ〜１１
ｃ、及び、１２ａ〜１２ｄを充填しても良い。この場
合、電極パッドが、ブリッジ状の構造部下の活性領域に
与える電気的影響を、効果的に除去することができ、ソ
ース電極パッド４及びドレイン電極パッド５の薄型化を
図ることができる。
【００２０】（２）実施の形態２ 以下、実施の形態２にかかるＧａＡｓ電界効果トランジ
スタ６０について説明する。図７は、ＧａＡｓ電界効果
トランジスタ６０を上から見た図である。アルミニウム
（Ａｌ）よりなるゲートフィンガー１２ａ〜１２ｌは、
半絶縁性ＧａＡｓ基板（図示せず）上に形成したｎ型Ｇ
ａＡｓ層１９上にショットキ接触して設けられ、上記ゲ
ートフィンガー１２ａ〜１２ｌの両端に設けられるソー
ス１１ａ〜１１ｈ、ドレイン１３ａ〜１３ｇは、下層に
形成されるソース領域、ドレイン領域とそれぞれオーミ
ック接触して設けられる。
スタ６０について説明する。図７は、ＧａＡｓ電界効果
トランジスタ６０を上から見た図である。アルミニウム
（Ａｌ）よりなるゲートフィンガー１２ａ〜１２ｌは、
半絶縁性ＧａＡｓ基板（図示せず）上に形成したｎ型Ｇ
ａＡｓ層１９上にショットキ接触して設けられ、上記ゲ
ートフィンガー１２ａ〜１２ｌの両端に設けられるソー
ス１１ａ〜１１ｈ、ドレイン１３ａ〜１３ｇは、下層に
形成されるソース領域、ドレイン領域とそれぞれオーミ
ック接触して設けられる。
【００２１】図示するように、ＧａＡｓ電界効果トラン
ジスタ６０は、ゲート１２ａ〜１２ｆ、ソース１１ａ〜
１１ｄ及びドレイン１３ａ〜１３ｃで構成される第１の
活性領域と、ゲート１２ｇ〜１２ｌ、ソース１１ｅ〜１
１ｈ及びドレイン１３ｄ〜１３ｆで構成される第２の活
性領域を備える。
ジスタ６０は、ゲート１２ａ〜１２ｆ、ソース１１ａ〜
１１ｄ及びドレイン１３ａ〜１３ｃで構成される第１の
活性領域と、ゲート１２ｇ〜１２ｌ、ソース１１ｅ〜１
１ｈ及びドレイン１３ｄ〜１３ｆで構成される第２の活
性領域を備える。
【００２２】ゲートフィンガー１２ａ〜１２ｌに接続さ
れるゲート電極パッド１８は、上記第１の活性領域と第
２の活性領域で挟んだ位置に設けられる。第１の活性領
域の上には、ソース１１ａ〜１１ｃに接続されるソース
電極パッド１４ａ、及び、ドレイン１３ａ〜１３ｄに接
続されるドレイン電極パッド１５ａが設けられる。一
方、第２の活性領域の上には、ソース１１ｄ〜１１ｆに
接続されるソース電極パッド１４ｂ、及び、ドレイン１
３ｅ〜１３ｈに接続されるドレイン電極パッド１５ｂが
設けられる。
れるゲート電極パッド１８は、上記第１の活性領域と第
２の活性領域で挟んだ位置に設けられる。第１の活性領
域の上には、ソース１１ａ〜１１ｃに接続されるソース
電極パッド１４ａ、及び、ドレイン１３ａ〜１３ｄに接
続されるドレイン電極パッド１５ａが設けられる。一
方、第２の活性領域の上には、ソース１１ｄ〜１１ｆに
接続されるソース電極パッド１４ｂ、及び、ドレイン１
３ｅ〜１３ｈに接続されるドレイン電極パッド１５ｂが
設けられる。
【００２３】ソース電極パッド１４ａ及び１４ｂは、下
面にブリッジ状の構造部を有し、該ブリッジ状の構造部
の橋脚部（下方向への突出部）にあたる接続部１６ａ〜
１６ｈにおいてソース１１ａ〜１１ｈに接続される。同
様に、ドレイン電極パッド１５ａ及び１５ｂは、ブリッ
ジ状の構造部を有し、該ブリッジ状の構造部の橋脚部
（下方向への突出部）にあたる接続部１７ａ〜１７ｆに
おいてドレイン１３ａ〜１３ｆに接続される。
面にブリッジ状の構造部を有し、該ブリッジ状の構造部
の橋脚部（下方向への突出部）にあたる接続部１６ａ〜
１６ｈにおいてソース１１ａ〜１１ｈに接続される。同
様に、ドレイン電極パッド１５ａ及び１５ｂは、ブリッ
ジ状の構造部を有し、該ブリッジ状の構造部の橋脚部
（下方向への突出部）にあたる接続部１７ａ〜１７ｆに
おいてドレイン１３ａ〜１３ｆに接続される。
【００２４】なお、ソース電極パッド１４ａ及び１４
ｂ、並びに、ドレイン電極パッド１５ａ及び１５ｂのブ
リッジ状の構造部とｎ型ＧａＡｓ層１９との間に絶縁体
を充填しても良い。この場合、ソース電極パッド１４ａ
及び１４ｂ、並びに、ドレイン電極パッド１５ａ及び１
５ｂが、ブリッジ上の構造部の下に位置する活性領域に
与える電気的影響を効果的に除去することができ、電極
パッドの薄型化を図ることができる。
ｂ、並びに、ドレイン電極パッド１５ａ及び１５ｂのブ
リッジ状の構造部とｎ型ＧａＡｓ層１９との間に絶縁体
を充填しても良い。この場合、ソース電極パッド１４ａ
及び１４ｂ、並びに、ドレイン電極パッド１５ａ及び１
５ｂが、ブリッジ上の構造部の下に位置する活性領域に
与える電気的影響を効果的に除去することができ、電極
パッドの薄型化を図ることができる。
【００２５】また、上記構成を採用することで、実施の
形態１にかかるＧａＡｓ電界効果トランジスタ５０、２
個よりも、チップサイズを小さくすることができる。
形態１にかかるＧａＡｓ電界効果トランジスタ５０、２
個よりも、チップサイズを小さくすることができる。
【００２６】なお、実施の形態１にかかるＧａＡｓ電界
効果トランジスタ５０と同様に、ゲート電極パッド１
８、ソース電極パッド１４ａ及び１４ｂ、並びに、ドレ
イン電極パッド１５ａ及び１５ｂの厚みを、フィリップ
チップボンディング可能な値、例えば、５０μｍ程度に
設定することで、当該ＧａＡｓ電界効果トランジスタ６
０をフリップチップとして使用することができる。
効果トランジスタ５０と同様に、ゲート電極パッド１
８、ソース電極パッド１４ａ及び１４ｂ、並びに、ドレ
イン電極パッド１５ａ及び１５ｂの厚みを、フィリップ
チップボンディング可能な値、例えば、５０μｍ程度に
設定することで、当該ＧａＡｓ電界効果トランジスタ６
０をフリップチップとして使用することができる。
【００２７】
【発明の効果】本発明の第１の電界効果トランジスタ
は、活性領域上にソース電極パッド及びドレイン電極パ
ッドを設けることで、活性領域外にある電極パッドの面
積を低減し、チップのサイズダウンを図ることができ
る。また、ソース電極パッド及びドレイン電極パッドの
下面に設ける突出部においてソース及びドレインと接続
する構成を採用するため、特にソース及びドレインの何
れか一方の厚みを大きくする必要もない。このため、ソ
ース又はドレインの幅を大きくすることなく、即ち、活
性領域の面積を増加させることなく、チップサイズの小
型化を図ることができる。
は、活性領域上にソース電極パッド及びドレイン電極パ
ッドを設けることで、活性領域外にある電極パッドの面
積を低減し、チップのサイズダウンを図ることができ
る。また、ソース電極パッド及びドレイン電極パッドの
下面に設ける突出部においてソース及びドレインと接続
する構成を採用するため、特にソース及びドレインの何
れか一方の厚みを大きくする必要もない。このため、ソ
ース又はドレインの幅を大きくすることなく、即ち、活
性領域の面積を増加させることなく、チップサイズの小
型化を図ることができる。
【００２８】本発明の第２の電界効果トランジスタは、
上記ソース電極パッドと、該ソース電極パッドの下に位
置する複数のフィンガー及びドレインとの間、並びに、
上記ドレイン電極パッドと、該ドレイン電極パッドの下
に位置する複数のフィンガー及びソースとの間に、絶縁
体を充填したことで、電極パッドが活性領域に与える電
気的な影響を低減し、該ソース電極パッド及びドレイン
電極パッドの薄型化を図ることができる。
上記ソース電極パッドと、該ソース電極パッドの下に位
置する複数のフィンガー及びドレインとの間、並びに、
上記ドレイン電極パッドと、該ドレイン電極パッドの下
に位置する複数のフィンガー及びソースとの間に、絶縁
体を充填したことで、電極パッドが活性領域に与える電
気的な影響を低減し、該ソース電極パッド及びドレイン
電極パッドの薄型化を図ることができる。
【００２９】また、本発明の第３の電界効果トランジス
タは、上記第１又は第２の電界効果トランジスタにおい
て、ゲート電極パッド、ソース電極パッド、及び、ドレ
イン電極パッドの厚みをフリップチップボンディング可
能な値に設定することで、当該トランジスタをフリップ
チップとして使用可能にする。
タは、上記第１又は第２の電界効果トランジスタにおい
て、ゲート電極パッド、ソース電極パッド、及び、ドレ
イン電極パッドの厚みをフリップチップボンディング可
能な値に設定することで、当該トランジスタをフリップ
チップとして使用可能にする。
【００３０】また、本発明の第４の電界効果トランジス
タは、２以上の上記第１乃至第３の何れかの電界効果ト
ランジスタであって、互いのゲート電極パッドを一体化
することで、チップの一層のサイズダウンを図ることが
できる。
タは、２以上の上記第１乃至第３の何れかの電界効果ト
ランジスタであって、互いのゲート電極パッドを一体化
することで、チップの一層のサイズダウンを図ることが
できる。
【図１】 実施の形態１にかかるＧａＡｓ電界効果トラ
ンジスタを上から見た図である。
ンジスタを上から見た図である。
【図２】 図１に示したＧａＡｓ電界効果トランジスタ
のＡ−Ａ’断面図である。
のＡ−Ａ’断面図である。
【図３】 図１に示したＧａＡｓ電界効果トランジスタ
のＢ−Ｂ’断面図である。
のＢ−Ｂ’断面図である。
【図４】 図１に示したＧａＡｓ電界効果トランジスタ
のＣ−Ｃ’断面図である。
のＣ−Ｃ’断面図である。
【図５】 図１に示したＧａＡｓ電界効果トランジスタ
の変形例のＡ−Ａ’断面図である。
の変形例のＡ−Ａ’断面図である。
【図６】 図１に示したＧａＡｓ電界効果トランジスタ
の変形例のＢ−Ｂ’断面図である。
の変形例のＢ−Ｂ’断面図である。
【図７】 実施の形態２にかかるＧａＡｓ電界効果トラ
ンジスタを上から見た図である。
ンジスタを上から見た図である。
【図８】 従来のＧａＡｓ電界効果トランジスタを上か
ら見た図である。
ら見た図である。
１ａ〜１ｄ，１１ａ〜１１ｈ，１０２ ソース、２ａ〜
２ｆ，１２ａ〜１２ｌ，１０１ ゲートフィンガー、３
ａ〜３ｃ，１３ａ〜１３ｆ，１０３ ドレイン、４，１
４ａ，１４ｂ，１０５ ソース電極パッド、５，１５
ａ，１５ｂ，１０６ ドレイン電極パッド、６ａ〜６
ｄ，７ａ〜７ｃ，１６ａ〜１６ｈ，１７ａ〜１７ｆ 接
続部、８，１８，１０４ ゲート電極パッド、９，１
９，１０７ ｎ型ＧａＡｓ層、１０ 半絶縁性ＧａＡｓ
基板、５０，６０，１００ ＧａＡｓ電界効果トランジ
スタ
２ｆ，１２ａ〜１２ｌ，１０１ ゲートフィンガー、３
ａ〜３ｃ，１３ａ〜１３ｆ，１０３ ドレイン、４，１
４ａ，１４ｂ，１０５ ソース電極パッド、５，１５
ａ，１５ｂ，１０６ ドレイン電極パッド、６ａ〜６
ｄ，７ａ〜７ｃ，１６ａ〜１６ｈ，１７ａ〜１７ｆ 接
続部、８，１８，１０４ ゲート電極パッド、９，１
９，１０７ ｎ型ＧａＡｓ層、１０ 半絶縁性ＧａＡｓ
基板、５０，６０，１００ ＧａＡｓ電界効果トランジ
スタ
Claims (4)
- 【請求項１】 複数のフィンガーを持つゲートと、上記
複数のフィンガーの各々を挟む位置に設けられる複数の
ソース及びドレインとで構成される電界効果トランジス
タであって、 上記ゲートに接続されるゲート電極パッドと、 上記複数のソースの上を横切り、下面に各ソースに接続
される突出部を有するソース電極用パッドと、 上記複数のドレインの上を横切り、下面に各ドレインに
接続される突出部を有するドレイン電極パッドとを備え
ることを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
であって、 上記ソース電極パッドと、該ソース電極パッドの下に位
置する複数のフィンガー及びドレインとの間、並びに、
上記ドレイン電極パッドと、該ドレイン電極パッドの下
に位置する複数のフィンガー及びソースとの間に、絶縁
体を充填したことを特徴とする電界効果トランジスタ。 - 【請求項３】 請求項１又は請求項２に記載の電界効果
トランジスタにおいて、 上記ゲート電極パッド、ソース電極パッド、及び、ドレ
イン電極パッドの厚みを、フリップチップボンディング
可能な値に設定したことを特徴とする電界効果トランジ
スタ。 - 【請求項４】 ２以上の上記請求項１乃至請求項３の何
れかに記載の電界効果トランジスタからなり、互いのゲ
ート電極パッドが一体化されていることを特徴とする電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212472A JP2000049169A (ja) | 1998-07-28 | 1998-07-28 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212472A JP2000049169A (ja) | 1998-07-28 | 1998-07-28 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049169A true JP2000049169A (ja) | 2000-02-18 |
Family
ID=16623219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10212472A Pending JP2000049169A (ja) | 1998-07-28 | 1998-07-28 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049169A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN112736136A (zh) * | 2019-10-28 | 2021-04-30 | 苏州能讯高能半导体有限公司 | 一种半导体器件及其制备方法 |
-
1998
- 1998-07-28 JP JP10212472A patent/JP2000049169A/ja active Pending
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