CN112736136A - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体器件及其制备方法，半导体器件包括有源区，还包括依次设置的衬底、多层半导体层、至少两类电极、介质层和至少一块导电块，至少两类电极、介质层和至少一块导电块均位于有源区内；介质层中形成有电极通孔，电极通孔贯穿介质层，且电极通孔在衬底所在平面上的垂直投影与至少一类电极在衬底所在平面上的垂直投影交叠；位于电极通孔内的通孔导电柱；同一导电块通过通孔导电柱与同一类电极电连接。采用上述技术方案，通过设置电极与导电块位于不同膜层，同时通过通孔导电柱实现导电块与电极的电连接，通过导电块向电极提供信号，保证半导体器件正常工作的同时减小半导体器件的面积，有利于实现半导体器件的小型化设计。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
GaN(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。
由于AlGaN/GaN异质结构中AlGaN与GaN界面发生极化效应，形成二维电子气，通常采用AlGaN/GaN异质结形成半导体器件。与传统Si器件相比，GaN半导体器件可以实现小型化，在同等电压电流规格的芯片面积可以更小。但是由于现有GaN半导体器件均为平面结构器件，向电极提供电极信号的金属与电极位于同一平面，导致半导体器件的面积增大，造成空间成本的浪费。
因此，如何缩小半导体器件面积，且实现高性能的半导体器件，成为目前急需解决的问题。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以缩小半导体器件面积，提升半导体器件的集成度。
第一方面，本发明实施例提供了一种半导体器件，包括有源区；还包括：
衬底；
位于所述衬底上的多层半导体层；
位于所述多层半导体层远离所述衬底一侧，且位于所述有源区的至少两类电极；
位于所述至少两类电极远离所述衬底一侧，且位于所述有源区的介质层，所述介质层中形成有电极通孔，所述电极通孔贯穿所述介质层，且所述电极通孔在所述衬底所在平面上的垂直投影与至少一类电极在所述衬底所在平面上的垂直投影交叠；
位于所述电极通孔内的通孔导电柱；
位于所述介质层远离所述衬底一侧，且位于所述有源区的至少一块导电块，同一所述导电块通过所述通孔导电柱与同一类电极电连接。
可选的，至少两类电极包括阳极和阴极电极；
所述电极通孔在所述衬底所在平面上的垂直投影与所述阳极或者所述阴极电极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第一导电块，所述第一导电块通过所述通孔导电柱与所述阳极或者所述阴极电极电连接；
或者，
所述电极通孔包括第一电极通孔和第二电极通孔，所述第一电极通孔在所述衬底所在平面上的垂直投影与所述阳极在所述衬底所在平面上的垂直投影交叠，所述第二电极通孔在所述衬底所在平面上的垂直投影与所述阴极电极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第二导电块和第三导电块，所述第二导电块通过所述第一电极通孔内的通孔导电柱与所述阳极电连接，所述第三导电块通过所述第二电极通孔内的通孔导电柱与所述阴极电极电连接。
可选的，至少两类电极包括源极和漏极；
所述电极通孔在所述衬底所在平面上的垂直投影与所述源极或者所述漏极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第四导电块，所述第四导电块通过所述通孔导电柱与所述源极或者所述漏极电连接；
或者，
所述电极通孔包括第三电极通孔和第四电极通孔，所述第三电极通孔在所述衬底所在平面上的垂直投影与所述源极在所述衬底所在平面上的垂直投影交叠，所述第四电极通孔在所述衬底所在平面上的垂直投影与所述漏极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第五导电块和第六导电块，所述第五导电块通过所述第三电极通孔内的通孔导电柱与所述源极电连接，所述第六导电块通过所述第四电极通孔内的通孔导电柱与所述漏极电连接。
可选的，所述半导体器件还包括无源区，所述无源区围绕所述有源区设置；
至少两类电极还包括栅极，所述栅极包括位于所述有源区的第一栅极以及位于所述无源区内的第二栅极，同一所述第二栅极与多条所述第一栅极电连接；
所述电极通孔还包括第五电极通孔，所述第五电极通孔在所述衬底所在平面上的垂直投影与所述第二栅极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第七导电块，所述第七导电块通过所述第五电极通孔内的通孔导电柱与所述第二栅极电连接。
可选的，多个同一类电极沿第一方向依次排列，每个所述电极沿第二方向延伸，其中所述第一方向与所述第二方向垂直，且所述第一方向和所述第二方向均与所述衬底所在平面平行；
同一所述导电块通过沿所述第一方向和/或所述第二方向设置的至少两个电极通孔与同一电极电连接。
可选的，多个同一类电极沿第一方向依次排列，其中，所述第一方向与所述衬底所在平面平行；
沿所述第一方向，每个所述电极的延伸长度为L；
所述电极通孔包括位于所述介质层靠近所述衬底一侧表面的第一开口以及位于所述介质层远离所述衬底一侧表面的第二开口，其中，所述第一开口的半径为r，所述第二开口的半径为R；
其中，r≤R，且L/2≤2r＜L。
可选的，所述电极通孔还包括连接所述第一开口和所述第二开口的侧壁，所述侧壁与所述第一开口所在平面的夹角为θ，其中，30°≤θ≤90°。
可选的，沿第三方向，每个所述电极通孔的延伸高度为h，其中10μm≤h≤20μm，其中，所述第三方向与所述衬底垂直。
可选的，所述导电块的覆盖面积大于与其电连接的每个电极的覆盖面积。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底一侧制备多层半导体层；
在所述多层半导体层远离所述衬底一侧，且在所述多层半导体层的有源区内制备至少两类电极；
位于所述至少两类电极远离所述衬底的一侧制备介质层，所述介质层中形成有电极通孔，所述电极通孔贯穿所述介质层，且所述电极通孔在所述衬底所在平面上的垂直投影与至少一类电极在所述衬底所在平面上的垂直投影交叠；
在所述电极通孔内制备通孔导电柱；
在所述介质层远离所述衬底的一侧制备至少一块导电块，同一所述导电块通过所述通孔导电柱与同一类电极电连接。
本发明实施例提供的半导体器件及其制备方法，通过在多层半导体层远离衬底的一侧形成介质层，在介质层中形成贯穿介质层的电极通孔，在电极通孔内形成通孔导电柱以及在介质层远离衬底的一侧形成至少一块导电块，通过通孔导电柱实现导电块与电极的电连接关系，通过导电块向电极提供电极信号，区别于现有技术中通过位于无源区的导电金属提供电极信号，可以节省半导体器件的空间成本，提高半导体器件的集成度，有利于实现小型化及集成化的半导体器件，符合半导体器件的发展趋势。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术中一种半导体器件的结构示意图；
图2是本发明实施例提供的一种半导体器件的结构示意图；
图3是图2提供的半导体器件沿剖面线A-A’的剖面结构示意图；
图4是本发明实施例提供的另一种半导体器件的结构示意图；
图5是图4提供的半导体器件沿剖面线B-B’的剖面结构示意图；
图6是本发明实施例提供的另一种半导体器件的结构示意图；
图7是图6提供的半导体器件沿剖面线C-C’的剖面结构示意图；
图8是本发明实施例提供的一种半导体器件的结构示意图；
图9是图8提供的半导体器件沿剖面线D-D’的剖面结构示意图；
图10是本发明实施例提供的另一种半导体器件的结构示意图；
图11是图10提供的半导体器件沿剖面线E-E’的剖面结构示意图；
图12是本发明实施例提供的另一种半导体器件的结构示意图；
图13是图12提供的半导体器件沿剖面线F-F’的剖面结构示意图；
图14是图12提供的半导体器件沿剖面线G-G’的剖面结构示意图；
图15是图3中H区域的放大示意图；
图16是本发明实施例提供的一种半导体器件制备方法的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1是现有技术中一种半导体器件的结构示意图，图1以半导体器件为二极管为例进行说明。如图1所示，半导体器件包括有源区a和无源区b，有源区a内设置有阳极11和阴极12，无源区b内设置有阳极电极13和阴极电极14，阳极电极13与阳极11电连接，用于向阳极11提供阳极信号，阴极电极14与阴极12电连接，用于向阴极12提供阴极信号。现有技术中的二极管一般为平面结构，阳极11和阳极电极13平铺设置，阴极12与阴极电极14平铺设置，导致半导体器件面积较大，不符合现有半导体器件小型化发展趋势。
基于上述技术问题，本发明实施例提供了一种半导体器件，包括衬底；位于衬底上的多层半导体层；位于多层半导体层远离衬底一侧，且位于有源区的至少两类电极；位于至少两类电极远离衬底一侧的介质层，介质层中形成有电极通孔，电极通孔贯穿介质层，且电极通孔在衬底所在平面上的垂直投影与至少一类电极在衬底所在平面上的垂直投影交叠；位于电极通孔内的通孔导电柱；位于介质层远离衬底一侧的至少一块导电块，同一导电块通过通孔导电柱与同一类电极电连接。采用上述技术方案，向同一类电极提供电极信号的导电块与电极在垂直衬底的方向上叠层设置，同一导电块通过位于电极通孔内的通孔导电柱电连接，保证可以减小半导体器件的面积，提高半导体器件的集成度，有利于实现半导体器件的小型化设计。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图2是本发明实施例提供的一种半导体器件的结构示意图，图3是图2提供的半导体器件沿剖面线A-A’的剖面结构示意图，如图2和图3所示，本发明实施例提供的半导体器件包括有源区a：还包括：
衬底10；
位于衬底10上的多层半导体层20；
位于多层半导体层20远离衬底10的一侧，且位于有源区a的至少两类电极30；
位于至少两类电极30远离衬底10一侧的介质层40，介质层10中形成有电极通孔41，电极通孔41贯穿介质层40，且电极通孔41在衬底10所在平面上的垂直投影与至少一类电极22在衬底10所在平面上的垂直投影交叠；
位于电极通孔内的通孔导电柱42；
位于介质层10远离所述衬底一侧的至少一块导电块50，同一导电块50通过通孔导电柱与42同一类电极20电连接。
示例性的，图2和图3以半导体器件为二极管，至少两类电极包括阳极31和阴极32，电极通孔41在衬底10所在平面上的垂直投影与阳极31在衬底10所在平面上的垂直投影交叠，至少一块导电块包括第一导电块51为例进行说明。
如图2和图3所示，通过在介质层40中形成电极通孔41，电极通孔41在衬底10所在平面上的垂直投影与阳极31在衬底10所在平面上的垂直投影交叠，并在电极通孔41内形成通孔导电柱42，如此保证第一导电块51通过通孔导电柱42与阳极31电连接，如此通过第一导电块51可以向阳极31提供阳极信号，保证半导体器件正常工作。对比图2和图1可以知道，通过设置第一导电块51与阳极31叠层设置，区别于现有技术中阳极11与阳极金属13平铺设置的方案，可以减小无源区b的面积，进一步减小半导体器件的面积，提高半导体器件的集成度，有利于实现半导体器件的小型化设计。
可选的，如图2所示，第一导电块51位于有源区a内，第一导电块51在衬底10所在平面内的垂直投影与电极通孔41在衬底10所在平面内的垂直投影交叠，保证可以实现第一导电块51与通孔导电柱42的电连接。
可选的，衬底基板10的材料可由硅、蓝宝石、碳化硅、砷化镓、金刚石等中的其中一种材料形成，还可以是其他适合生长氮化镓的材料。
多层半导体层20位于衬底基板10一侧，多层半导体层20具体可以为III-V族化合物的半导体材料，例如可由砷化镓、铝镓砷、氮化镓、铝镓氮或铟镓氮中的一种或者一种以上的材料形成。
需要说明的是，在图2所示的俯视图中，多层半导体层20和衬底10重合，，图2作为示例性说明，仅示出了半导体层20；同时介质层40与多层半导体层20重合，为了示出多层半导体层20和介质层40，以介质层40与20不重合为例进行说明。
综上，本发明实施例提供的半导体器件，通过设置向同一类电极提供电极信号的导电块与电极在垂直衬底的方向上叠层设置，同一导电块通过位于电极通孔内的通孔导电柱电连接，通过叠层设置减小半导体器件的面积，提高半导体器件的集成度，有利于实现半导体器件的小型化设计。
可以理解的是，针对不同类型的半导体器件，至少两类电极可以包括不同数量的电极，例如阳极和阴极，又例如源极、栅极和漏极。同时，电极通孔可以与多类电极在衬底所在平面上的垂直投影交叠，至少一块导电块可以包括第多块导电块，通过电极通孔内的通孔导电柱，多块导电块中的每一导电块均与同一类的电极电连接。下面对不同的情况进行详细说明。
首先以半导体器件为二极管，至少一块导电块只包括第一导电块的情况为例进行说明。
可选的，至少两类电极30包括阴极31和阳极32；电极通孔41在衬底10所在平面上的垂直投影与阳极31(如图2和图3所示)或者阴极(如图4和图5所示)在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第一导电块51，第一导电块51通过通孔导电柱42与阳极31(如图2和图3所示)或者阴极(如图4和图5所示)电连接。
如图2和图3所示，设置电极通孔41在衬底10所在平面上的垂直投影与阳极31在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第一导电块51，第一导电块51通过通孔导电柱42与阳极31电连接，将第一导电块51与阳极31叠层设置，可以减小现有技术中向阳极31提供阳极信号的阳极电极(图中未示出)在平面内占用的面积，减小半导体器件的面积，实现半导体器件的小型化设计。
进一步的，如图2和图3所示，半导体器件还包括无源区b，无源区b围绕有源区a设置，无源区b内设置有阴极电极32’。通过阴极金属32’与阴极32电连接，向阴极32提供阴极信号。
如图4和图5所示，设置电极通孔41在衬底10所在平面上的垂直投影与阴极32在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第一导电块51，第一导电块51通过通孔导电柱42与阴极32电连接，将第一导电块51与阴极32叠层设置，可以减小现有技术中向阴极2提供阴极信号的阴极电极(图中未示出)在平面内占用的面积，减小半导体器件的面积，实现半导体器件的小型化设计。首先以半导体器件为二极管，至少一块导电块只包括第一导电块的情况为例进行说明。
进一步的，如图4和图5所示，半导体器件还包括无源区b，无源区b围绕有源区a设置，无源区b内设置有阳极电极31’。通过阳极金属31’与阳极31电连接，向阳极31提供阳极信号。
接下来以半导体器件为二极管，至少一块导电块包括第二导电块和第三导电块的情况为例进行说明。
图6是本发明实施例提供的另一种半导体器件的结构示意图，图7是图6提供的半导体器件沿剖面线C-C’的剖面结构示意图，如图6和图7所示，至少两类电极30包括阴极31和阳极32；电极41通孔包括第一电极通孔411和第二电极通孔412，第一电极通孔411在衬底10所在平面上的垂直投影与阳极31在衬底10所在平面上的垂直投影交叠，第二电极通孔412在衬底10所在平面上的垂直投影与阴极32在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第二导电块52和第三导电块53，第二导电块52通过第一电极通孔411内的通孔导电柱42与阳极31电连接，第三导电块53通过第二电极通孔412内的通孔导电柱42与阴极32电连接。
设置第二导电块52通过第一电极通孔411内的通孔导电柱42与阳极31电连接，第三导电块53通过第二电极通孔412内的通孔导电柱42与阴极32电连接，将第二导电块52与阳极31叠层设置，第三导电块53与阴极52叠层设置，可以同时减小阳极电极以及阴极电极在平面内占用的面积，减小半导体器件的面积，实现半导体器件的小型化设计。
可选的，第二导电块52与第三导电块53可以同层设置，保证半导体器件膜层关系简单，半导体器件制备工艺简单。
接下来以半导体器件为三极管，至少一块导电块包括只包括第四导电块的情况为例进行说明。
如图8-图11所示，至少两类电极30包括源极33和漏极34；电极通孔41在衬底10所在平面上的垂直投影与源极33(如图8和图9所示)或者漏极34(如图10和图11所示)在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第四导电块54，第四导电块54通过通孔导电柱42与源极33(如图8和图9所示)或者漏极34(如图10和图11所示)电连接。
如图8和图9所示，设置电极通孔41在衬底10所在平面上的垂直投影与源极33在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第四导电块54，第四导电块54通过通孔导电柱42与源极33电连接，将第四导电块54与源极33叠层设置，可以减小现有技术中向源极33提供源极信号的源极电极(图中未示出)在平面内占用的面积，减小半导体器件的面积，实现半导体器件的小型化设计。
进一步的，如图8和图9所示，半导体器件还包括无源区b，无源区b围绕有源区a设置，无源区b内设置有漏极电极34’。通过漏极电极34’与漏极34电连接，向漏极34提供漏极信号。
如图10和图11所示，设置电极通孔41在衬底10所在平面上的垂直投影与漏极34在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第四导电块54，第四导电块54通过通孔导电柱42与漏极34电连接，将第四导电块54与漏极34叠层设置，可以减小现有技术中向漏极34提供漏极信号的漏极电极(图中未示出)在平面内占用的面积，减小半导体器件的面积，实现半导体器件的小型化设计。
进一步的，如图10和图11所示，半导体器件还包括无源区b，无源区b围绕有源区a设置，无源区b内设置有源极电极33’。通过源极电极33’与源极33电连接，向源极33提供阳极信号。
接下来以半导体器件为三极管，至少一块导电块包括第五导电块和第六导电块的情况为例进行说明。
图12是本发明实施例提供的另一种半导体器件的结构示意图，图13是图2提供的半导体器件沿剖面线F-F’的剖面结构示意图，如图12和图13所示，至少两类电极30包括源极33和漏极34；电极41通孔包括第三电极通孔413和第四电极通孔414，第三电极通孔413在衬底10所在平面上的垂直投影与源极33在衬底10所在平面上的垂直投影交叠，第四电极通孔414在衬底10所在平面上的垂直投影与漏极34在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第五导电块55和第六导电块56，第五导电块55通过第三电极通孔413内的通孔导电柱42与源极33电连接，第六导电块56通过第四电极通孔414内的通孔导电柱42与漏极34电连接。
设置第五导电块55通过第三电极通孔413内的通孔导电柱42与源极33电连接，第六导电块56通过第四电极通孔414内的通孔导电柱42与漏极34电连接，将第五导电块55与源极33叠层设置，第六导电块56与漏极34叠层设置，可以同时减小源极电极以及漏极电极在平面内占用的面积，减小半导体器件的面积，实现半导体器件的小型化设计。
可选的，第五导电块55与第六导电块56可以同层设置，保证半导体器件膜层关系简单，半导体器件制备工艺简单。
图14是图12提供的半导体器件沿剖面线G-G’的剖面结构示意图，结合图12和图14所示，半导体器件还包括无源区b，无源区b围绕有源区a设置；至少两类电极30还包括栅极35，栅极35包括位于有源区a的第一栅极351以及位于无源区b内的第二栅极352，同一第二栅极352与多条第一栅极351电连接；电极通孔41还包括第五电极通孔415，第五电极通孔415在衬底10所在平面上的垂直投影与第二栅极352在衬底10所在平面上的垂直投影交叠；至少一块导电块50包括第七导电块57，第七导电块57通过第五电极通孔415内的通孔导电柱42与第二栅极352电连接。
示例性的，三极管半导体器件还可以包括栅极35，栅极35包括位于源极33与漏极34之间的第一栅极351以及与多条第一栅极351连接的第二栅极352，由于第一栅极351的栅条宽度较小，因此可以在第二栅极352对应的介质层40中设置第五电极通孔415，同时设置至少一块导电块50包括第七导电块57，第七导电块57通过第五电极通孔415内的通孔导电柱42与第二栅极352电连接，如此源极信号、栅极信号和漏极信号均可以从介质层40上方的导电块50提供给半导体器件，保证半导体器件提供信号的方式简单。
可选的，源极33、漏极34与多层半导体层20形成欧姆接触，栅极35与多层半导体层20形成肖特基接触。可选的，源极33和漏极34的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极35的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极35可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构，例如，多层栅极结构可以在栅极与多层半导体层20之间设置一层绝缘介质(例如SiO2)的MIS结构。可选的，栅极35的形状可以为矩形，如图9、图11和图13所示；还可以为T型(图中未示出)，即栅极35的部分位于多层半导体层20中，保证栅极35与多层半导体层20的肖特基接触良好。
综上，针对不同类型的半导体器件，通过在多层半导体层远离衬底的一侧形成介质层，在介质层中形成贯穿介质层的电极通孔，在电极通孔内形成通孔导电柱以及在介质层远离衬底的一侧形成至少一块导电块，通过通孔导电柱实现导电块与电极的电连接关系，通过导电块向电极提供电极信号，区别于现有技术中任一电极均通过位于无源区的导电金属提供电极信号的方案，可以节省半导体器件的空间成本，提高半导体器件的集成度，有利于实现小型化及集成化的半导体器件，符合半导体器件的发展趋势。
可选的，继续参考图2所示，多个同一类电极沿第一方向(如图中所示的X方向)依次排列，每个电极沿第二方向(如图中所示的Y方向)延伸，其中第一方向与第二方向垂直，且第一方向和第二方向均与衬底10所在平面平行；同一导电块通过沿第一方向和/或第二方向设置的至少两个电极通孔与同一电极电连接。
示例性的，如图2所示，多个阳极31沿第一方向依次排列，每个阳极31沿第二方向延伸；多个阴极32沿第一方向依次排列，每个阴极32沿第二方向延伸。第一导电块51通过沿第二方向设置的两个电极通孔41与同一阳极31电连接。如此，对于同一阳极31，两个电极通孔41形成并联的电感，可以降低因通孔导电柱42引入的寄生电容和电阻。
需要说明的是，图2仅以第一导电块51通过沿第二方向设置的两个电极通孔41与阳极31电连接为例进行示例性说明，可以理解的是，第一导电块51还可以通过沿第一方向设置的两个电极通孔41与阳极31电连接，如此，沿第一方向设置的两个电极通孔41同样可以形成并联的电感，同样可以将低因通孔导电柱42引入的寄生电容和电阻。本发明实施例对多个电极通孔41的设置方式不进行限定，可以只在第一个方向上(例如第一方向或者第二方向)上设置多个并联的电感，也可以沿多个方向(例如第一方向、第二方向以及与第一方向呈一定夹角的方向)上设置多个并联的电感，本发明实施例对此不进行限定。
图15是图3中H区域的放大示意图，结合图3和图15所示，多个同一类电极沿第一方向(如图中所述的X方向)依次排列，其中，第一方向与衬底10所在平面平行；沿第一方向，每个电极的延伸长度为L；电极通孔41包括位于介质层40靠近衬底10一侧表面的第一开口416以及位于介质层40远离衬底10一侧表面的第二开口147，其中，第一开口416的半径为r，第二开口417的半径为R；其中，r≤R，且L/2≤2r＜L。
示例性的，图3和图5以阳极31为例进行说明，当第一开口416的半径越大，意味着通孔导电柱42的底面积与阳极31的接触面积越大，因此通孔导电柱42引入的寄生电感就越小，同时引入的寄生电阻也越小；但是第一开口416的边缘不能阳极31的边缘，且考虑电极通孔41的制备工艺，第二开口417的面积需大于第一开口416的面积，因此，阳极31在方向上的延伸长度L、第一开口416的半径r，第二开口417的半径R，满足r≤R，且L/2≤2r＜L。如此，既可以保证因通孔导电柱42引入的寄生电阻较小，电极通孔41的制备工艺较简单。
可选的，继续参考图15所示，电极通孔41还包括连接第一开口416和第二开口417的侧壁418，侧壁418与第一开口416所在平面的夹角为θ，其中，30°≤θ≤90°。
示例性的，用于电极通孔41的侧壁418与第一开口416所在平面的夹角会影响通孔电感的值，同时由于侧壁418也将形成等效的场板的作用，改善有源区的电场分布，θ越小，寄生电感值越小，但对电场分布的调节能力越弱；θ越大，寄生电感值越大，但对电场分布的调节能力越强；同时因θ值变化还会引起寄生电容变化，因此需要将θ做合理设计。本发明实施例综合考虑寄生电感、寄生电容以及对有源区电场的调节能力，设置侧壁418与第一开口416所在平面的夹角θ满足30°≤θ≤90°。可选的，θ可以为30°-90°之间的任意角度值，例如30°、45°、60°、70°或者90°，本发明实施例对此不进行限定，需根据实际产品合适设置侧壁418与第一开口416所在平面的夹角。
可选的，继续参考图15所示，沿第三方向(如图中所示的Z方向)，每个电极通孔41的延伸高度为h，其中10μm≤h≤20μm，其中，第三方向与衬底10垂直。
示例性的，为了保证有源区a内电极布局的可靠性，介质层40的厚度h’需满足大于h’≥10μm，同于电极通孔41贯穿介质层40，因此h＝h’≥10μm。进一步的，由于当电极通孔41的延伸高度较大时，因填充电极通孔41的通孔导电柱42引起的寄生电感较大，寄生电阻也较大，因此综合考虑电极布局的可靠性以及寄生电阻，设置沿第三方向，每个电极通孔41的延伸高度h满足10μm≤h≤20μm。
可选的，继续参考图2、图4、图6、图8、图10和图12所示，导电块50的覆盖面积大于与其电连接的每个电极的覆盖面积，如此便于半导体器件的封装键合工艺；同时较大的导电块50的面积可以增加半导体器件的散热面积，有效改善有源区的散热途径。
可选的，继续参考图3、图5、图7、图9、图11、图13和图4所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层201；位于成核层201远离衬底10一侧的缓冲层202；位于缓冲层202远离成核层201一侧的沟道层203；位于沟道层203远离缓冲层202一侧的势垒层204，势垒层204和沟道层203形成异质结结构，在异质结界面处形成2DEG。
示例性的，成核层201和缓冲层202的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层201和缓冲层202可以用于匹配衬底基板10的材料和外延沟道层203。沟道层203的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层204位于沟道层203上方，势垒层204的材料可以是能够与沟道层203形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度二维电子气。
应该理解，本发明实施例是从半导体器件结构设计的角度来改善半导体器件的输出功率。所述半导体器件包括但不限制于：二极管、工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-EffectTransistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-SemiconductorHeterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，图16是本发明实施例提供的一种半导体器件制备方法的流程示意图，如图16所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
示例性的，衬底的材料可以为Si、SiC或者蓝宝石，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导体层。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料，多层半导体层中形成有2DEG。
S130、在所述多层半导体层远离所述衬底一侧，且在所述有源区内制备至少两类电极。
示例性的，至少两类电极可以包括不同数量的电极，例如阳极和阴极，又例如源极、栅极和漏极。
S140、在所述至少两类电极远离所述衬底的一侧制备介质层，所述介质层中形成有电极通孔，所述电极通孔贯穿所述介质层，且所述电极通孔在所述衬底所在平面上的垂直投影与至少一类电极在所述衬底所在平面上的垂直投影交叠。
示例性的，采用金属有机化合物化学气相沉淀(Metal-organic Chemical VaporDeposition，MOCVD)、低压力化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、或者等离子体增强化学的气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)的方法，在至少两类电极远离衬底的一侧制备介质层。
采用刻蚀工艺形成贯穿介质层的电极通孔，且电极通孔在衬底所在平面上的垂直投影与至少一类电极在衬底所在平面上的垂直投影交叠。
S150、在电极通孔内制备通孔导电柱。
示例性的，在电极通孔内填充导电材料，例如金属材料，在电极通孔内制备得到通孔导电柱。
S160、在所述介质层远离所述衬底的一侧制备至少一块导电块，同一所述导电块通过所述通孔导电柱与同一类电极电连接。
示例性的，在介质层远离衬底的一侧制备至少一块导电块，同一导电块通过通孔导电柱与同一类电极电连接，通过设置向同一类电极提供电极信号的导电块与电极在垂直衬底的方向上叠层设置，同一导电块通过位于电极通孔内的通孔导电柱电连接，通过叠层设置减小半导体器件的面积，提高半导体器件的集成度，有利于实现半导体器件的小型化设计。
可选的，上述在电极通孔内制备通孔导电柱以及在介质层远离衬底的一侧制备至少一块导电块的步骤可以为同一步骤，即导电块填充电极通孔，同时形成通孔导电柱以及导电块，保证半导体器件制备工艺简单。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。
因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种半导体器件，其特征在于，包括有源区；还包括：
衬底；
位于所述衬底上的多层半导体层；
位于所述多层半导体层远离所述衬底一侧，且位于所述有源区的至少两类电极；
位于所述至少两类电极远离所述衬底一侧的介质层，所述介质层中形成有电极通孔，所述电极通孔贯穿所述介质层，且所述电极通孔在所述衬底所在平面上的垂直投影与至少一类电极在所述衬底所在平面上的垂直投影交叠；
位于所述电极通孔内的通孔导电柱；
位于所述介质层远离所述衬底一侧的至少一块导电块，同一所述导电块通过所述通孔导电柱与同一类电极电连接。
2.根据权利要求1所述的半导体器件，其特征在于，至少两类电极包括阳极和阴极电极；
所述电极通孔在所述衬底所在平面上的垂直投影与所述阳极或者所述阴极电极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第一导电块，所述第一导电块通过所述通孔导电柱与所述阳极或者所述阴极电极电连接；
或者，
所述电极通孔包括第一电极通孔和第二电极通孔，所述第一电极通孔在所述衬底所在平面上的垂直投影与所述阳极在所述衬底所在平面上的垂直投影交叠，所述第二电极通孔在所述衬底所在平面上的垂直投影与所述阴极电极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第二导电块和第三导电块，所述第二导电块通过所述第一电极通孔内的通孔导电柱与所述阳极电连接，所述第三导电块通过所述第二电极通孔内的通孔导电柱与所述阴极电极电连接。
3.根据权利要求1所述的半导体器件，其特征在于，至少两类电极包括源极和漏极；
所述电极通孔在所述衬底所在平面上的垂直投影与所述源极或者所述漏极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第四导电块，所述第四导电块通过所述通孔导电柱与所述源极或者所述漏极电连接；
或者，
所述电极通孔包括第三电极通孔和第四电极通孔，所述第三电极通孔在所述衬底所在平面上的垂直投影与所述源极在所述衬底所在平面上的垂直投影交叠，所述第四电极通孔在所述衬底所在平面上的垂直投影与所述漏极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第五导电块和第六导电块，所述第五导电块通过所述第三电极通孔内的通孔导电柱与所述源极电连接，所述第六导电块通过所述第四电极通孔内的通孔导电柱与所述漏极电连接。
4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括无源区，所述无源区围绕所述有源区设置；
至少两类电极还包括栅极，所述栅极包括位于所述有源区的第一栅极以及位于所述无源区内的第二栅极，同一所述第二栅极与多条所述第一栅极电连接；
所述电极通孔还包括第五电极通孔，所述第五电极通孔在所述衬底所在平面上的垂直投影与所述第二栅极在所述衬底所在平面上的垂直投影交叠；
至少一块导电块包括第七导电块，所述第七导电块通过所述第五电极通孔内的通孔导电柱与所述第二栅极电连接。
5.根据权利要求1-4任一项所述的半导体器件，其特征在于，多个同一类电极沿第一方向依次排列，每个所述电极沿第二方向延伸，其中所述第一方向与所述第二方向垂直，且所述第一方向和所述第二方向均与所述衬底所在平面平行；
同一所述导电块通过沿所述第一方向和/或所述第二方向设置的至少两个电极通孔与同一电极电连接。
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，多个同一类电极沿第一方向依次排列，其中，所述第一方向与所述衬底所在平面平行；
沿所述第一方向，每个所述电极的延伸长度为L；
所述电极通孔包括位于所述介质层靠近所述衬底一侧表面的第一开口以及位于所述介质层远离所述衬底一侧表面的第二开口，其中，所述第一开口的半径为r，所述第二开口的半径为R；
其中，r≤R，且L/2≤2r＜L。
7.根据权利要求6所述的半导体器件，其特征在于，所述电极通孔还包括连接所述第一开口和所述第二开口的侧壁，所述侧壁与所述第一开口所在平面的夹角为θ，其中，30°≤θ≤90°。
8.根据权利要求1-4任一项所述的半导体器件，其特征在于，沿第三方向，每个所述电极通孔的延伸高度为h，其中10μm≤h≤20μm，其中，所述第三方向与所述衬底垂直。
9.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述导电块的覆盖面积大于与其电连接的每个电极的覆盖面积。
10.一种半导体器件的制备方法，用于制备权利要求1-9任一项所述的半导体器件，所述半导体器件包括有源区；其特征在于，所述制备方法包括：
提供衬底；
在所述衬底一侧制备多层半导体层；
在所述多层半导体层远离所述衬底一侧，且在所述有源区内制备至少两类电极；
在所述至少两类电极远离所述衬底的一侧制备介质层，所述介质层中形成有电极通孔，所述电极通孔贯穿所述介质层，且所述电极通孔在所述衬底所在平面上的垂直投影与至少一类电极在所述衬底所在平面上的垂直投影交叠；
在所述电极通孔内制备通孔导电柱；
在所述介质层远离所述衬底的一侧制备至少一块导电块，同一所述导电块通过所述通孔导电柱与同一类电极电连接。
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