KR100985807B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

전계 효과 트랜지스터에 있어서, 화합물 반도체 기판(11)에 형성되는 동작 영역(12), 동작 영역(12) 위에 형성되는 게이트 전극(13)과, 동작 영역(12) 위에 게이트 전극(13)을 사이에 두고 교대로 형성되는 소스 전극(14) 및 드레인 전극(15)과, 외부 회로와 접속되기 위한 본딩 패드(18, 19)와, 소스 전극(14) 또는 드레인 전극(15)과 접속되는 전극 접속부(20a)와, 본딩 패드(18, 19)와 접속되는 패드 접속부(20b)와, 전극 접속부(20a) 및 패드 접속부(20b) 사이를 접속하는 공중 배선부(20c)를 갖는 에어브리지(20)를 포함하고, 각각 에어브리지(20)의 폭 방향의 단면에 있어서, 전극 접속부(20a)의 단면적은 공중 배선부(20c)의 단면적 이하로 하거나 및/또는 전극 접속부의 폭을 공중 배선부의 폭보다 좁게 한다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은, 예컨대 멀티 핑거형 전계 효과 트랜지스터에 관한 것이다.
최근, 인버터 회로나 스위칭 소자의 고기능화에 따라, 전계 효과 트랜지스터(이하 Field Effect Transistor: FET라고 기재함)에 있어서, 고주파 특성, 신뢰성의 향상이 한층 더 요구되고 있다.
예컨대, 멀티 핑거형 FET에 있어서, 동작 영역을 횡단하도록 형성되는 복수의 게이트 핑거와 접속되고, 동작 영역과 평행하게 형성되는 게이트 배선과, 동작 영역 위에 형성된 소스 전극 또는 드레인 전극과 본딩 패드를 접속하는 소스/드레인 배선이 형성된다. 이 때, 게이트 배선과 소스/드레인 배선이 교차하게 되지만, 이들을 절연시키기 위해서 게이트 배선 위에 SiN 등의 패시베이션막이 형성되어 있다. 그러나, 이와 같이, 유전률이 높은 SiN 등의 패시베이션막 위에 직접 배선을 형성함으로써 부유 용량이 발생하며, 특히, 고주파 영역에 있어서 무시할 수 없게 된다. 그래서, 이 부유 용량을 저감하기 위해서, 공극을 통해 상층 배선을 형성하는 에어브리지 구조가 이용되고 있다(예컨대 특허 문헌 1 참조).
이러한 에어브리지 구조에 있어서, 소스/드레인 전극으로서, 동작 영역 위에, 예컨대 Pt/AuGe 등의 메탈층에 의해 오믹 접촉을 형성한 후, 예컨대 Au/Pt/Ti 등의 메탈층이 적층되어 있다. 그리고, 이들 메탈층 상부 전체면과 소스/드레인 본딩 패드 위 및 이들을 접속하는 영역(에어브리지)에, 예컨대 Au의 단층 도금층을 형성한다. 이와 같이 하여 형성된 에어브리지를 구성하는 Au는 GaAs 기판보다 열팽창률이 크기 때문에, 도금 형성 온도(예컨대 60℃)로부터, 통전 온도(예컨대 가속 평가 조건의 225℃)나, 비통전시의 온도(예컨대 상온 25℃)와 같이 온도가 변동함으로써, 에어브리지에 있어서, 열팽창, 열수축이 일어난다. 그리고, 이러한 열팽창, 열수축에 의해 동작 영역에 압축 응력, 인장 응력이라고 하는 큰 내부 응력이 발생한다. 그 때문에, 출력 특성이 열화하는 등의 결함이 발생하여, 양호한 신뢰성을 얻기 어렵다고 하는 문제가 있다.
특허 문헌 1 : 일본 특허 공개 평성 제9-8064호 공보(도 1 등)
본 발명은 출력 특성 열화 등의 결함의 발생을 억제하여, 양호한 신뢰성을 얻을 수 있는 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명의 일 형태의 전계 효과 트랜지스터는, 화합물 반도체 기판에 형성되는 동작 영역과, 동작 영역 위에 형성되는 게이트 전극과, 동작 영역 위에 게이트 전극을 사이에 두고 교대로 형성되는 소스 전극 및 드레인 전극과, 외부 회로와 접속되기 위한 본딩 패드와, 소스 전극 또는 드레인 전극과 접속되는 전극 접속부와, 전극 접속부 및 패드 접속부 사이를 접속하는 공중 배선부를 가지며, 폭 방향에 있어서의 전극 접속부의 단면적은 공중 배선부의 단면적 이하이고, 상기 본딩 패드와 접속되는 에어브리지를 포함한다.
또한, 본 발명의 일 형태의 전계 효과 트랜지스터에 있어서, 화합물 반도체 기판에 형성되는 동작 영역과, 동작 영역 위에 형성되는 게이트 전극과, 동작 영역 위에 상기 게이트 전극을 사이에 두고 교대로 형성되는 소스 전극 및 드레인 전극과, 외부 회로와 접속되기 위한 본딩 패드와, 소스 전극 또는 드레인 전극과 접속되는 전극 접속부와, 전극 접속부 및 패드 접속부 사이를 접속하는 공중 배선부를 가지며, 전극 접속부의 폭은 공중 배선부의 폭보다 좁고, 본딩 패드와 접속되는 에어브리지를 포함한다.
[발명의 효과]
본 발명의 일 실시 형태에 따르면, 전계 효과 트랜지스터에 있어서, 출력 특성 열화 등의 결함의 발생을 억제하여, 양호한 신뢰성을 얻을 수 있게 된다.
도 1은 본 발명의 일 형태에 따른 멀티 핑거형 FET 소자의 평면도.
도 2A는 도 1의 A-A'선을 따라 취한 단면도.
도 2B는 도 1의 B-B'선을 따라 취한 단면도.
도 3은 본 발명의 일 형태에 따른 멀티 핑거형 FET 소자의 평면도.
이하 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
도 1에 본 실시 형태의 멀티 핑거형 FET 소자의 평면도를 도시하고, 도 2A에 그 A-A'선을 따른 단면도를 도시하며, 도 2B에 그 B-B'선을 따른 단면도를 도시한다. 도면에 도시된 바와 같이, 화합물 반도체 기판(11)에 동작 영역(12)이 형성되 고, 이 동작 영역(12) 위에 게이트 전극(13)이 형성되어 있다. 그리고, 동작 영역(12) 위를 포함하는 영역에, 게이트 전극(13)을 사이에 두고 교대로 복수의 소스 전극(14), 드레인 전극(15)이 형성되어 있다. 소스 전극(14), 드레인 전극(15)은, 예컨대 Pt/AuGe 등의 오믹 접촉과, 예컨대 Au/Pt/Ti 등의 메탈층이 순차적으로 적층되어 구성되어 있다. 게이트 전극(13)은 게이트 배선(16)을 통해 외부와 본딩되어 신호를 입출력하기 위한 게이트 패드(17)와 접속되어 있다. 그리고, 게이트 패드(17)측에 소스 패드(18)가 형성되고, 게이트 패드(17) 및 소스 패드(18)와, 동작 영역을 사이에 두고 반대측에 드레인 패드(19)가 형성되어 있다.
소스 전극(14)과 소스 패드(18), 드레인 전극(15)과 드레인 패드(19)를 접속하도록, 예컨대 Au 도금층으로 구성되는 에어브리지(20)가 형성되어 있다. 에어브리지(20)는 게이트 배선(16) 또는 SiN층 등의 패시베이션막(도시하지 않음)과 접촉하지 않는다. 이 에어브리지(20)는, 소스 전극 또는 드레인 전극과 접속되는 전극 접속부(20a), 소스 패드(18) 또는 드레인 패드(19)와 접속되는 패드 접속부(20b)와, 전극 접속부(20a) 및 패드 접속부(20b) 사이를 접속하는 공중 배선부(20c)로 구성되어 있다.
도 2A, 도 2B에 도시된 바와 같이, 전극 접속부(20a)의 폭(d1)은 공중 배선부(20c)의 폭(d2)보다 좁게 되어 있다. 에어브리지(2O)의 폭 방향의 단면에 있어서, 전극 접속부(20a)의 단면적(S1)은 공중 배선부(2Oc)의 단면적(S2) 이하로 되어 있다. 그리고, 전극 접속부(20a)의 단면적(S1)과, 소스 전극(14) 또는 드레인 전 극(15)의 단면적(S3)의 합은 공중 배선부(2Oc)의 단면적(S2) 이상으로 되어 있다.
이러한 구조에 의해, 전극 접속부(20a)의 단면적 및/또는 폭을 작게 함으로써, 온도의 변동에 의해 Au층의 열팽창, 열수축이 일어난 경우에도, 소스 전극(14), 드레인 전극(15) 및 그 하층의 동작 영역(12)에 있어서, 압축 응력, 인장 응력이라고 하는 큰 내부 응력의 발생이 어느 정도 억제된다. 따라서, 고주파 영역에 있어서도 출력 특성이 열화하는 등의 결함을 억제할 수 있어, 양호한 신뢰성을 얻을 수 있게 된다.
또한, 전극 접속부(20a)의 단면적과 소스 전극(14) 또는 드레인 전극(15)의 단면적의 합을 공중 배선부(20c)의 단면적 이상으로 함으로써, 동작 전류 경로에 있어서 전류 용량치를 확보할 수 있다. 그리고, 소손(燒損) 등의 결함이 발생하지 않아, 동작 전류에 견딜 수 있게 된다. 따라서, 고주파 영역에 있어서도 출력 특성이 열화하는 등의 결함을 억제할 수 있어, 양호한 신뢰성을 얻을 수 있게 된다.
본 실시 형태에 있어서, 전극 접속부(20a)의 폭(d1)을 공중 배선부(20c)의 폭(d2)보다 좁게 하고 있다. 압축 응력, 인장 응력이라고 하는 응력은 전극의 단차부에 집중한다. 전극 접속부(20a)의 폭을 좁게 함으로써, 전극 접속부(20a)에서 GaAs 기판까지의 단차는 2단이 된다. 따라서, 이들 응력은 각 단으로 분산되어, 출력 특성 등에 미치는 영향을 억제할 수 있다. 응력 발생을 보다 효과적으로 억제하기 위해서, d1/d2는 60% 이하인 것이 보다 바람직하다. 그러나, 너무 작으면, 전극 접속부(20a)의 단차부에 응력이 집중하여, 도금 박리 등을 일으킬 우려가 있다. 따 라서, d1/d2는 40% 이상인 것이 보다 바람직하다.
또한, 전극 접속부(20a)의 폭(d1)은 일정하지 않아도 좋고, 예컨대 공중 배선부(20c)와의 경계부 근방에서 테이퍼져 있어도 좋으며, 전체가 테이퍼져 있어도 좋다. 단, 에어브리지(20)의 전극 접속부(20a)의 단면적(S1)은 공중 배선부(20c)의 단면적(S2) 이하일 필요가 있다.
또한, 본 실시 형태에 있어서, 소스 전극(14), 드레인 전극(15) 위의 전극 접속부(20a)는 소스 전극(14), 드레인 전극(15)의 단면(端面)까지 형성되어 있다. 도 3에 평면도를 도시한 바와 같이, 반드시, 단면까지 형성되어 있지 않아도 좋다. 단부(端部)에 단차를 가짐으로써, 상층에 형성되는 패시베이션막에 미치는 응력의 영향을 억제할 수 있다.
또한, 패드 접속부(20b)는 소스 패드(18), 드레인 패드(19)와 접속되어 있으면 좋다. 소스 패드(18), 드레인 패드(19)를 에어브리지(20)와 일체로 형성하여도 좋다.
또한, 화합물 반도체 기판으로서는, GaAs를 이용하였지만, 이것에 한정되지 않고, GaN, SiC 등의 화합물 반도체 기판을 이용할 수 있다. 에피택셜 웨이퍼를 이용하여도 좋다. 또한, 각 전극의 오믹 접촉의 하층에 이온 주입, 고농도 에피택셜층의 형성 등에 의해 고농도층을 형성하여도 좋다.
이러한 구성은 HEMT(High Electron Mobility Transistor) 이외에 MESFET(Metal Semiconductor Field Effect Transistor)나, MOSFET(Metal oxide semiconductor field effect transistor) 등의 FET 등에 있어서 적용할 수 있다.
또한, 본 발명은 전술한 실시 형태에 한정되지 않는다. 기타 요지를 일탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다.

Claims (14)

  1. 전계 효과 트랜지스터에 있어서,
    화합물 반도체 기판에 형성되는 동작 영역과,
    상기 동작 영역 위에 형성되는 게이트 전극과,
    상기 동작 영역 위에 상기 게이트 전극을 사이에 두고 교대로 형성되는 소스 전극 및 드레인 전극과,
    외부 회로와 접속되기 위한 본딩 패드와,
    상기 소스 전극 또는 상기 드레인 전극과 접속되는 전극 접속부와, 상기 본딩 패드와 접속되는 패드 접속부와, 상기 전극 접속부 및 상기 패드 접속부 사이에 형성되며, 상기 전극 접속부 및 상기 패드 접속부 각각에 상기 게이트 전극의 형성방향으로 접속되는 공중 배선부를 포함하는 에어브리지를 구비하고,
    상기 게이트 전극의 형성 방향과 수직 방향의 상기 전극 접속부의 단면적은 상기 공중 배선부의 단면적 이하인 것인 전계 효과 트랜지스터.
  2. 제1항에 있어서, 각각 상기 에어브리지의 폭 방향의 단면에 있어서, 상기 전극 접속부의 단면적과, 상기 소스 전극 또는 상기 드레인 전극의 단면적의 합은 상기 공중 배선부의 단면적 이상인 것인 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 에어브리지는 Au층을 포함하는 것인 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 화합물 반도체 기판은 GaAs 기판인 것인 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 복수의 상기 게이트 전극을 사이에 두고 복수 설치되는 것인 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 본딩 패드는 소스 패드, 드레인 패드, 게이트 패드로 이루어지며, 상기 소스 전극은 상기 소스 패드와 접속되고, 상기 드레인 전극은 상기 드레인 패드와 접속되며, 상기 게이트 전극은 상기 게이트 패드와 접속되는 것인 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 소스 패드, 상기 드레인 패드 또는 상기 게이트 패드는 각각 복수의 상기 소스 전극, 복수의 상기 드레인 전극 또는 복수의 상기 게이트 전극과 접속되는 것인 전계 효과 트랜지스터.
  8. 전계 효과 트랜지스터에 있어서,
    화합물 반도체 기판에 형성되는 동작 영역과,
    상기 동작 영역 위에 형성되는 게이트 전극과,
    상기 동작 영역 위에 상기 게이트 전극을 사이에 두고 교대로 형성되는 소스 전극 및 드레인 전극과,
    외부 회로와 접속되기 위한 본딩 패드와,
    상기 소스 전극 또는 상기 드레인 전극과 접속되는 전극 접속부와, 상기 본딩 패드와 접속되는 패드 접속부와, 상기 전극 접속부 및 상기 패드 접속부 사이에 형성되며, 상기 전극 접속부 및 상기 패드 접속부 각각에 상기 게이트 전극의 형성 방향으로 접속되는 공중 배선부를 포함하는 에어브리지를 구비하고,
    상기 게이트 전극의 형성 방향과 수직 방향의 상기 전극 접속부의 폭은 상기 공중 배선부의 폭보다 좁은 것인 전계 효과 트랜지스터.
  9. 제8항에 있어서, 상기 전극 접속부의 폭은 상기 공중 배선부의 폭의 40% 이상 60% 이하인 것인 전계 효과 트랜지스터.
  10. 제8항에 있어서, 상기 에어브리지는 Au층을 포함하는 것인 전계 효과 트랜지스터.
  11. 제8항에 있어서, 상기 화합물 반도체 기판은 GaAs 기판인 것인 전계 효과 트랜지스터.
  12. 제8항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 복수의 상기 게이트 전극을 사이에 두고 복수 설치되는 것인 전계 효과 트랜지스터.
  13. 제8항에 있어서, 상기 본딩 패드는 소스 패드, 드레인 패드, 게이트 패드로 이루어지며, 상기 소스 전극은 상기 소스 패드와 접속되고, 상기 드레인 전극은 상기 드레인 패드와 접속되며, 상기 게이트 전극은 상기 게이트 패드와 접속되는 것인 전계 효과 트랜지스터.
  14. 제13항에 있어서, 상기 소스 패드, 상기 드레인 패드 또는 상기 게이트 패드는 각각 복수의 상기 소스 전극, 복수의 상기 드레인 전극 또는 복수의 상기 게이트 전극과 접속되는 것인 전계 효과 트랜지스터.
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