JP2757805B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
にプレーティッドヒートシンク(PHS)構造を有する
半導体装置に関する。
【0002】
【従来の技術】この種の構造を有する従来の半導体装置
の一例を図4を参照して以下に説明する。
【0003】図4(a)は従来の半導体装置のマウント
前のチップの断面図である。図4(a)を参照して、半
導体基板であるGaAs基板1の表面にトランジスタ等
の回路素子が形成されている。図4(a)の素子として
は電界効果トランジスタ(FET)を想定し、ソース電
極2、ゲート電極3、ドレイン電極4が表面に形成され
ている。
【0004】GaAs等の化合物半導体を用いた高出力
半導体装置では素子部での発熱があるため、熱抵抗の大
きいGaAs基板等を薄くし、裏面にプレーティッドヒ
ートシンク(PHS)として熱抵抗の小さい金属層、例
えばAu膜5を設けている。
【0005】図4(b)は図4(a)のチップを低融点
金属であるAuSnはんだ7をソルダーとして用いて熱
伝導度の優れたCuパッケージ8にマウントした後の断
面図である。
【0006】
【発明が解決しようとする課題】前記従来の半導体装置
では、半導体基板とPHS金属層の2層構造になってい
るため、チップをパッケージへマウントする際にソルダ
ーの融点まで温度を上げた際、図5に示すように、バイ
メタル効果によりチップに反りが生じてしまうという問
題があった。また、後に説明するように、GaAs電界
効果トランジスタの高出力化には熱抵抗を下げることが
必要とされるが、このためGaAs基板を薄膜化すると
PHSとのバイメタル効果により反りがさらに増加し、
一方、PHS金属層を薄膜化すると機械的強度が減少し
てしまう。
【0007】この反りを低減するために、例えば特開昭
63−198363号公報には、図6に示すように、半
導体基板(GaAs基板1)の下面部にバスタブ状の凹
部を形成し、この凹部に放熱用の金属(Au)5を充填
した構造が提案されている。しかし、この場合、チップ
周辺に半導体基板を残す必要があり、チップ全体を研磨
することはできず、部分的エッチングにより凹部を形成
することが必要とされ、工程の増加、加工精度の低下等
の点で問題がある。さらには、Au膜5とGaAs基板
1との熱膨張の違いにより、GaAs基板1にクラック
が発生するという問題がある。
【0008】また、例えば特開昭63−220576号
公報には、図7に示すように、半導体表面の素子部の厚
い電極・導体部分の熱膨張率をPHS金属層と同等以上
として、反りを低減するようにした構成が提案されてい
る。しかしながら、この場合表面の電極・導体部分の厚
さをPHSと同等程度にする必要があり、厚い金属層の
パターニング技術が必要となる。さらに、表面電極・導
体部分のパターニングによっては面積が少ない等の理由
により反りが緩和されないという問題がある。
【0009】従って、本発明は、上記従来技術を問題点
を解消し、プレーティッドヒートシンク(PHS)構造
を有する半導体装置において、マウント後のチップの反
りを低減することを可能とする構成を提供することを目
的とする。
【0010】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体装置は、半導体基板の裏面に被着した金
属層を介して前記半導体基板が発生する熱を逃がすため
のプレーティッドヒートシンク(PHS)構造を有する
半導体装置において、前記金属層が、熱膨張率が互いに
異なる2種類の金属が少なくとも2層以上積層されて
成され、前記2種類の金属の内、前記半導体基板の熱膨
張率に比べて大きい熱膨張率を有する第1の金属が前記
半導体基板の裏面に被着され、該第1の金属の上層に第
2の金属が形成され、前記第2の金属の熱膨張率と前記
半導体基板の熱膨張率との間の熱膨張率の差が、前記第
1の金属の熱膨張率と前記半導体基板の熱膨張率との間
の熱膨張率の差よりも小さい、ことを特徴とする。
【0011】また、本発明においては、被着した金属層
の厚さを半導体基板の厚さの略1/5以下とし、さらに
裏面に被着した金属層の上層にAuSn層を被着するよ
う構成としてもよい。
【0012】
【作用】本発明によれば、PHS構造における熱膨張率
の小さい金属層が、PHS構造を構成する他の金属(A
u膜)の上層に形成されれたことにより、チップマウン
ト時に生じる反りとは逆方向へ反ろうとする力が働き、
全体でチップの反りが緩和される。
【0013】また、本発明によれば、熱膨張率が互いに
異なる2種類の金属を複数層交互に積層した場合、2種
類の金属の界面が複数層存在し、熱膨張率の差による界
面と平行方向のストレスが分散され、密着層の挿入なし
に膜剥がれの危険性を回避できるという利点を有する。
【0014】さらに、本発明によれば、本実施例におい
ては、半導体基板の厚さより膜厚の小な、金属層(Au
膜)の上層にAuSn膜を十分厚く形成することによ
り、機械的強度が補強され、チップ組立時のハンドリン
グによるチップの破壊を回避すると共に、チップのマウ
ントに際してはAuSnの融点280[℃]以上に加熱
することによりチップ裏面に形成したAuSn膜が融け
てしまう(マウント用のはんだの役割を果たす)ため、
チップの反りには寄与せず、マウント後のチップの反り
はGaAs基板とAu膜のバイメタル効果のみによって
決まり、Au膜を略2[μm]と薄くした場合バイメタ
ル効果によるチップの反りは非常に小さくすることがで
きる。
【0015】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【0016】
【実施例1】図1(a)は、本発明の第1の実施例に係
る半導体装置のマウント前のチップの断面図である。
【0017】図1(a)を参照して、GaAs基板1の
表面に高出力電界効果トランジスタのソース電極2、ゲ
ート電極3及びドレイン電極4が形成され、GaAs基
板1の裏面にはめっき法等で成膜されたAu膜5及びス
パッタ法等で成膜されたW膜6が形成されている。
【0018】図1(b)は、図1(a)に示すチップを
低融点金属AuSnはんだ7を用いて熱伝導度の優れた
Cuパッケージ8にマウントした後の断面図である。
【0019】高出力電界効果トランジスタから発生した
熱は、GaAs基板1を伝導してAu膜5及びW膜6を
介してCuパッケージ8へ放熱される。
【0020】ここで、GaAs基板1の熱伝導度は、4
5[Wm-1-1]程度であり、Siと比較して2〜3倍
大きいことから、GaAs基板1の熱抵抗をできるだけ
小さくするために、GaAs基板1の厚さはできるだけ
薄くする必要があり、通常50[μm]以下とする。本
実施例においては、GaAs基板1を25[μm]とし
た。
【0021】また、GaAs基板1を薄くすると機械的
強度が低下する。この機械的強度低下を防ぐために、半
導体裏面に形成するPHSとして用いるAu膜5の厚さ
は通常10[μm]以上必要であり、本実施例ではAu
膜5の厚さを15[μm]としている。
【0022】幅Wが3[mm]の寸法の半導体装置にお
いて、本実施例のようにW膜6が設けられない場合、A
uSnはんだ7でチップをマウントする際に、AuSn
(Sn:20wt%)の融点280[℃]以上に加熱さ
れ、その際、GaAs基板1とAu膜5の熱膨張率の違
いから生じるチップ反りL(図5参照)は、約100
[μm]に達する。
【0023】図8は、Au層5の膜厚、W膜6の膜厚を
パラメータとして熱膨張率から算出したマウント時のチ
ップの反りLの計算結果を示すグラフであり、横軸はA
u膜の厚さ、縦軸は図5に示す反りLを示し、実線はA
u層5の上にW膜6を設けない構成のチップ反りLを表
し、点線、第1の破線、第2の破線、一点鎖線、二点鎖
線等がW膜6の膜厚1、2、3、4、10[μm]の場
合の反りLをそれぞれ表している。
【0024】図8の実線に示すように、W膜がない場
合、GaAs基板1の膜厚25[μm]に対してAu膜
5の膜厚が15[μm]程度の場合、最も反りLが大き
くなる(最大値160μmに達している)。
【0025】しかし、熱膨張率の小さいW膜6をAu膜
5の上層に形成したことにより逆方向へ反ろうとする力
が働き、全体でチップの反りが緩和される。
【0026】熱膨張率からの計算によれば、図8の破線
及び鎖線等に示されるように、W膜6の厚さによって反
りLが緩和される。
【0027】図8に示すように、本実施例ではW膜6を
Au膜5上に好ましくは3[μm]の厚さに形成するこ
とによって、W膜がない場合と比べて、チップの反りL
を1/5程度に押さえることができる。
【0028】なお、本実施例ではW膜6を用いたが、他
に、熱膨張率が小さい金属例えばMo等を用いることも
可能である。
【0029】
【実施例2】図2(a)は、本発明の第2の実施例に係
る半導体装置のマウント前のチップの断面図である。ま
た、図2(b)はこのチップを低融点金属AuSnはん
だ7を用いて熱伝導度の優れたCuパッケージ8にマウ
ントした後の断面図である。
【0030】図2(a)を参照して、本実施例において
も、前記第1の実施例と同様、GaAs基板1の表面に
高出力電界効果トランジスタのソース電極2、ゲート電
極3及びドレイン電極4が形成されている。
【0031】そして、GaAs基板1の裏面には、めっ
き法等で成膜されたAu膜5及びスパッタ法等で成膜さ
れたW膜6が形成されている。なお、本実施例ではGa
As基板1の厚さは25[μm]とした。
【0032】さらに、本実施例では、Au膜5の厚さを
5[μm]とし、W膜の6の厚さを1[μm]として、
図2に示すように、交互に3層ずつ積層している。本実
施例ではW膜6の形成にCVD法を用いた。
【0033】本実施例においても、幅Wが4[mm]の
寸法の半導体装置で、W膜6がない場合と比較して、マ
ウント後のチップの反りを1/5以下に押さえることが
できた。
【0034】前記第1の実施例においては、Au膜5と
W膜6の界面は一層しかなくこの界面に熱膨張率の差に
よる界面と平行方向のストレスが集中し、界面の密着性
が問題になる場合がある。もし、このようなストレスに
よる剥がれが問題になる場合、Au膜5とW膜6の間に
Ti等の密着層をわずかに挿入する必要がある。
【0035】しかしながら、本実施例によれば、Au膜
5とW膜6の界面は複数層存在し、熱膨張率の差による
界面と平行方向のストレスが分散され、密着層の挿入な
しに膜剥がれの危険性はなくなるという利点を有する。
【0036】なお、本実施例でもW膜6を用いたが、他
に熱膨張率が小さい金属例えばMo等を用いることも可
能である。
【0037】
【実施例3】図3(a)は、本発明の第3の実施例に係
る半導体装置のマウント前のチップの断面図である。
【0038】図3(a)を参照して、本実施例において
も前記第1、第2の実施例と同様に、GaAs基板1の
表面に高出力電界効果トランジスタのソース電極2、ゲ
ート電極3及びドレイン電極4が形成されている。
【0039】GaAs基板1の裏面にはAu膜5とAu
Sn膜(Sn:20wt%)9がめっき法により形成さ
れている。
【0040】本実施例では、GaAs基板1の厚さは2
5[μm]とし、Au膜5の厚さを2[μm]、AuS
n膜9の厚さを15[μm]としている。
【0041】仮に、AuSn膜9がないものとした場
合、図8の実線に示すように、Au膜を2[μm]と薄
くすればバイメタル効果によるチップの反りは非常に少
ないものの、GaAs基板1とAu膜5の厚さをあわせ
てもわずかに27[μm]しかなく機械的強度が極端に
低く、チップ組立時のハンドリングによりチップが破壊
されてしまう可能性が非常に高い。
【0042】しかしながら、本実施例においては、Au
膜5の上層にAuSn膜9を十分厚く形成することによ
り、機械的強度が補強され、チップ組立時のハンドリン
グによってもチップが破壊されてしまう可能性が低い。
【0043】一方、チップのマウントに際してはAuS
nの融点280[℃]以上に加熱することによりチップ
裏面に形成したAuSn膜9が融けだしマウント用のは
んだの役割を果たす。AuSnは融けてしまうため、チ
ップの反りには寄与せず、マウント後の反りはGaAs
基板1とAu膜5だけのバイメタル効果のみによって決
まる。
【0044】その結果、本実施例においては、Au膜5
の薄さから、チップの反りを非常に小さくすることがで
きる。
【0045】本実施例の場合においては、幅Wが4[m
m]の寸法の半導体装置で、Au膜が15[μm]の場
合と比較して、マウント後のチップの反りを1/3以下
に押さえることができた。
【0046】本実施例ではAuSn膜9を合金膜で形成
したが、Au膜とSn膜を積層構造に形成し加熱時に共
晶合金を形成するような膜厚に各々設定してもよい。
【0047】以上、本発明を上記各実施例に即して説明
したが、本発明は、上記態様にのみ限定されず、本発明
の原理に準ずる各種態様を含むことは勿論である。
【0048】
【発明の効果】以上説明したように、本発明によれば、
半導体基板とPHS金属層の2層構造を有する半導体装
置のチップをパッケージへマウントする際に、ソルダー
の融点まで温度を上げた時にバイメタル効果により生じ
るチップに反りが大幅に低減される。すなわち、本発明
によれば、PHS構造における熱膨張率の小さい金属層
が、PHS構造を構成する他の金属(Au膜)の上層に
形成されれたことにより、チップマウント時に生じる反
りとは逆方向へ反ろうとする力が働き、全体でチップの
反りが緩和される。本発明の定量的効果として、マウン
ト後のチップの反りは従来例の1/5程度に低減され
る。
【0049】また、本発明によれば、熱膨張率が互いに
異なる2種類の金属を複数層交互に積層した場合、2種
類の金属の界面が複数層存在し、熱膨張率の差による界
面と平行方向のストレスが分散され、密着層の挿入なし
に膜剥がれの危険性を回避できるという効果を有する。
【0050】さらに、本発明によれば、半導体基板の厚
さより膜厚の小な金属層(Au膜)の上層にAuSn膜
を十分厚く形成することにより、チップの機械的強度を
確保する効果を有すると共に、チップ組立時のハンドリ
ングによるチップの破壊を回避すると共に、チップのマ
ウント時AuSnの融点以上に加熱することによりチッ
プ裏面に形成したAuSn膜が融け出してしまう(マウ
ント用のはんだの役割を果たす)ため、チップの反りに
は寄与せず、マウント後のチップの反りは半導体基板と
膜厚の小な金属層(Au膜)のバイメタル効果のみによ
って決まり、Au膜を薄くした場合バイメタル効果によ
るチップの反りを非常に小さくすることができるという
効果を有する。そして、本発明によれば、チップマウウ
ント時ソルダーの供給が不要となる等組立工程を簡易化
する。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するための図であ
る。(a)はマウント前のチップの構成を示す断面図で
ある。(b)はパッケージへマウント後の構成を示す断
面図である。
【図2】本発明の第2の実施例を説明するための図であ
る。(a)はマウント前のチップの構成を示す断面図で
ある。(b)はパッケージへマウント後の構成を示す断
面図である。
【図3】本発明の第3の実施例を説明するための図であ
る。(a)はマウント前のチップの構成を示す断面図で
ある。(b)はパッケージへマウント後の構成を示す断
面図である。
【図4】従来の半導体装置を説明するための図である。
(a)はマウント前のチップの構成を示す断面図であ
る。(b)はパッケージへマウント後の構成を示す断面
図である。
【図5】従来半導体装置をパッケージへマウントした後
に生じるチップの反りを説明するための図である。
【図6】従来の半導体装置(特開昭63−198363
号公報参照)を説明するための図である。
【図7】従来の半導体装置(特開昭63−220576
号公報参照)を説明するための図である。
【図8】熱膨張率から計算したマウント時のチップの反
り計算結果を示すグラフである。
【符号の説明】
1 半導体基板、GaAs基板 2 ソース電極 3 ゲート電極 4 ドレイン電極 5 Au膜 6 W膜 7 AuSnはんだ 8 Cuパッケージ 9 AuSN膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 29/338 H01L 29/812

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板の裏面に被着した金属層を介し
    て前記半導体基板が発生する熱を逃がすためのプレーテ
    ィッドヒートシンク(PHS)構造を有する半導体装置
    において、 前記金属層が、熱膨張率が互いに異なる2種類の金属が
    少なくとも2層以上積層されて構成され、前記2種類の金属の内、前記半導体基板の熱膨張率に比
    べて大きい熱膨張率を有する第1の金属が前記半導体基
    板の裏面に被着され、 前記第1の金属の上層に第2の金属が形成され、前記第
    2の金属の熱膨張率と前記半導体基板の熱膨張率との間
    の熱膨張率の差が、前記第1の金属の熱膨張率と前記半
    導体基板の熱膨張率との間の熱膨張率の差よりも小さ
    い、 ことを特徴とする半導体装置。
  2. 【請求項2】半導体基板の裏面に被着した金属層を介し
    て前記半導体基板が発生する熱を逃がすためのプレーテ
    ィッドヒートシンク(PHS)構造を有する半導体装置
    において、 前記被着した金属層の厚さを前記半導体基板の厚さより
    小とし、 前記半導体基板の裏面に被着した金属層の上層にAuS
    n層を被着したことを特徴とする半導体装置。
  3. 【請求項3】前記被着した金属層の厚さを前記半導体基
    板の厚さの略1/5以下としたことを特徴とする請求項
    2記載の半導体装置。
  4. 【請求項4】前記半導体基板の裏面に、前記第1の金属
    としてAu膜を形成し、該Au膜の上に、前記第2の金
    属としてW又はMoの金属膜を堆積したことを特徴とす
    る請求項1記載の半導体装置。
  5. 【請求項5】前記半導体基板の裏面に、前記第1の金属
    をなすAu膜と、前記第2の金属をなすW又はMoの金
    属膜とを交互複数層積層したことを特徴とする請求項
    1記載の半導体装置。
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