JP2757805B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にプレーティッドヒートシンク（ＰＨＳ）構造を有する
半導体装置に関する。
【０００２】
【従来の技術】この種の構造を有する従来の半導体装置
の一例を図４を参照して以下に説明する。
【０００３】図４（ａ）は従来の半導体装置のマウント
前のチップの断面図である。図４（ａ）を参照して、半
導体基板であるＧａＡｓ基板１の表面にトランジスタ等
の回路素子が形成されている。図４（ａ）の素子として
は電界効果トランジスタ（ＦＥＴ）を想定し、ソース電
極２、ゲート電極３、ドレイン電極４が表面に形成され
ている。
【０００４】ＧａＡｓ等の化合物半導体を用いた高出力
半導体装置では素子部での発熱があるため、熱抵抗の大
きいＧａＡｓ基板等を薄くし、裏面にプレーティッドヒ
ートシンク（ＰＨＳ）として熱抵抗の小さい金属層、例
えばＡｕ膜５を設けている。
【０００５】図４（ｂ）は図４（ａ）のチップを低融点
金属であるＡｕＳｎはんだ７をソルダーとして用いて熱
伝導度の優れたＣｕパッケージ８にマウントした後の断
面図である。
【０００６】
【発明が解決しようとする課題】前記従来の半導体装置
では、半導体基板とＰＨＳ金属層の２層構造になってい
るため、チップをパッケージへマウントする際にソルダ
ーの融点まで温度を上げた際、図５に示すように、バイ
メタル効果によりチップに反りが生じてしまうという問
題があった。また、後に説明するように、ＧａＡｓ電界
効果トランジスタの高出力化には熱抵抗を下げることが
必要とされるが、このためＧａＡｓ基板を薄膜化すると
ＰＨＳとのバイメタル効果により反りがさらに増加し、
一方、ＰＨＳ金属層を薄膜化すると機械的強度が減少し
てしまう。
【０００７】この反りを低減するために、例えば特開昭
６３−１９８３６３号公報には、図６に示すように、半
導体基板（ＧａＡｓ基板１）の下面部にバスタブ状の凹
部を形成し、この凹部に放熱用の金属（Ａｕ）５を充填
した構造が提案されている。しかし、この場合、チップ
周辺に半導体基板を残す必要があり、チップ全体を研磨
することはできず、部分的エッチングにより凹部を形成
することが必要とされ、工程の増加、加工精度の低下等
の点で問題がある。さらには、Ａｕ膜５とＧａＡｓ基板
１との熱膨張の違いにより、ＧａＡｓ基板１にクラック
が発生するという問題がある。
【０００８】また、例えば特開昭６３−２２０５７６号
公報には、図７に示すように、半導体表面の素子部の厚
い電極・導体部分の熱膨張率をＰＨＳ金属層と同等以上
として、反りを低減するようにした構成が提案されてい
る。しかしながら、この場合表面の電極・導体部分の厚
さをＰＨＳと同等程度にする必要があり、厚い金属層の
パターニング技術が必要となる。さらに、表面電極・導
体部分のパターニングによっては面積が少ない等の理由
により反りが緩和されないという問題がある。
【０００９】従って、本発明は、上記従来技術を問題点
を解消し、プレーティッドヒートシンク（ＰＨＳ）構造
を有する半導体装置において、マウント後のチップの反
りを低減することを可能とする構成を提供することを目
的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体装置は、半導体基板の裏面に被着した金
属層を介して前記半導体基板が発生する熱を逃がすため
のプレーティッドヒートシンク（ＰＨＳ）構造を有する
半導体装置において、前記金属層が、熱膨張率が互いに
異なる２種類の金属が少なくとも２層以上積層されて構
成され、前記２種類の金属の内、前記半導体基板の熱膨
張率に比べて大きい熱膨張率を有する第１の金属が前記
半導体基板の裏面に被着され、該第１の金属の上層に第
２の金属が形成され、前記第２の金属の熱膨張率と前記
半導体基板の熱膨張率との間の熱膨張率の差が、前記第
１の金属の熱膨張率と前記半導体基板の熱膨張率との間
の熱膨張率の差よりも小さい、ことを特徴とする。
【００１１】また、本発明においては、被着した金属層
の厚さを半導体基板の厚さの略１／５以下とし、さらに
裏面に被着した金属層の上層にＡｕＳｎ層を被着するよ
う構成としてもよい。
【００１２】
【作用】本発明によれば、ＰＨＳ構造における熱膨張率
の小さい金属層が、ＰＨＳ構造を構成する他の金属（Ａ
ｕ膜）の上層に形成されれたことにより、チップマウン
ト時に生じる反りとは逆方向へ反ろうとする力が働き、
全体でチップの反りが緩和される。
【００１３】また、本発明によれば、熱膨張率が互いに
異なる２種類の金属を複数層交互に積層した場合、２種
類の金属の界面が複数層存在し、熱膨張率の差による界
面と平行方向のストレスが分散され、密着層の挿入なし
に膜剥がれの危険性を回避できるという利点を有する。
【００１４】さらに、本発明によれば、本実施例におい
ては、半導体基板の厚さより膜厚の小な、金属層（Ａｕ
膜）の上層にＡｕＳｎ膜を十分厚く形成することによ
り、機械的強度が補強され、チップ組立時のハンドリン
グによるチップの破壊を回避すると共に、チップのマウ
ントに際してはＡｕＳｎの融点２８０［℃］以上に加熱
することによりチップ裏面に形成したＡｕＳｎ膜が融け
てしまう（マウント用のはんだの役割を果たす）ため、
チップの反りには寄与せず、マウント後のチップの反り
はＧａＡｓ基板とＡｕ膜のバイメタル効果のみによって
決まり、Ａｕ膜を略２［μｍ］と薄くした場合バイメタ
ル効果によるチップの反りは非常に小さくすることがで
きる。
【００１５】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００１６】
【実施例１】図１（ａ）は、本発明の第１の実施例に係
る半導体装置のマウント前のチップの断面図である。
【００１７】図１（ａ）を参照して、ＧａＡｓ基板１の
表面に高出力電界効果トランジスタのソース電極２、ゲ
ート電極３及びドレイン電極４が形成され、ＧａＡｓ基
板１の裏面にはめっき法等で成膜されたＡｕ膜５及びス
パッタ法等で成膜されたＷ膜６が形成されている。
【００１８】図１（ｂ）は、図１（ａ）に示すチップを
低融点金属ＡｕＳｎはんだ７を用いて熱伝導度の優れた
Ｃｕパッケージ８にマウントした後の断面図である。
【００１９】高出力電界効果トランジスタから発生した
熱は、ＧａＡｓ基板１を伝導してＡｕ膜５及びＷ膜６を
介してＣｕパッケージ８へ放熱される。
【００２０】ここで、ＧａＡｓ基板１の熱伝導度は、４
５［Ｗｍ-1Ｋ-1］程度であり、Ｓｉと比較して２〜３倍
大きいことから、ＧａＡｓ基板１の熱抵抗をできるだけ
小さくするために、ＧａＡｓ基板１の厚さはできるだけ
薄くする必要があり、通常５０［μｍ］以下とする。本
実施例においては、ＧａＡｓ基板１を２５［μｍ］とし
た。
【００２１】また、ＧａＡｓ基板１を薄くすると機械的
強度が低下する。この機械的強度低下を防ぐために、半
導体裏面に形成するＰＨＳとして用いるＡｕ膜５の厚さ
は通常１０［μｍ］以上必要であり、本実施例ではＡｕ
膜５の厚さを１５［μｍ］としている。
【００２２】幅Ｗが３［ｍｍ］の寸法の半導体装置にお
いて、本実施例のようにＷ膜６が設けられない場合、Ａ
ｕＳｎはんだ７でチップをマウントする際に、ＡｕＳｎ
（Ｓｎ：２０ｗｔ％）の融点２８０［℃］以上に加熱さ
れ、その際、ＧａＡｓ基板１とＡｕ膜５の熱膨張率の違
いから生じるチップ反りＬ（図５参照）は、約１００
［μｍ］に達する。
【００２３】図８は、Ａｕ層５の膜厚、Ｗ膜６の膜厚を
パラメータとして熱膨張率から算出したマウント時のチ
ップの反りＬの計算結果を示すグラフであり、横軸はＡ
ｕ膜の厚さ、縦軸は図５に示す反りＬを示し、実線はＡ
ｕ層５の上にＷ膜６を設けない構成のチップ反りＬを表
し、点線、第１の破線、第２の破線、一点鎖線、二点鎖
線等がＷ膜６の膜厚１、２、３、４、１０［μｍ］の場
合の反りＬをそれぞれ表している。
【００２４】図８の実線に示すように、Ｗ膜がない場
合、ＧａＡｓ基板１の膜厚２５［μｍ］に対してＡｕ膜
５の膜厚が１５［μｍ］程度の場合、最も反りＬが大き
くなる（最大値１６０μｍに達している）。
【００２５】しかし、熱膨張率の小さいＷ膜６をＡｕ膜
５の上層に形成したことにより逆方向へ反ろうとする力
が働き、全体でチップの反りが緩和される。
【００２６】熱膨張率からの計算によれば、図８の破線
及び鎖線等に示されるように、Ｗ膜６の厚さによって反
りＬが緩和される。
【００２７】図８に示すように、本実施例ではＷ膜６を
Ａｕ膜５上に好ましくは３［μｍ］の厚さに形成するこ
とによって、Ｗ膜がない場合と比べて、チップの反りＬ
を１／５程度に押さえることができる。
【００２８】なお、本実施例ではＷ膜６を用いたが、他
に、熱膨張率が小さい金属例えばＭｏ等を用いることも
可能である。
【００２９】
【実施例２】図２（ａ）は、本発明の第２の実施例に係
る半導体装置のマウント前のチップの断面図である。ま
た、図２（ｂ）はこのチップを低融点金属ＡｕＳｎはん
だ７を用いて熱伝導度の優れたＣｕパッケージ８にマウ
ントした後の断面図である。
【００３０】図２（ａ）を参照して、本実施例において
も、前記第１の実施例と同様、ＧａＡｓ基板１の表面に
高出力電界効果トランジスタのソース電極２、ゲート電
極３及びドレイン電極４が形成されている。
【００３１】そして、ＧａＡｓ基板１の裏面には、めっ
き法等で成膜されたＡｕ膜５及びスパッタ法等で成膜さ
れたＷ膜６が形成されている。なお、本実施例ではＧａ
Ａｓ基板１の厚さは２５［μｍ］とした。
【００３２】さらに、本実施例では、Ａｕ膜５の厚さを
５［μｍ］とし、Ｗ膜の６の厚さを１［μｍ］として、
図２に示すように、交互に３層ずつ積層している。本実
施例ではＷ膜６の形成にＣＶＤ法を用いた。
【００３３】本実施例においても、幅Ｗが４［ｍｍ］の
寸法の半導体装置で、Ｗ膜６がない場合と比較して、マ
ウント後のチップの反りを１／５以下に押さえることが
できた。
【００３４】前記第１の実施例においては、Ａｕ膜５と
Ｗ膜６の界面は一層しかなくこの界面に熱膨張率の差に
よる界面と平行方向のストレスが集中し、界面の密着性
が問題になる場合がある。もし、このようなストレスに
よる剥がれが問題になる場合、Ａｕ膜５とＷ膜６の間に
Ｔｉ等の密着層をわずかに挿入する必要がある。
【００３５】しかしながら、本実施例によれば、Ａｕ膜
５とＷ膜６の界面は複数層存在し、熱膨張率の差による
界面と平行方向のストレスが分散され、密着層の挿入な
しに膜剥がれの危険性はなくなるという利点を有する。
【００３６】なお、本実施例でもＷ膜６を用いたが、他
に熱膨張率が小さい金属例えばＭｏ等を用いることも可
能である。
【００３７】
【実施例３】図３（ａ）は、本発明の第３の実施例に係
る半導体装置のマウント前のチップの断面図である。
【００３８】図３（ａ）を参照して、本実施例において
も前記第１、第２の実施例と同様に、ＧａＡｓ基板１の
表面に高出力電界効果トランジスタのソース電極２、ゲ
ート電極３及びドレイン電極４が形成されている。
【００３９】ＧａＡｓ基板１の裏面にはＡｕ膜５とＡｕ
Ｓｎ膜（Ｓｎ：２０ｗｔ％）９がめっき法により形成さ
れている。
【００４０】本実施例では、ＧａＡｓ基板１の厚さは２
５［μｍ］とし、Ａｕ膜５の厚さを２［μｍ］、ＡｕＳ
ｎ膜９の厚さを１５［μｍ］としている。
【００４１】仮に、ＡｕＳｎ膜９がないものとした場
合、図８の実線に示すように、Ａｕ膜を２［μｍ］と薄
くすればバイメタル効果によるチップの反りは非常に少
ないものの、ＧａＡｓ基板１とＡｕ膜５の厚さをあわせ
てもわずかに２７［μｍ］しかなく機械的強度が極端に
低く、チップ組立時のハンドリングによりチップが破壊
されてしまう可能性が非常に高い。
【００４２】しかしながら、本実施例においては、Ａｕ
膜５の上層にＡｕＳｎ膜９を十分厚く形成することによ
り、機械的強度が補強され、チップ組立時のハンドリン
グによってもチップが破壊されてしまう可能性が低い。
【００４３】一方、チップのマウントに際してはＡｕＳ
ｎの融点２８０［℃］以上に加熱することによりチップ
裏面に形成したＡｕＳｎ膜９が融けだしマウント用のは
んだの役割を果たす。ＡｕＳｎは融けてしまうため、チ
ップの反りには寄与せず、マウント後の反りはＧａＡｓ
基板１とＡｕ膜５だけのバイメタル効果のみによって決
まる。
【００４４】その結果、本実施例においては、Ａｕ膜５
の薄さから、チップの反りを非常に小さくすることがで
きる。
【００４５】本実施例の場合においては、幅Ｗが４［ｍ
ｍ］の寸法の半導体装置で、Ａｕ膜が１５［μｍ］の場
合と比較して、マウント後のチップの反りを１／３以下
に押さえることができた。
【００４６】本実施例ではＡｕＳｎ膜９を合金膜で形成
したが、Ａｕ膜とＳｎ膜を積層構造に形成し加熱時に共
晶合金を形成するような膜厚に各々設定してもよい。
【００４７】以上、本発明を上記各実施例に即して説明
したが、本発明は、上記態様にのみ限定されず、本発明
の原理に準ずる各種態様を含むことは勿論である。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
半導体基板とＰＨＳ金属層の２層構造を有する半導体装
置のチップをパッケージへマウントする際に、ソルダー
の融点まで温度を上げた時にバイメタル効果により生じ
るチップに反りが大幅に低減される。すなわち、本発明
によれば、ＰＨＳ構造における熱膨張率の小さい金属層
が、ＰＨＳ構造を構成する他の金属（Ａｕ膜）の上層に
形成されれたことにより、チップマウント時に生じる反
りとは逆方向へ反ろうとする力が働き、全体でチップの
反りが緩和される。本発明の定量的効果として、マウン
ト後のチップの反りは従来例の１／５程度に低減され
る。
【００４９】また、本発明によれば、熱膨張率が互いに
異なる２種類の金属を複数層交互に積層した場合、２種
類の金属の界面が複数層存在し、熱膨張率の差による界
面と平行方向のストレスが分散され、密着層の挿入なし
に膜剥がれの危険性を回避できるという効果を有する。
【００５０】さらに、本発明によれば、半導体基板の厚
さより膜厚の小な金属層（Ａｕ膜）の上層にＡｕＳｎ膜
を十分厚く形成することにより、チップの機械的強度を
確保する効果を有すると共に、チップ組立時のハンドリ
ングによるチップの破壊を回避すると共に、チップのマ
ウント時ＡｕＳｎの融点以上に加熱することによりチッ
プ裏面に形成したＡｕＳｎ膜が融け出してしまう（マウ
ント用のはんだの役割を果たす）ため、チップの反りに
は寄与せず、マウント後のチップの反りは半導体基板と
膜厚の小な金属層（Ａｕ膜）のバイメタル効果のみによ
って決まり、Ａｕ膜を薄くした場合バイメタル効果によ
るチップの反りを非常に小さくすることができるという
効果を有する。そして、本発明によれば、チップマウウ
ント時ソルダーの供給が不要となる等組立工程を簡易化
する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための図であ
る。（ａ）はマウント前のチップの構成を示す断面図で
ある。（ｂ）はパッケージへマウント後の構成を示す断
面図である。
【図２】本発明の第２の実施例を説明するための図であ
る。（ａ）はマウント前のチップの構成を示す断面図で
ある。（ｂ）はパッケージへマウント後の構成を示す断
面図である。
【図３】本発明の第３の実施例を説明するための図であ
る。（ａ）はマウント前のチップの構成を示す断面図で
ある。（ｂ）はパッケージへマウント後の構成を示す断
面図である。
【図４】従来の半導体装置を説明するための図である。
（ａ）はマウント前のチップの構成を示す断面図であ
る。（ｂ）はパッケージへマウント後の構成を示す断面
図である。
【図５】従来半導体装置をパッケージへマウントした後
に生じるチップの反りを説明するための図である。
【図６】従来の半導体装置（特開昭６３−１９８３６３
号公報参照）を説明するための図である。
【図７】従来の半導体装置（特開昭６３−２２０５７６
号公報参照）を説明するための図である。
【図８】熱膨張率から計算したマウント時のチップの反
り計算結果を示すグラフである。
【符号の説明】
１ 半導体基板、ＧａＡｓ基板 ２ ソース電極 ３ ゲート電極 ４ ドレイン電極 ５ Ａｕ膜 ６ Ｗ膜 ７ ＡｕＳｎはんだ ８ Ｃｕパッケージ ９ ＡｕＳＮ膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/338 H01L 29/812

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の裏面に被着した金属層を介し
    て前記半導体基板が発生する熱を逃がすためのプレーテ
    ィッドヒートシンク（ＰＨＳ）構造を有する半導体装置
    において、 前記金属層が、熱膨張率が互いに異なる２種類の金属が
    少なくとも２層以上積層されて構成され、前記２種類の金属の内、前記半導体基板の熱膨張率に比
    べて大きい熱膨張率を有する第１の金属が前記半導体基
    板の裏面に被着され、 前記第１の金属の上層に第２の金属が形成され、前記第
    ２の金属の熱膨張率と前記半導体基板の熱膨張率との間
    の熱膨張率の差が、前記第１の金属の熱膨張率と前記半
    導体基板の熱膨張率との間の熱膨張率の差よりも小さ
    い、 ことを特徴とする半導体装置。
  2. 【請求項２】半導体基板の裏面に被着した金属層を介し
    て前記半導体基板が発生する熱を逃がすためのプレーテ
    ィッドヒートシンク（ＰＨＳ）構造を有する半導体装置
    において、 前記被着した金属層の厚さを前記半導体基板の厚さより
    小とし、 前記半導体基板の裏面に被着した金属層の上層にＡｕＳ
    ｎ層を被着したことを特徴とする半導体装置。
  3. 【請求項３】前記被着した金属層の厚さを前記半導体基
    板の厚さの略１／５以下としたことを特徴とする請求項
    ２記載の半導体装置。
  4. 【請求項４】前記半導体基板の裏面に、前記第１の金属
    としてＡｕ膜を形成し、該Ａｕ膜の上に、前記第２の金
    属としてＷ又はＭｏの金属膜を堆積したことを特徴とす
    る請求項１記載の半導体装置。
  5. 【請求項５】前記半導体基板の裏面に、前記第１の金属
    をなすＡｕ膜と、前記第２の金属をなすＷ又はＭｏの金
    属膜と、を交互複数層積層したことを特徴とする請求項
    １記載の半導体装置。
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