DE102015104570B4 - Leistungs-chip und chipanordnung - Google Patents

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    • H01L2924/201Temperature ranges
    • H01L2924/20106Temperature range 200 C=<T<250 C, 473.15 K =<T < 523.15K
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    • H01L2924/201Temperature ranges
    • H01L2924/20107Temperature range 250 C=<T<300 C, 523.15K =<T< 573.15K
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    • H01L2924/201Temperature ranges
    • H01L2924/20108Temperature range 300 C=<T<350 C, 573.15K =<T< 623.15K
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    • H01L2924/20109Temperature range 350 C=<T<400 C, 623.15K =<T< 673.15K
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    • H01L2924/201Temperature ranges
    • H01L2924/2011Temperature range 400 C=<T<450 C, 673.15K =<T< 723.15K
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Abstract

Leistungs-Chip (300), der umfasst:
einen Chipkörper (310); und
eine vordere Metallisierungsstruktur (350) auf einer Vorderseite des Chipkörpers und eine rückseitige Metallisierungsstruktur (360) auf einer Rückseite des Chipkörpers derart, dass der Leistungs-Chip (300) einen positiven Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens umfasst;
wobei die rückseitige Metallisierungsstruktur (360) neutralisierte Ionen und Gasatome als Verunreinigungen einschließt, wobei die eingeschlossenen Verunreinigungen eine Spannung in der rückseitigen Metallisierungsstruktur (360) vermitteln, wodurch während des Chipbefestigungsverfahrens die rückseitige Metallisierungsstruktur (360) eine Druckspannung auf den Chipkörper (310) ausübt, die stärker ist als die Druckspannung, die durch die vordere Metallisierungsstruktur (350) während des Chipbefestigungsverfahrens auf den Chipkörper (310) ausgeübt wird.

Description

  • Technisches Gebiet
  • Die Erfindung betrifft einen Leistungs-Chip gemäß Anspruch 1 und eine Chipanordnung gemäß Anspruch 11. Weitere Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Die hierin beschriebenen Verfahren zum Bearbeiten eines Chips dienen lediglich als Ausführungsbeispiele.
  • Allgemeiner Stand der Technik
  • Es gibt vier Hauptverfahren für eine Chipbefestigung, nämlich die metallgefüllte, polymere Chipbefestigung, die Metall/Fritten-Chipbefestigung, die eutektische Chipverbindungsbefestigung und die auf dem Löten basierende Chipbefestigung. Unter diesen Verfahren ist die auf dem Löten basierende Chipbefestigung weit verbreitet, weil sie im hohen Maß zuverlässig bei gleichzeitiger Leichtigkeit der Bearbeitung ist. Außerdem weist das Lötmittel, das in dem auf dem Löten basierenden Chipbefestigungsverfahren verwendet wird, sowohl eine ausgezeichnete thermische und elektrische Leitfähigkeit auf als auch ist die Fehlanpassung, die aus dem Wärmeausdehnungskoeffizienten (CTE = Wärmeausdehnungskoeffizient) resultiert, niedrig.
  • Die Hohlraum- und Blasenbildung in dem Lötmittel ist jedoch ein Problem gewesen, dem in dem auf dem Löten basierenden Chipbefestigungsverfahren begegnet wird. Die Hohlraum- und Blasenbildung ist ein Ergebnis von verschiedenen Parametern des auf dem Löten basierenden Chipbefestigungsverfahrens, wie etwa die Flussaktivität (z.B. Ausgasungen), die Wahl der Legierung und der Abscheidungsgröße. Wenn Hohlräume an der Grenzfläche des Lötmittels und der rückseitigen Metallisierung eines Chips vorhanden sind, dann kann eine Ablösung des Chips von dem Lötmittel auftreten. Außerdem vermindert das Vorhandensein des Hohlraums auch die thermische und elektrische Leitfähigkeit, was zu einem höheren elektrischen Widerstand und einer schlechten Wärmeableitung führt. Wenn der Chip in Betrieb ist, erwärmt er sich auf Grund der schlechten Wärmeableitung immer lokal in der Umgebung des Hohlraums. Als eine Konsequenz davon kann der Chip während des Betriebs beschädigt werden. Diese Probleme können für Leistungsvorrichtungen und Leistungsbauelemente, die bei hohen Strömen arbeiten, bedeutsamer sein.
  • JP 2010 - 205 991 A beschreibt eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung. Das Verfahren zur Herstellung der Halbleitervorrichtung weist die Präparierung eines Substrats auf, welches eine erste Oberfläche und eine zweite Oberfläche aufweist, welche einander gegenüberliegen. Ferner weist das Verfahren das Aufbringen eines Ni-Films und eines Au-Films, welche leitfähige Schichten sind, auf die erste Oberfläche und die zweite Oberfläche mittels Plattierens auf.
  • US 2010 / 0 240 213 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung. Das Verfahren weist das Aufbringen eines ersten Metallfilms auf die Vorderseite eines Halbleitersubstrats, das Aufbringen eines zweiten Metallfilms auf die Oberfläche des ersten Metallfilms, das Aktivieren einer Oberfläche des zweiten Metallfilms und Aufbringen eines Films auf die aktive Oberfläche mittels eines Nass-Plattierung-Verfahrens in einem Plattier-Bad auf. Das Plattier-Bad weist dabei ein reduzierendes Mittel auf, welches während des Plattierens oxidiert.
  • US 2011 / 0 256 668 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung. Das Verfahren weist das Bilden einer Rückseitenelektrode auf der Rückseite eines Halbleiterwafers auf, wobei sich der Halbleiterwafer während des Bildens der Rückseitenelektrode konvex in Richtung der Vorderseite biegt. Ferner weist das Verfahren auf: Behandeln der Rückseite mit einem Plasma, um Ablagerungen zu entfernen; Ankleben eines entfernbaren Klebebands auf der Rückseite entlang der Wölbung; stromloses Plattieren um einen Film auf der Vorderseite des Halbleiterwafers aufzubringen; ablösen des entfernbaren Klebebands und Zuschneiden von Chips.
  • JP 2005 - 33 130 A beschreibt eine Halbleitervorrichtung. Die Halbleitervorrichtung weist ein Halbleitersubstrat auf, welches eine Al-Elektrode auf der Vorderseite aufweist. Ferner weist das Halbleitersubstrat eine Rückseitenelektrode auf der Rückseite auf, wobei die Rückseitenelektrode Nickel aufweist.
  • US 2005 / 0 026 332 A1 beschreibt Techniken zum Verarbeiten von Leistung-Transistor-Vorrichtungen, wobei Belastungen beim Bearbeiten der Leistung-Transistor-Vorrichtungen kompensiert werden.
  • DE 10 2012 104 948 A1 beschreibt Lotlegierungen und Anordnungen.
  • US 2002 / 0 079 576 A1 beschreibt den Eingang/Ausgang für Vorrichtungen und deren Herstellung.
  • CN 102 655 125 A beschreibt eine Struktur von zwei Sputter-Metall-Schichten zum Reduzieren des Verziehens eines Siliziumwafers. Die Struktur ist dadurch charakterisiert, dass eine Metallschicht auf die Vorderseite eines Siliziumwafers gesputtert wird und das eine weitere Metallschicht auf die Rückseite des Siliziumwafers gesputtert wird. Der Wärmeausdehnungskoeffizient der auf die Rückseite gesputterten Metallschicht ist größer als der Wärmeausdehnungskoeffizient der auf die Vorderseite gesputterten Metallschicht und die Dicke der auf die Rückseite gesputterten Metallschicht ist kleiner als die Dicke der auf die Vorderseite gesputterten Metallschicht.
  • US 5 698 897 A beschreibt eine Halbleitervorrichtung, welche eine plattierte Wärmesenke-Struktur bereitstellt. Eine Au-Schicht mit einem hohen thermischen Ausdehnungskoeffizienten wird auf eine untere Oberfläche eines GaAs Substrats aufgetragen und eine W-Schicht mit einem niedrigen thermischen Ausdehnungskoeffizienten wird auf die untere Oberfläche der Au-Schicht aufgetragen.
  • US 2013 / 0 113 107 A1 beschreibt eine Halbleitervorrichtung. Die Halbleitervorrichtung weist ein Substrat aus Galliumarsenid, eine aktive Schicht, welche auf dem Substrat angeordnet ist, eine erste nickel-plattierte Schicht, welche auf der unteren Seite des Substrats, die der aktiven Schicht zugewandt ist, angeordnet ist, eine kupfer-plattierte Schicht, welche auf einer unteren Seite der ersten nickel-plattierten Schicht angeordnet ist und eine zweite nickel-plattierte Schicht, welche auf der unteren Seite der kupfer-plattierten Schicht angeordnet ist auf.
  • US 2010 / 0 013 008 A1 beschreibt eine Halbleitervorrichtung, welche sich beim Erwärmen nicht verzieht. Die Halbleitervorrichtung weist eine Vorderseite-Oberfläche-Elektrode und eine Rückseite-Oberfläche-Elektrode auf, welche aus Metallen mit gleicher linearer Ausdehnung bestehen und die gleiche Dicke aufweisen.
  • US 2010 / 0 006 409 A1 beschreibt eine Schalter-Vorrichtung für die Hupe eines Fahrzeugs, welche eine Gasgenerator-Einhausung und eine Terminal-Einheit in der Gasgenerator-Einhausung aufweist.
  • US 6 159 848 A beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung, welches Metall-Film-Belastungen reduzieren kann, die bei der Bildung eines Hoch-Schmelzpunkt-Metall-Films mittels einer chemischen Gasabscheidung erzeugt werden und welches sehr gut kontrollierbar ist.
  • Daher besteht ein Bedarf an einem verbesserten Verfahren, das auf die oben erwähnten Herausforderungen abzielt.
  • Kurzdarstellung
  • In verschiedenen Ausführungsformen wird ein Leistungs-Chip bereitgestellt. Der Leistuns-Chip enhält einen Chipkörper und eine vordere Metallisierungsstruktur auf einer Vorderseite des Chipkörpers und eine rückseitige Metallisierungsstruktur auf einer Rückseite des Chipkörpers derart, dass der Leistungs-Chip einen positiven Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens umfasst, wobei die rückseitige Metallisierungsstruktur neutralisierte Ionen und Gasatome als Verunreinigungen einschließt, wobei die eingeschlossenen Verunreinigungen eine Spannung in der rückseitigen Metallisierungsstruktur vermitteln, wodurch während des Chipbefestigungsverfahrens die rückseitige Metallisierungsstruktur eine Druckspannung auf den Chipkörper ausübt, die stärker ist als die Druckspannung, die durch die vordere Metallisierungsstruktur während des Chipbefestigungsverfahrens auf den Chipkörper ausgeübt wird.
  • Figurenliste
  • In den Zeichnungen beziehen sich ähnliche Bezugszeichen im Allgemeinen auf dieselben Teile durch die verschiedenen Ansichten hindurch. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen liegt die Betonung im Allgemeinen auf der Darstellung der Prinzipien der Erfindung. In der folgenden Beschreibung werden verschiedene Beispiele und Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:
    • 1 eine exemplarische Querschnittsansicht einer Vorrichtung zeigt;
    • 2 eine exemplarische Querschnittsansicht einer Vorrichtung mit einer konvexen Form und Lötmittel auf einem Träger während eines Chipbefestigungsverfahrens zeigt;
    • 3 eine exemplarische Querschnittsansicht einer Vorrichtung mit einer konkaven Form und einem Lötmaterial auf einem Träger während eines Chipbefestigungsverfahrens zeigt;
    • 4 eine exemplarische Querschnittsansicht einer Vorrichtung mit einer ebenen oberen Oberfläche und einer ebenen unteren Oberfläche und mit einem Lötmaterial auf einem Träger während eines Chipbefestigungsverfahrens zeigt;
    • 5 ein exemplarisches Flussplandiagramm eines Verfahrens zum Bearbeiten einer Vorrichtung zeigt;
    • 6 ein exemplarisches Metallabscheidungssystem zeigt;
    • 7 ein exemplarisches Flussplandiagramm eines Verfahrens zum Bearbeiten einer Vorrichtung zeigt;
    • 8 ein exemplarisches Flussplandiagramm eines Verfahrens zum Befestigen eines Chips an einem Träger zeigt;
    • 9 einen exemplarischen Testfall zeigt; und
    • 10 einen exemplarischen Testfall zeigt.
  • Beschreibung
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die mittels der Illustration spezifische Einzelheiten und Ausführungsformen zeigen, in denen die Erfindung genutzt werden kann. Diese Ausführungsformen werden in ausreichenden Einzelheiten beschrieben, um den Fachmann in die Lage zu versetzen, die Erfindung zu nutzen. Andere Ausführungsformen können genutzt werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne dass von dem Umfang der Erfindung abgewichen wird. Die verschiedenen Ausführungsformen schließen sich nicht gegenseitig aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden.
  • Verschiedene Ausführungsformen für Verfahren sind bereitgestellt, und verschiedene Ausführungsformen für Vorrichtungen sind bereitgestellt. Es versteht sich, dass grundlegende Eigenschaften der Verfahren auch für die Vorrichtungen gelten und vice versa. Daher kann der Kürze halber eine doppelte Beschreibung derartiger Eigenschaften unterbleiben.
  • Der Ausdruck „mindestens ein“, so wie er hierin verwendet wird, kann verstanden werden, um irgendeine ganze Zahl gleich oder größer als eins zu enthalten, d.h. „eins“, „zwei“, „drei“, ... usw.
  • Der Ausdruck „mehrere“, so wie er hierin verwendet wird, kann verstanden werden, um irgendeine ganze Zahl gleich oder größer als zwei zu enthalten, d.h. „zwei“, „drei“, „vier“,...usw.
  • Sofern nicht anderweitig angegeben, kann der Ausdruck „Schicht“, so wie er hierin verwendet wird, verstanden werden, um sowohl Ausführungsformen zu enthalten, bei denen eine Schicht eine Einzelschicht ist, als auch Ausführungsformen, bei denen eine Schicht ein Schichtstapel ist, der mehrere Unterschichten enthält.
  • Das Wort „exemplarisch“ wird hierin in der Bedeutung verwendet, „als ein Beispiel, Fall oder eine Illustration zu dienen“. Irgendeine Ausführungsform oder Auslegung, die hierin als „exemplarisch“ beschrieben ist, soll nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Auslegungen ausgelegt werden.
  • Das Wort „über“, das mit Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder einer Oberfläche gebildet wird, verwendet wird, kann hierin in der Bedeutung verwendet werden, dass das abgeschiedene Material „direkt auf“, z.B. in einem direkten Kontakt mit der einbezogenen Seite oder Oberfläche, gebildet werden kann. Das Wort „über“, das mit Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder einer Oberfläche gebildet wird, verwendet wird, kann hierin in der Bedeutung verwendet werden, dass das abgeschiedene Material „indirekt auf“ der einbezogenen Seite oder Oberfläche mit einer oder mit mehreren zusätzlichen Schichten, die zwischen der einbezogenen Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind, gebildet werden kann.
  • 1 zeigt eine exemplarische Querschnittsansicht einer Ausführungsform einer Vorrichtung 100. Die Vorrichtung kann zum Beispiel eine Halbleitervorrichtung sein, wie etwa ein Halbleiterchip eines integrierten Schaltkreises (IC) oder ein Chip. Es versteht sich, dass die Ausdrücke „die“ und „chip“ hierin synonym verwendet werden. Der IC kann irgendein Typ von IC sein. Zum Beispiel kann der IC ein Typ von den Leistungs-ICs oder Leistungs-Chips sein, die Leistungdioden, Thyristoren, Leistungs-MOSFET, Bipolartransistoren mit isolierter Gate-Elektrode (IGBTs) als auch andere Typen von Vorrichtungen oder eine Kombination davon enthalten. Ein Leistungs-IC arbeitet zum Beispiel nach ähnlichen Prinzipien wie sein Gegenstück von nierdiger Leistung. Ein Leistungs-IC ist jedoch in der Lage, eine größere Strommmenge zu transportieen und eine größere Sperrvorspannung im Sperrzustand zu unterstützen.
  • Wie in 1 dargestellt ist, kann die Vorrichtung ein Substrat 110 enthalten, das eine erste Oberfläche 111 und eine zweite Oberfläche 112 aufweist. Das Substrat 110 kann zum Beispiel ein Halbleitersubstrat wie etwa ein Siliziumsubstrat sein. Andere Typen von Substraten, zum Beispiel SiGe, SiGeC oder SiC, können auch verwendet werden. In verschiedenen Ausführungsformen kann das Substrat 110 ein kristallines-auf- Isolator-Substrat (COI-Substrat) wie etwa ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein. Andere Typen von COI-Substraten können auch verwendet werden. Das Substrat 110 kann zum Beispiel ein dotiertes oder ein undotiertes Substrat sein. In verschiedenen Ausführungsformen kann das Substrat 110 eine Dicke von weniger als etwa 100 µm aufweisen, zum Beispiel etwa 60 µm.
  • Die erste Oberfläche 111 kann zum Beispiel eine obere Oberfläche des Substrats 110 sein. Die obere Oberfläche ist auch bekannt als die Vorderseite einer Vorrichtung, z.B. eines Chips. In verschiedenen Ausführungsformen kann die obere Oberfläche eine bearbeitete Substratoberfläche sein. Die obere Oberfläche kann zum Beispiel mindestens einen aktiven Bereich enthalten. Der aktive Bereich kann einen dotierten Bereich 120 und einen Gate-Bereich 130 enthalten. Der dotierte Bereich 120 kann zum Beispiel Dotierstoffe eines ersten Typs enthalten. Der erste Typ von Dotierstoffen kann aus Dotierstoffen vom p-Typ bestehen. Zum Beispiel kann der dotierte Bereich Dotierstoffe vom p-Typ wie etwa Bor (B), Aluminium (Al) oder eine Kombination davon enthalten. Alternativ können die Dotierstoffe vom ersten Typ Dotierstoffe vom n-Typ sein wie etwa Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination davon. In verschiedenen Ausführungsformen entspricht der dotierte Bereich 120 einem Diffusionsbereich (z.B. Quelle und Drain) einer Vorrichtung, z.B. eines Leistungs-MOSFET, und der Gate-Bereich 130 entspricht einem Gate der Vorrichtung.
  • Eine vordere Metallisierungsstruktur 150 ist auf der ersten Oberfläche 111 des Substrats 110 angeordnet. Die vordere Metallisierungsstruktur 150 ist eine Schicht, ein Stapel von mehreren Unterschichten oder aus mehreren Stapeln, wobei jeder Stapel mehrere Unterschichten aufweist. In verschiedenen Ausführungsformen kann die vordere Metallisierungsstruktur 150 über dem aktiven Bereich angeordnet werden. Die vordere Metallisierungsstruktur 150 ist aus einem Metall oder einer Metalllegierung gebildet. Die vordere Metallisierungsstruktur 150 besteht aus Kupfer (Cu), Zinn (Sn), Aluminium (Al), Gold (Au), Silber (Ag), Nickel (Ni), Platin (Pt), aus deren Legierungen oder aus einer Kombination davon. In verschiedenen Ausführungsformen ist die vordere Metallisierungsstruktur 150 eine Kupferschicht. Die vordere Metallisierungsstruktur 150 kann zum Beispiel die Quell-Elektrode und die Gate-Elektrode der Vorrichtung sein.
  • Die zweite Oberfläche 112 kann zum Beispiel eine Bodenoberfläche des Substrats 110 gegenüber der ersten Oberfläche 111 sein. Die Bodenoberfläche ist auch als die Rückseite einer Vorrichtung, z.B. eines Chips, bekannt. In verschiedenen Ausführungsformen kann die Bodenoberfläche eine bearbeitete Substratoberfläche sein. Zum Beispiel kann die Bodenoberfläche mindestens einen aktiven Bereich enthalten. Der aktive Bereich kann einen dotierten Bereich 140 enthalten. Der dotierte Bereich kann zum Beispiel Dotierstoffe von einem ersten Typ enthalten. Die Dotierstoffe vom ersten Typ können Dotierstoffe vom p-Typ sein. Zum Beispiel kann der dotierte Bereich Dotierstoffe vom p-Typ wie etwa Bor (B), Aluminium (Al) oder eine Kombination davon enthalten. Alternativ können die Dotierstoffe vom ersten Typ Dotierstoffe vom n-Typ sein wie etwa Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination davon. In verschiedenen Ausführungsformen entspricht der dotierte Bereich einem Diffusionsbereich (z.B. Quelle und Drain) der Vorrichtung.
  • Eine rückseitige Metallisierungsstruktur 160 kann auf der zweiten Oberfläche 112 des Substrats 110 angeordnet werden. Die rückseitige Metallisierungsstruktur 160 ist eine Schicht, ein Stapel von mehreren Unterschichten oder aus mehreren Stapeln, wobei jeder Stapel mehrere Unterschichten aufweist. In verschiedenen Ausführungsformen kann die rückseitige Metallisierungsstruktur 160 über dem aktiven Bereich angeordnet werden. Die rückseitige Metallisierungsstruktur 160 ist aus einem Metall oder einer Metalllegierung gebildet. Die rückseitige Metallisierungsstruktur 160 besteht aus Kupfer (Cu), Zinn (Sn), Aluminium (Al), Gold (Au), Silber (Ag), Nickel (Ni), Platin (Pt), aus deren Legierungen oder aus einer Kombination davon. In verschiedenen Ausführungsformen ist die rückseitige Metallisierungsstruktur 160 eine Nickel-Vanadium-Schicht (NiV-Schicht). Die rückseitige Metallisierungsstruktur 160 kann zum Beispiel die Quell-Elektrode der Vorrichtung sein.
  • In verschiedenen Ausführungsformen sind die vordere und die rückseitige Metallisierungsstruktur dieselben oder verschiedene Materialien.
  • In dem auf dem Löten basierenden Chipbefestigungsverfahren wird oft eine Temperatur, die so hoch wie 400 °C ist, angewandt, um die Vorrichtung an einem Träger, z.B. an einer Leiterplatte (PCB), zu befestigen. Unter solch einer hohen Temperatur des Chipbefestigungsverfahrens können Ausgasungen des Flusses Gasblasen in dem Lötmittel formen. Gleichzeitig kann der Chip einen Wechsel in der Geometrie durchlaufen, wobei er von seinem ebenen Zustand auf Grund der Spannung, die durch die vordere und die rückseitige Metallisierungsstruktur ausgeübt wird, abweicht.
  • 2 zeigt eine exemplarische Querschnittsansicht eines sich abwärts nach unten biegenden Chips, der eine konvexe Form und eine Lötschmelze auf einem Träger während eines Chipbefestigungsverfahrens aufweist. Die vordere Metallisierungsstruktur 250 und die rückseitige Metallisierungsstruktur 260 können einen höheren Wärmeausdehnungskoeffizienten (CTE) als den CTE des Substrats 210 aufweisen. Daher können sich während eines Chipbefestigungsverfahrens, das bei einer Temperatur von etwa 150 °C bis etwa 400 °C ausgeführt wird, die vordere Metallisierungsstruktur 250 und die rückseitige Metallisierungsstruktur 260 makroskopisch stärker als das Substrat 210 ausdehnen. Die vordere Metallisierungsstruktur 250 und die rückseitige Metallisierungsstruktur 260 können jedoch durch das Substrat 210 beschränkt werden, weil das Substrat 210 einen kleineren CTE aufweist. Als ein Ergebnis davon können die vordere Metallisierungsstruktur 250 und die rückseitige Metallisierungsstruktur 260 während des Chipbefestigungsverfahrens unter Spannung sein. Das heißt, die vordere und die rückseitige Metallisierungsstruktur „möchten sich“ während des Chipbefestigungsverfahrens ausdehnen. Das Vorhandensein der Spannung in der vorderen und in der rückseitigen Metallisierungsstruktur, die auf dem Substrat 210 angeordnet sind, kann ein Biegen des Substrats 210 veranlassen.
  • Herkömmlicherweise kann die Druckspannung, die durch die vordere Metallisierungsstruktur 250 auf das Substrat 210 ausgeübt wird, stärker sein als die Druckspannung, die durch die rückseitige Metallisierungsstruktur 260 auf das Substrat 210 ausgeübt wird während eines Chipbefestigungsverfahrens, das bei einer Temperatur von etwa 150 °C bis etwa 400 °C ausgeführt wird. Als ein Ergebnis davon kann der Chip 200 von seinem anfänglichen ebenen Zustand abweichen, wobei eine Rundung über der Lötschmelze 280 gebildet wird, die bei dem Chipbefestigungsverfahren auf einem Träger 270 (z.B. eine PCB) angeordnet ist.
  • Unter der Annahme, dass die Länge des Chips in der x-Richtung und die Höhe in der y-Richtung gemäß dem kartesischen Koordinatensystem liegen, kann sich der verformte Chip 200 abwärts nach unten in die negative y-Richtung biegen, z.B. ist der Mittelpunkt des Chips 200 von dem Träger 270 weiter als die Kanten des Chips entfernt. Der verformte Chip kann eine konvexe Form annehmen, wie von der Vorderseite des Chips aus gesehen wird. Unter der Annahme, dass der Chip zwischen einem Krümmungsmittelpunkt und dem Träger 270 angeordnet ist, ist der Krümmungsradius des verformten Chips daher negativ, weil sich der Chip abwärts nach unten in die negative y-Richtung biegt. Das heißt, der verformte Chip 200 kann einen negativen Krümmungsradius während des Chipbefestigungsverfahrens aufweisen, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird.
  • Auf Grund des Gasflusses und des Druckes, der durch die obenliegende Rundung, die durch den konvexen Chip gebildet wird, erzeugt wird, können die Gasblasen 290 während des Chipbefestigungsverfahrens nicht aus der Lötschmelze 280 nach oben und nach außen entweichen. Folglich können die Gasblasen 290 um den Mittelpunkt des Lötmittels 280 akkumuliert werden. Während das Lötmittel 280 während des Chipbefestigungsverfahrens fortgesetzt erstarrt, können die eingefangenen Gasblasen 290 zu Hohlräumen werden und in dem erstarrten Lötmittel 280, das den Chip 200 an dem Träger 270 befestigt, dauerhaft verbleiben.
  • Das Vorhandensein der Hohlräume kann die thermische und elektrische Leitfähigkeit vermindern, was zu einem lokalisierten, hohen elektrischen Widerstand und zu einer schlechten Wärmeableitung führt. Wenn der Chip in Betrieb ist, kann er sich daher auf Grund der schlechten Wärmeableitung immer erwärmen. Als eine Konsequenz daraus kann der Chip während des Betriebs beschädigt werden. Diese Probleme können für Leistungsvorrichtungen und Leistungsbauelemente bedeutsamer sein, z.B. für Leistungs-ICs, die ein dünnes Substrat (z.B. etwa 60 µm) aufweisen, das bei einem größeren Strom arbeitet. Ein lokalisiertes Erwärmen in der Umgebung der Hohlräume wird auf Grund des sehr dünnen Substrat kritisch. Solch ein lokalisiertes Erwärmen kann den Chip während des Betriebs wahrscheinlich beschädigen.
  • 3 zeigt eine exemplarische Querschnittsansicht eines sich aufwärts nach oben biegenden Chips, der während eines Chipbefestigungsverfahrens eine konkave Form und eine Lötschmelze auf einem Träger aufweist. Die vordere Metallisierungsstruktur 350 und die rückseitige Metallisierungsstruktur 360 können einen höheren Wärmeausdehnungskoeffizienten (CTE) als den CTE des Substrats 310 aufweisen. Daher können sich während eines Chipbefestigungsverfahrens, das bei einer Temperatur von etwa 150 °C bis etwa 400 °C ausgeführt wird, die vordere Metallisierungsstruktur 350 und die rückseitige Metallisierungsstruktur 360 makroskopisch stärker als das Substrat 310 ausdehnen. Die vordere Metallisierungsstruktur 350 und die rückseitige Metallisierungsstruktur 360 können jedoch durch das Substrat 310 beschränkt werden, weil das Substrat 310 einen kleineren CTE aufweist. Als ein Ergebnis davon können die vordere Metallisierungsstruktur 350 und die rückseitige Metallisierungsstruktur 360 während des Chipbefestigungsverfahrens unter Spannung sein. Das heißt, die vordere und die rückseitige Metallisierungsstruktur „möchten sich“ während des Chipbefestigungsverfahrens ausdehnen. Die Druckspannung, die durch die rückseitige Metallisierungsstruktur 360 auf das Substrat 310 ausgeübt wird, wird gemäß verschiedenen Ausführungsformen, die hierin beschrieben sind, gesteigert. Das heißt, die Druckspannung, die durch die rückseitige Metallisierungsstruktur 360 auf das Substrat 310 ausgeübt wird, wird so gesteigert, dass sie stärker als die Druckspannung ist, die durch die vordere Metallisierungsstruktur 350 auf das Substrat 310 ausgeübt wird. Als ein Ergebnis davon kann der Chip 300 von seinem anfänglichen ebenen Zustand abweichen, wobei eine invertierte Rundung über der Lötschmelze 380 gebildet wird, die bei dem Chipbefestigungsverfahren auf einem Träger 370 (z.B. eine PCB) angeordnet ist.
  • Unter der Annahme, dass die Länge des Chips in der x-Richtung und die Höhe in der y-Richtung gemäß dem kartesischen Koordinatensystem liegen, kann sich der verformte Chip 300 aufwärts nach oben in die positive y-Richtung biegen, z.B. liegt der Mittelpunkt des Chips näher an dem Träger 370 als die Kanten des Chips. Der verformte Chip kann eine konkave Form annehmen, wie von der Vorderseite des Chips aus gesehen wird. Unter der Annahme, dass der Chip zwischen einem Krümmungsmittelpunkt und dem Träger 370 angeordnet ist, ist der Krümmungsradius des verformten Chips daher positiv, weil sich der Chip aufwärts nach oben in die positive y-Richtung biegt. Das heißt, der verformte Chip 300 weist einen positiven Krümmungsradius während des Chipbefestigungsverfahrens auf, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird. In verschiedenen Ausführungsformen liegt der positive Krümmungsradius in dem Bereich von etwa 0,5 m bis etwa 3 m, das einem Bogen (oder einer gekrümmten Oberfläche) entspricht, der eine vertikale Abweichung (in der y-Richtung) von dem niedrigsten Punkt auf dem Bogen in dem Bereich von etwa 5 µm bis etwa 25 µm von einer Länge von 100 mm (in der x-Richtung) aufweist.
  • Die obenliegende invertierte Rundung, die durch den konkaven Chip 300 gebildet wird, kann es den Gasblasen 390 ermöglichen, während des Chipbefestigungsverfahrens aus der Lötschmelze 380 nach oben und nach außen zu entweichen. Als ein Ergebnis davon können die meisten Luftblasen 390 aus der Lötschmelze 380 entweichen, wenn das Lötmittel 280 während des Chipbefestigungsverfahrens fortschreitend erstarrt. Folglich können weniger Hohlräume in dem erstarrten Lötmittel vorhanden sein und die Zuverlässigkeit des Chips kann erheblich vergrößert werden.
  • 4 zeigt eine exemplarische Querschnittsansicht eines flachen Chips, der eine ebene obere Oberfläche und eine ebene Bodenoberfläche und eine Lötschmelze auf einem Träger während eines Chipbefestigungsverfahrens aufweist. Während des Chipbefestigungsverfahrens, das bei einer Temperatur von etwa 150 °C bis etwa 400 °C ausgeführt wird, kann die Druckspannung, die durch die vordere Metallisierungsstruktur 450 auf das Substrat 410 ausgeübt wird, im Wesentlichen dieselbe sein wie die Druckspannung, die durch die rückseitige Metallisierungsstruktur 460 auf das Substrat 410 ausgeübt wird. Als ein Ergebnis davon kann der Chip 400 seinen anfänglichen ebenen Zustand über der Lötschmelze 480 beibehalten. Das heißt, der Chip 400 kann seinen anfänglichen ebenen Zustand während des Chipbefestigungsverfahrens, das in einem spezifischen Temperaturbereich ausgeführt wird, z.B. 150 °C bis 400 °C, beibehalten.
  • Ähnlich wie der Chip 300, der eine konkave Form aufweist, wie in 3 gezeigt, kann der Chip 400 den Gasblasen 490 ermöglichen, während des Chipbefestigungsverfahrens aus dem Lötmittel 480 nach oben und nach außen zu entweichen. Als ein Ergebnis davon können weniger Hohlräume in dem erstarrten Lötmittel vorhanden sein und die Zuverlässigkeit des Chips kann erheblich vergrößert werden.
  • 5 zeigt ein exemplarisches Flussplandiagramm 500 eines Verfahrens zum Bearbeiten eines Chips als Ausführungsbeispiel, so dass der Chip, wie in 3 und 4 dargestellt ist, während eines Chipbefestigungsverfahrens eine konkave Form annimmt oder seinen anfänglichen ebenen Zustand beibehält. Es ist anzumerken, dass bei der Diskussion von 5 eine laufende Referenz auf Element und Bezugszeichen, die in 3 und 4 gezeigt sind, genommen werden kann.
  • Wie in 5 bei 502 dargestellt ist, ist eine vorderseitige Metallisierungsstruktur auf einer Vorderseite eines Chips gebildet und eine rückseitige Metallisierungsstruktur ist auf einer Rückseite des Chips derart gebildet, dass der Chip eben ist oder einen positiven Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens aufweist.
  • In verschiedenen Ausführungsformen enthält das Bilden der vorderen Metallisierungsstruktur auf der Vorderseite des Chips und der rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips ein Abscheiden eines Metalls über der Vorderseite und über der Rückseite des Chips. Das Metall besteht aus Kupfer (Cu), Zinn (Sn), Aluminium (Al), Gold (Au), Silber (Ag), Nickel (Ni), Platin (Pt), aus deren Legierungen oder aus einer Kombination davon. In verschiedenen Ausführungsformen wird Kupfer zum Abscheiden der vorderen Metallisierungsstruktur verwendet und Nickel-Vanadium (NiV) wird zum Abscheiden der rückseitigen Metallisierungsstruktur verwendet.
  • In verschiedenen Ausführungsformen kann eine Metallabscheidung zum Beispiel durch Aufdampfen durchgeführt werden, obwohl sie nicht darauf beschränkt ist. Man wird verstehen, dass eine Vielfalt von geeigneten Abscheidungsverfahren, Techniken und Systemen davon verwendet werden kann, um die Lehren der Offenbarung, die hierin enthalten sind, zu implementieren.
  • 6 zeigt ein exemplarisches Metallabscheidungssystem 600. Zum Zwecke der Illustration ist das exemplarische Metallabscheidungssystem 600, so wie es gezeigt ist, vereinfacht. Zum Beispiel sind gut bekannte Merkmale weggelassen oder vereinfacht, um die Beschreibung der exemplarischen Implementierungen und Ausführungsformen der vorliegenden Offenbarung zu verdeutlichen, und um dadurch die exemplarischen Implementierungen und Ausführungsformen besser zu erklären.
  • Das Metalllabscheidungssystem 600 kann eine Abscheidungskammer 601 enthalten, die einen Einlass 603 und einen Auslass 605 aufweist. Aufdampfgas (z.B. Argon oder irgendwelche anderen Inertgase/Edelgase oder Stickstoffgas, das für reaktives Aufdampfen nützlich sein kann) kann in die Kammer 601 über den Einlass 603 eingeführt werden und über den Auslass 605 entleert werden. Ein Aufdampfziel (oder Quelle) 607 kann in der Kammer bereitgestellt werden, zum Beispiel gegenüber einem Substrat 609. Das Aufdampfziel 607 kann das Material (z.B. ein Metall oder eine Metalllegierung), das abgeschieden werden soll, auf der Oberfläche des Substrats 609, die dem Aufdampfziel 607 gegenüberliegt, enthalten. Das Aufdampfziel 607 kann mit einer negativen Spannung vorgespannt werden, wohingegen das Substrat 609 mit einer positiven Spannung vorgespannt werden kann.
  • In verschiedenen Ausführungsformen kann das Substrat 609 ein Halbleiterwafer mit mehreren Chips sein, die darauf gebildet sind. Die Chips können Leistungschips sein, die für Hochleistungsanwendungen vorgesehen sind. Als solche können eine vordere Metallisierungsstruktur und eine rückseitige Metallisierungsstruktur über der Vorderseite bzw. Rückseite der Chips angeordnet werden. Die vordere Metallisierungsstruktur und die rückseitige Metallisierungsstruktur können unter Verwendung verschiedener Abscheidungsverfahren und Systeme gebildet werden, wie etwa unter Verwendung des einen, das in 6 gezeigt ist.
  • Ein oder mehrere Abscheidungsparameter (z.B. Aufdampfparameter, die Verfahrensgase enthalten) können so geregelt werden, dass der Chip während eines Chipbefestigungsverfahrens, das anschließend ausgeführt wird, eine konkave Form annimmt oder seinen anfänglichen ebenen Zustand beibehält. Zum Beispiel können ein oder mehrere Abscheidungsparameter so geregelt werden, dass die abgeschiedene vordere Metallisierungsstruktur andere Eigenschaften als die rückseitige Metallisierungsstruktur aufweisen kann. Die Abscheidungsparameter können eine Zusammensetzung aus Aufdampfgas (Sputtergas), Druck des Aufdampfgases, Aufdampfspannung (Sputterspannung), Substratvorspannung usw. enthalten.
  • In verschiedenen Ausführungsformen kann während der Abscheidung der rückseitigen Metallisierungsstruktur Stickstoffgas (N2) hinzugefügt werden. Zum Beispiel kann N2-Gas zu dem Aufdampfgas (z.B. Argon oder irgendwelche anderen Inertgase/Edelgase) während der Abscheidung der rückseitigen Metallisierungsstruktur hinzugefügt werden. Das Verhältnis des N2-Gasflusses zu dem Inertgasfluss kann zum Beispiel in dem Bereich von etwa 5 % bis etwa 50 % liegen.
  • Neutralisierte Ionen und Gasatome, die Stickstoff enthalten, werden in der abgeschiedenen rückseitigen Metallisierungsstruktur als Verunreinigungen eingeschlossen. Die eingeschlossenen Verunreinigungen vermitteln eine Restspannung (intrinsische Spannung) in der rückseitigen Metallisierungsstruktur. Die Restspannung ihrerseits erhöht die Druckspannung, die die rückseitige Metallisierungsstruktur auf das Substrat während eines Chipbefestigungsverfahrens ausübt, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird. In einer oder mehreren Ausführungsformen ist die Druckspannung, die durch die rückseitige Metallisierungsstruktur auf das Substrat ausgeübt wird, stärker als die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat während des Chipbefestigungsverfahrens ausgeübt wird. Ein solches Spannungsungleichgewicht veranlasst den Chip dazu, einen Wechsel in der Geometrie (d.h. sich aufwärts nach oben biegen) zu durchlaufen, wobei er während des Chipbefestigungsverfahrens eine konkave Form annimmt, wie in 3 dargestellt ist. In verschiedenen anderen Ausführungsformen kann die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat ausgeübt wird, die Druckspannung, die durch die rückseitige Metallisierungsstruktur auf das Substrat ausgeübt wird, während des Chipbefestigungsverfahrens ausreichend kompensieren. Als ein Ergebnis davon kann der Chip seinen anfänglichen ebenen Zustand während des Chipbefestigungsverfahrens beibehalten, wie in 4 dargestellt ist.
  • In verschiedenen Ausführungsformen kann der Druck des Aufdampfgases während der Abscheidung der rückseitigen Metallisierungsstruktur geregelt werden. Zum Beispiel kann der Druck des Aufdampfgases während der Abscheidung der rückseitigen Metallisierungsstruktur von einem ersten Druckbereich bis zu einem zweiten Druckbereich geregelt werden. Der erste Druckbereich kann höher als der zweite Druckbereich sein. Der erste Druckbereich kann zum Beispiel von etwa 0,5 Pa bis 2 Pa sein und der zweite Druckbereich kann zum Beispiel von etwa 0,05 Pa bis 0,5 Pa sein.
  • Der Druck des Aufdampfgases kann eine Auswirkung auf die Abscheidungsleistung und auf die Zusammensetzung der abgeschiedenen rückseitigen Metallisierungsstruktur haben. Zum Beispiel kann ein Vermindern des Drucks des Aufdampfgases die Menge der ionisierten Gasionen vermindern. Die Zusammenstöße zwischen den ausgestoßenen Metallatomen und den Gasionen führen jedoch zu einer Selbstionisierung der Metallatome, die zu einem sich selbst ionisierenden Plasma führt. Die Metallionen können auf das Aufdampfziel in einer ballistischen Art aufprallen und Metallatome herausschleudern, die eine hohe kinetische Energie aufweisen. Als ein Ergebnis davon kann eine rückseitige Metallisierungsstruktur, die eine hohe Dichte aufweist, auf dem Substrat gebildet werden. Die dichte rückseitige Metallisierungsstruktur kann mehr Druckspannung auf das Si-Substrat während eines Chipbefestigungsverfahrens ausüben, das in einem spezifischen Temperaturbereich ausgeführt wird, z.B. 150 °C bis 400 °C. In einer oder mehreren Ausführungsformen ist die Druckspannung, die durch die rückseitige Metallisierungsstruktur auf das Substrat ausgeübt wird, stärker als die Druckspannung, die durch die vordere Metallisierungsstruktur während des Chipbefestigungsverfahrens ausgeübt wird. Ein solches Spannungsungleichgewicht veranlasst den Chip dazu, einen Wechsel in der Geometrie (d.h. sich aufwärts nach oben biegen) zu durchlaufen, wobei er während des Chipbefestigungsverfahrens eine konkave Form annimmt, wie in 3 dargestellt ist. In verschiedenen anderen Ausführungsformen kann die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat ausgeübt wird, die Druckspannung, die durch die rückseitige Metallisierungsstruktur ausgeübt wird, während des Chipbefestigungsverfahrens ausreichend kompensieren. Als ein Ergebnis davon kann der Chip seinen anfänglichen ebenen Zustand während des Chipbefestigungsverfahrens beibehalten, wie in 4 dargestellt ist.
  • In verschiedenen Ausführungsformen kann die Aufdampfspannung während der Abscheidung der rückseitigen Metallisierungsstruktur geregelt werden. Zum Beispiel kann die Aufdampfleistung während der Abscheidung der rückseitigen Metallisierungsstruktur von einem ersten Spannungsbereich bis zu einem zweiten Spannungsbereich geregelt werden. Der erste Spannungsbereich kann niedriger als der zweite Spannungsbereich sein. Der erste Spannungsbereich kann zum Beispiel von etwa 0,5 kV bis 0,8 kV sein und der zweite Spannungsbereich kann zum Beispiel von etwa 0,8 kV bis 1,5 kV sein.
  • Die Aufdampfspannung kann eine Auswirkung auf die Abscheidungsleistung und auf die Zusammensetzung aus der abgeschiedenen rückseitigen Metallisierungsstruktur aufweisen. Zum Beispiel kann ein Erhöhen der Aufdampfspannung die Energie der ausgestoßenen Metallatome erhöhen, und damit wird eine rückseitige Metallisierungsstruktur gebildet, die auf dem Substrat eine hohe Dichte aufweist. Die dichte rückseitige Metallisierungsstruktur übt mehr Druckspannung auf das Substrat während eines Chipbefestigungsverfahrens aus, das in einem spezifischen Temperaturbereich ausgeführt wird, z.B. 150 °C bis 400 °C. In einer oder mehreren Ausführungsformen ist die Druckspannung, die durch die rückseitige Metallisierungsstruktur auf das Substrat ausgeübt wird, stärker als die Druckspannung, die durch die vordere Metallisierungsstruktur während des Chipbefestigungsverfahrens ausgeübt wird. Ein solches Spannungsungleichgewicht veranlasst den Chip dazu, einen Wechsel in der Geometrie (d.h. sich aufwärts nach oben biegen) zu durchlaufen, wobei er während des Chipbefestigungsverfahrens eine konkave Form annimmt, wie in 3 dargestellt ist. In verschiedenen anderen Ausführungsformen kann die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat ausgeübt wird, die Druckspannung, die durch die rückseitige Metallisierungsstruktur ausgeübt wird, während des Chipbefestigungsverfahrens ausreichend kompensieren. Als ein Ergebnis davon kann der Chip seinen anfänglichen ebenen Zustand während des Chipbefestigungsverfahrens beibehalten, wie in 4 dargestellt ist.
  • In verschiedenen Ausführungsformen können der eine oder die mehreren Abscheidungsparameter gemäß verschiedenen Produktanforderungen wie etwa gemäß der Wahl des Metalls oder der Metalllegierung, des Substrats und der Anwendung priorisiert und wahlweise ausgeführt werden. In verschiedenen Ausführungsformen können der eine oder die mehreren Abscheidungsparameter zur gleichen Zeit ausgeführt werden, d.h. gleichzeitig. Außerdem ist anzumerken, dass die geregelten Abscheidungsparameter innerhalb der vorgegebenen Steuergrenzen des Verfahrens liegen.
  • Zum Zwecke der Illustration werden die verschiedenen Ausführungsformen in dem Zusammenhang des Bildens der rückseitigen Metallisierungsstruktur beschrieben. Es sollte jedoch angemerkt werden, dass die Lehre auch darauf angewendet werden kann, die vordere Metallisierungsstruktur zu bilden. In verschiedenen Ausführungsformen können der eine oder die mehreren Abscheidungsparameter während der Abscheidung der vorderen Metallisierungsstruktur so geregelt werden, dass der Chip während des Chipbefestigungsverfahrens eine konkave Form annehmen oder seinen anfänglich ebenen Zustand beibehalten kann. Zum Beispiel kann entweder der Druck des Aufdampfgases gesteigert werden oder die Aufdampfspannung kann gesenkt werden oder beides kann während der Bildung der vorderen Metallisierungsstruktur vorgenommen werden, so dass die Druckspannung, die durch die rückseitige Metallisierungsstruktur auf das Substrat ausgeübt wird, größer oder im Wesentlichen dieselbe sein kann wie die Druckspannung, die durch die rückseitige Metallisierungsstruktur während des Chipbefestigungsverfahrens ausgeübt wird.
  • In verschiedenen Ausführungsformen können der eine oder die mehreren Abscheidungsparameter während der Abscheidung der vorderen Metallisierungsstruktur und der rückseitigen Metallisierungsstruktur so geregelt werden, dass der Chip während des Chipbefestigungsverfahrens eine konkave Form annehmen oder seinen anfänglich ebenen Zustand beibehalten kann.
  • In verschiedenen Ausführungsformen besteht die vordere und die rückseitige Metallisierungsstruktur aus demselben Metall oder derselben Metalllegierung mit verschiedenen Dicken. Zum Beispiel weist die vordere Metallisierungsstruktur eine kleinere Dicke als die rückseitige Metallisierungsstruktur auf. Daher übt die rückseitige Metallisierungsstruktur mehr Druckspannung auf das Substrat während eines Chipbefestigungsverfahrens aus, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird. Als ein Ergebnis davon kann der Chip einen Wechsel in der Geometrie (d.h. sich aufwärts nach oben biegen) durchlaufen, um während eines Chipbefestigungsverfahrens eine konkave Form anzunehmen, wie in 3 dargestellt ist, oder um während des Chipbefestigungsverfahrens seinen anfänglichen ebenen Zustand beizubehalten, wie in 4 dargestellt ist.
  • In verschiedenen Ausführungsformen besteht die vordere die und rückseitige Metallisierung des Substrats aus unterschiedlichen Metallen oder Metalllegierungen, die unterschiedliche Wärmeausdehnungskoeffizienten (CTEs) aufweisen. Zum Beispiel weist die rückseitige Metallisierungsstruktur einen größeren CTE als die vordere Metallisierungsstruktur auf. Daher dehnt sich die rückseitige Metallisierungsstruktur mehr als die vordere Metallisierungsstruktur während eines Chipbefestigungsverfahrens aus, das in einem spezifischen Temperaturbereich ausgeführt wird, z.B. 150 °C bis 400 °C. Als ein Ergebnis davon durchläuft der Chip einen Wechsel in der Geometrie (d.h. sich aufwärts nach oben biegen), um während eines Chipbefestigungsverfahrens eine konkave Form anzunehmen, wie in 3 dargestellt ist, oder um während des Chipbefestigungsverfahrens seinen anfänglichen ebenen Zustand beizubehalten, wie in 4 dargestellt ist.
  • In verschiedenen Ausführungsformen enthalten die vordere Metallisierungsstruktur und die rückseitige Metallisierungsstruktur jeweils mehrere Unterschichten. Jede Unterschicht besteht aus demselben Metall (oder Metalllegierung) oder besteht aus verschiedenen Metallen und jede Unterschicht kann dieselbe Dicke oder verschiedene Dicken aufweisen, abhängig von der Spannung, die durch die jeweilige Unterschicht verursacht worden ist, und so lange wie die Zustande, wie sie in 3 und 4 dargestellt sind, während eines Chipbefestigungsverfahrens erreicht sind, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird.
  • Nachdem die vordere und rückseitige Metallisierungsstruktur gebildet worden ist, kann das Substrat, das die mehreren Chips aufweist, geschnitten werden. Man wird verstehen, dass eine Vielfalt von geeigneten Schnittverfahren, Techniken und Systemen davon verwendet werden kann, um die mehreren Chips von dem Substrat jeweils einzeln zu trennen bzw. zu vereinzeln.
  • Wie in 5 bei 504 dargestellt ist, wird ein Chipbefestigungsverfahren in dem Temperaturbereich der Chipbefestigung ausgeführt, um den vereinzelten Chip an einem Träger zu befestigen. In verschiedenen Ausführungsformen liegt die Temperatur der Chipbefestigung in dem Bereich von etwa 150 °C bis etwa 400 °C, z.B. von etwa 250 °C bis etwa 350 °C. Wie in 3 und 4 dargestellt ist, kann der Chip während des Chipbefestigungsverfahrens in einer oder in mehreren Ausführungsformen eine konkave Form annehmen oder seinen anfänglichen ebenen Zustand beibehalten.
  • In verschiedenen Ausführungsformen vermitteln die eingeschlossenen Verunreinigungen, die Stickstoff enthalten, eine Restspannung in der rückseitigen Metallisierungsschicht. Die Restspannung erhöht die Druckspannung, die die rückseitige Metallisierungsstruktur auf das Substrat während eines Chipbefestigungsverfahrens ausübt, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird. Daher kann die Druckspannung, die durch die rückseitige Metallisierung des Substrats auf das Substrat ausgeübt wird, stärker sein als die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat während des Chipbefestigungsverfahrens ausgeübt wird. Als ein Ergebnis davon weicht der Chip von seinem anfänglichen ebenen Zustand ab. In verschiedenen Ausführungsformen kann sich der Chip aufwärts nach oben biegen, wobei während des Chipbefestigungsverfahrens eine invertierte Rundung über der Lötschmelze gebildet wird. Der verformte Chip kann eine konkave Form annehmen, wie es in 3 dargestellt ist. Das heißt, der verformte Chip weist einen positiven Krümmungsradius während des Chipbefestigungsverfahrens auf, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird.
  • In verschiedenen Ausführungsformen kann die rückseitige Metallisierungsstruktur, die eine hohe Dichte, die durch Regulieren des Drucks des Aufdampfgases und/oder der Aufdampfspannung, wie vorher diskutiert, erreicht werden kann, aufweist, mehr Druckspannung auf das Substrat ausüben während eines Chipbefestigungsverfahrens, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird. Daher ist die Druckspannung, die durch die rückseitige Metallisierungsstruktur auf das Substrat ausgeübt wird, stärker als die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat ausgeübt wird. Als ein Ergebnis davon weicht der Chip von seinem anfänglichen ebenen Zustand ab. In verschiedenen Ausführungsformen biegt sich der Chip aufwärts nach oben, um während des Chipbefestigungsverfahrens eine invertierte Rundung über der Lötschmelze zu bilden. Der verformte Chip kann eine konkave Form annehmen, wie in 3 dargestellt ist. Das heißt, der verformte Chip weist einen positiven Krümmungsradius während des Chipbefestigungsverfahrens auf, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird.
  • Die rückseitige Metallisierungsstruktur weist eine größere Dicke als die vordere Metallisierungsstruktur auf. Während des Chipbefestigungsverfahrens, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird, übt die rückseitige Metallisierungsstruktur mehr Druckspannung auf das Substrat aus. Als ein Ergebnis davon kann der Chip von seinem anfänglichen ebenen Zustand abweichen und sich aufwärts nach oben biegen, um während des Chipbefestigungsverfahrens eine invertierte Rundung über der Lötschmelze zu bilden. Wie in 3 dargestellt ist, kann der verformte Chip eine konkave Form annehmen. Das heißt, der verformte Chip weist einen positiven Krümmungsradius während des Chipbefestigungsverfahrens auf, das in einem spezifischen Temperaturbereich, z.B. 200 °C bis 400 °C, ausgeführt wird.
  • Die rückseitige Metallisierungsstruktur weist einen größeren CTE und/oder eine größere Dicke als die vordere Metallisierungsstruktur auf. Während des Chipbefestigungsverfahrens, das in einem spezifischen Temperaturbereich, z.B. 200 °C bis 400 °C, ausgeführt wird, dehnt sich die rückseitige Metallisierungsstruktur mehr als die vordere Metallisierungsstruktur aus. Als ein Ergebnis davon weist der Chip von seinem anfänglichen ebenen Zustand ab und biegt sich aufwärts nach oben, um während des Chipbefestigungsverfahrens eine invertierte Rundung über der Lötschmelze zu bilden. Der verformte Chip kann eine konkave Form annehmen, wie in 3 dargestellt ist. Das heißt, der verformte Chip weist einen positiven Krümmungsradius während des Chipbefestigungsverfahrens auf, das in einem spezifischen Temperaturbereich ausgeführt wird, z.B. 200 °C bis 400 °C.
  • In verschiedenen anderen Ausführungsformen kann die Druckspannung, die durch die vordere Metallisierungsstruktur auf das Substrat ausgeübt wird, die Druckspannung, die durch die rückseitige Metallisierungsstruktur ausgeübt wird, während des Chipbefestigungsverfahrens ausreichend kompensieren. Als ein Ergebnis davon kann der Chip seinen anfänglichen ebenen Zustand während des Chipbefestigungsverfahrens beibehalten, wie in 4 dargestellt ist.
  • Die obenliegende invertierte Rundung, die durch den konkaven Chip gebildet ist, kann es den Gasblasen ermöglichen, auf Grund des Ausgasens aus der Lötschmelze nach oben und nach außen während des Chipbefestigungsverfahrens zu entweichen, das in einem spezifischen Temperaturbereich, z.B. 150 °C bis 400 °C, ausgeführt wird, wie in 3 dargestellt ist. Wie in 4 gezeigt ist, kann in ähnlicher Weise der ebene Chip den Luftblasen ermöglichen, während des Chipbefestigungsverfahrens aus dem Lötmittel nach oben und nach außen zu entweichen. Als ein Ergebnis davon können die meisten der Luftblasen aus der Lötschmelze entweichen, wenn das Lötmittel während des Chipbefestigungsverfahrens fortschreitend erstarrt. Folglich, können weniger Hohlräume in dem erstarrten Lötmittel vorhanden sein und die Zuverlässigkeit des Chips kann erheblich vergrößert werden.
  • Nach dem Chipbefestigungsverfahren kann der Chip, der an dem Träger befestigt ist, auf eine Temperatur abgekühlt werden, die unterhalb des Temperaturbereichs des Chipbefestigungsverfahrens liegt. In verschiedenen Ausführungsformen kann der Chip, der an dem Träger befestigt ist, auf Raumtemperatur abgekühlt werden. Der Chip, der während des Chipbefestigungsverfahrens eine konkave Form aufweist, kann in seinen anfänglichen ebenen Zustand zurückkehren, wenn er auf eine Erstarrungstemperatur der Lötschmelze bei Temperaturen in dem Bereich von 150 °C bis 280°C unterhalb des Temperaturbereichs des Chipbefestigungsverfahrens abgekühlt wird.
  • Nachdem der Chip an dem Träger befestigt worden ist und der Chip auf einen Temperaturbereich, der niedriger als die Temperatur des Chipbefestigungsverfahrens ist, abgekühlt worden ist, können herkömmliche Backend-Verfahren wie etwa Unterfüllungen, Umhüllungen und Einkapselungen ausgeführt werden, um eine Verpackung herzustellen.
  • 7 zeigt ein exemplarisches Flussplandiagramm 700 eines Verfahrens zum Bearbeiten eines Chips als Ausführungsbeispiel, so dass der Chip, wie in 3 und 4 dargestellt ist, während eines Chipbefestigungsverfahrens eine konkave Form annimmt oder seinen anfänglichen ebenen Zustand beibehält.
  • Bei 702 kann eine vorderseitige Metallisierungsstruktur auf einer Vorderseite des Chips gebildet werden und eine rückseitige Metallisierungsstruktur kann auf einer Rückseite des Chips derart gebildet werden, dass der Chip eben ist oder einen positiven Krümmungsradius in einem Temperaturbereich, der während eines Chipbefestigungsverfahrens bereitgestellt wird, umfasst.
  • Bei 704 kann ein Chipbefestigungsverfahren in dem Temperaturbereich ausgeführt werden, um den Chip an einem Träger zu befestigen.
  • Bei 706 kann der Chip, der an dem Träger befestigt ist, auf eine Temperatur unterhalb des Temperaturbereichs abgekühlt werden.
  • 8 zeigt ein exemplarisches Flussplandiagramm 800 eines Verfahrens zum Befestigen eines Chips an einem Träger als Ausführungsbeispiel, so dass der Chip, wie in 3 und 4 dargestellt ist, während eines Chipbefestigungsverfahrens eine konkave Form annimmt oder seinen anfänglichen ebenen Zustand beibehält.
  • Bei 802 kann eine vorderseitige Metallisierungsstruktur auf einer Vorderseite des Chips gebildet werden und eine rückseitige Metallisierungsstruktur kann auf einer Rückseite des Chips derart gebildet werden, dass der Chip einen nicht-negativen Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens umfasst.
  • Bei 804 kann ein Chipbefestigungsverfahren in dem Temperaturbereich des Chipbefestigungsverfahrens ausgeführt werden, um den Chip an einem Träger zu befestigen.
  • Bei 806 kann der Chip, der an dem Träger befestigt ist, auf eine Temperatur abgekühlt werden, die unterhalb des Temperaturbereichs des Chipbefestigungsverfahrens liegt.
  • Ein Experiment wurde ausgeführt. Das Experiment enthält mehrere Testfälle.
  • 9 zeigt einen exemplarischen Testfall 900. Der Chip (d.h. Chip A), der in dem Testfall 900 verwendet wird, enthält eine modifizierte rückseitige Metallisierungsstruktur. Zum Beispiel ist die rückseitige Metallisierungsstruktur gemäß verschiedenen Ausführungsformen, wie sie hierin beschrieben sind, modifiziert. Der Krümmungsradius 901 des Chips A wird während eines Chipbefestigungsverfahrens und nach dem Chipbefestigungsverfahren gegen die Temperatur 903 gemessen. Das Erwärmungsprofil und das Abkühlungsprofil werden durch die Kurve 905 bzw. 907 dargestellt. Wie durch die Kurve 905 dargestellt, verbleibt der Krümmungsradius von Chip A negativ bis zu einer Temperatur von etwa 280 °C, was zeigt, dass der Chip eine konvexe Form annimmt, wie in 2 gezeigt. Die Kurve 905 stellt ferner dar, dass der Krümmungsradius von Chip A positiv wird, nachdem die Temperatur über 280 °C steigt, was zeigt, dass der Chip eine konkave Form annimmt, wie in 3 gezeigt. Wie durch die Kurve 907 dargestellt, verändert sich der Krümmungsradius des Chips von positiv auf negativ während des Abkühlens nach dem Chipbefestigungsverfahren.
  • 10 zeigt einen exemplarischen Testfall 1000. Der Chip (d.h. Chip B), der in dem Testfall 1000 verwendet wird, weist eine standardmäßige (herkömmliche) rückseitige Metallisierungsstruktur auf. Der Krümmungsradius 1001 von Chip B wird gegen die Temperatur 1003 während eines Chipbefestigungsverfahrens und nach dem Chipbefestigungsverfahren gemessen. Das Erwärmungsprofil und das Abkühlungsprofil werden durch die Kurve 1005 bzw. 1007 dargestellt. Wie durch die Kurven 1005 und 1007 dargestellt, verbleibt der Krümmungsradius von Chip B negativ während des gesamten Chipbefestigungsverfahrens und nach dem Chipbefestigungsverfahren, was zeigt, dass der Chip eine konvexe Form annimmt, wie in 2 gezeigt.
  • Ein Leistungs-Chip enthält gemäß einer Ausführungsform: einen Chipkörper; und eine vordere Metallisierungsstruktur auf einer Vorderseite des Chipkörpers und eine rückseitige Metallisierungsstruktur auf einer Rückseite des Chipkörpers derart, dass der Chip einen positiven Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens umfasst, wobei die rückseitige Metallisierungsstruktur neutralisierte Ionen und Gasatome als Verunreinigungen einschließt, wobei die eingeschlossenen Verunreinigungen eine Spannung in der rückseitigen Metallisierungsstruktur vermitteln, wodurch während des Chipbefestigungsverfahrens die rückseitige Metallisierungsstruktur eine Druckspannung auf den Chipkörper ausübt, die stärker ist als die Druckspannung, die durch die vordere Metallisierungsstruktur während des Chipbefestigungsverfahrens auf den Chipkörper ausgeübt wird.
  • In einem weiteren Beispiel dieser Ausführungsform reicht der Temperaturbereich des Chipbefestigungsverfahrens von etwa 150 °C bis etwa 400 °C.
  • In einem weiteren Beispiel dieser Ausführungsform ist ein Wärmeausdehnungskoeffizient der vorderen Metallisierungsstruktur kleiner sein als ein Wärmeausdehnungskoeffizient der rückseitigen Metallisierungsstruktur.
  • In einem weiteren Beispiel dieser Ausführungsform enthalten die vordere Metallisierungsstruktur und die rückseitige Metallisierungsstruktur dasselbe Material und die vordere Metallisierungsstruktur weist eine Dicke auf, die kleiner als eine Dicke der rückseitigen Metallisierungsstruktur ist.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die vordere Metallisierungsstruktur einen Stapel von mehreren Unterschichten oder mehrere Stapel, wobei jeder Stapel mehrere Unterschichten aufweist, und die rückseitige Metallisierungsstruktur enthält einen Stapel von mehreren Unterschichten oder mehrere Stapel, wobei jeder Stapel mehrere Unterschichten aufweist.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die vordere Metallisierungsstruktur Kupfer, Zinn, Aluminium, Gold, Silber, Nickel, Platin, deren Legierungen oder eine Kombination davon.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die rückseitige Metallisierungsstruktur Kupfer, Zinn, Aluminium, Gold, Silber, Nickel, Platin, deren Legierungen oder eine Kombination davon.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die vordere Metallisierungsstruktur Kupfer und die rückseitige Metallisierungsstruktur enthält Nickel-Vanadium.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die rückseitige Metallisierungsstruktur Stickstoffverunreinigungen.
  • In einem weiteren Beispiel dieser Ausführungsform reicht der positive Krümmungsradius des Leistungs-Chips von etwa 0,5 m bis etwa 3 m.
  • Eine Chipanordnung enthält gemäß einer Ausführungsform: einen Träger und einen Leistungs-Chip, der an dem Träger befestigt ist.
  • In einem Beispiel dieser Ausführungsform enthält der Träger eine Leiterplatte.
  • In einem weiteren Beispiel dieser Ausführungsform reicht der Temperaturbereich des Chipbefestigungsverfahrens von etwa 150 °C bis etwa 400 °C.
  • In einem weiteren Beispiel dieser Ausführungsform ist ein Wärmeausdehnungskoeffizient der vorderen Metallisierungsstruktur kleiner als ein Wärmeausdehnungskoeffizient der rückseitigen Metallisierungsstruktur.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die vordere Metallisierungsstruktur und die rückseitige Metallisierungsstruktur dasselbe Material und die vordere Metallisierungsstruktur weist eine Dicke auf, die kleiner als eine Dicke der rückseitigen Metallisierungsstruktur ist.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die vordere Metallisierungsstruktur einen Stapel von mehreren Unterschichten oder mehrere Stapel, wobei jeder Stapel mehrere Unterschichten aufweist, und die rückseitige Metallisierungsstruktur enthält einen Stapel von mehreren Unterschichten oder mehrere Stapel, wobei jeder Stapel mehrere Unterschichten aufweist.
  • In einem weiteren Beispiel dieser Ausführungsform enthält die rückseitige Metallisierungsstruktur Stickstoffverunreinigungen.
  • Eine Chipanordnung kann nach einem Ausführungsbeispiel enthalten: einen Träger und einen Chip, der an dem Träger befestigt ist. Der Chip kann einen Chipkörper und eine vordere Metallisierungsstruktur, die auf einer Vorderseite des Chipkörpers angeordnet ist, und eine rückseitige Metallisierungsstruktur, die auf einer Rückseite des Chipkörpers angeordnet ist, enthalten. Der Chip kann mit Bezug auf die Oberfläche des Trägers einen positiven Krümmungsradius enthalten.
  • Ein Verfahren zum Bearbeiten eines Chips kann als Ausführungsbeispiel enthalten: Bilden einer vorderen Metallisierungsstruktur auf einer Vorderseite des Chips und einer rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips derart, dass der Chip in einem Temperaturbereich eines Chipbefestigungsverfahrens eben ist oder einen positiven Krümmungsradius enthält; und Ausführen eines Chipbefestigungsverfahrens in dem Temperaturbereich des Chipbefestigungsverfahrens, um den Chip an einem Träger zu befestigen.
  • In einem Beispiel dieses Ausführungsbeispiels kann der Temperaturbereich des Chipbefestigungsverfahrens von etwa 150 °C bis etwa 400 °C reichen.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann die Bildung der vorderen Metallisierungsstruktur auf einer Vorderseite des Chips und der rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips ein Abscheiden eines Metalls auf der Vorderseite des Chips und auf der Rückseite des Chips und ein Regulieren eines oder mehrerer Abscheidungsparameter enthalten.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Regulieren der einen oder der mehreren Abscheidungsparameter ein Regulieren eines Drucks des Aufdampfgases enthalten.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Regulieren der einen oder der mehreren Abscheidungsparameter ein Regulieren einer Aufdampfleistung enthalten.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Regulieren der einen oder der mehreren Abscheidungsparameter ein Einführen von Stickstoffgas enthalten, wenn das Metall auf der Vorderseite oder Rückseite des Chips aufgedampft wird.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Wärmeausdehnungskoeffizient der vorderen Metallisierungsstruktur kleiner als ein Wärmeausdehnungskoeffizient der rückseitigen Metallisierungsstruktur sein.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels können die vordere Metallisierungsstruktur und die rückseitige Metallisierungsstruktur dasselbe Material enthalten und die vordere Metallisierungsstruktur kann eine Dicke aufweisen, die kleiner als eine Dicke der rückseitigen Metallisierungsstruktur ist.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann die vordere Metallisierungsstruktur einen Stapel von mehreren Unterschichten oder mehrere Stapel enthalten, wobei jeder Stapel mehrere Unterschichten aufweisen kann, und die rückseitige Metallisierungsstruktur kann einen Stapel von mehreren Unterschichten oder mehrere Stapel enthalten, wobei jeder Stapel mehrere Unterschichten aufweisen kann.
  • Ein Verfahren zum Bearbeiten eines Chips als Ausführungsbeispiel kann enthalten: Bilden einer vorderen Metallisierungsstruktur auf einer Vorderseite des Chips und einer rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips derart, dass der Chip eben ist oder einen positiven Krümmungsradius in einem Temperaturbereich enthält, der während eines Chipbefestigungsverfahrens bereitgestellt wird; Ausführen eines Chipbefestigungsverfahrens in dem Temperaturbereich, um den Chip an einem Träger zu befestigen; und Abkühlen des Chips, der an dem Träger befestigt ist, auf eine Temperatur unterhalb des Temperaturbereichs.
  • In einem Beispiel dieses Ausführungsbeispiels kann der Temperaturbereich von etwa 150 °C bis etwa 400 °C reichen.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann die Bildung der vorderen Metallisierungsstruktur auf einer Vorderseite des Chips und der rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips ein Abscheiden eines Metalls auf der Vorderseite des Chips und auf der Rückseite des Chips und ein Regulieren eines oder mehrerer Abscheidungsparameter enthalten.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Regulieren der einen oder der mehreren Abscheidungsparameter ein Regulieren eines Druck des Aufdampfgases enthalten.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Regulieren der einen oder der mehreren Abscheidungsparameter ein Regulieren einer Aufdampfleistung enthalten.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Regulieren der einen oder der mehreren Abscheidungsparameter ein Einführen von Stickstoffgas enthalten, wenn das Metall auf der Vorderseite oder auf der Rückseite des Chips aufgedampft wird.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann ein Wärmeausdehnungskoeffizient der vorderen Metallisierungsstruktur kleiner als ein Wärmeausdehnungskoeffizient der rückseitigen Metallisierungsstruktur sein.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels können die vordere Metallisierungsstruktur und die rückseitige Metallisierungsstruktur dasselbe Material enthalten und die vordere Metallisierungsstruktur kann eine Dicke aufweisen, die kleiner als eine Dicke der rückseitigen Metallisierungsstruktur ist.
  • Ein Verfahren zum Befestigen eines Chip an einem Träger kann als Ausführungsbeispiel enthalten: ein Bilden einer vorderen Metallisierungsstruktur auf einer Vorderseite des Chips und einer rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips derart, dass der Chip einen nicht-negativen Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens enthält; Ausführen eines Chipbefestigungsverfahrens in dem Temperaturbereich des Chipbefestigungsverfahrens, um den Chip an einem Träger zu befestigen; und Abkühlen des Chips, der an dem Träger befestigt ist, auf eine Temperatur unterhalb des Temperaturbereichs des Chipbefestigungsverfahrens.
  • In einem Beispiel dieses Ausführungsbeispiels kann der Temperaturbereich des Chipbefestigungsverfahrens von etwa 150 °C bis etwa 400 °C reichen.
  • In einem weiteren Beispiel dieses Ausführungsbeispiels kann die Bildung der vorderen Metallisierungsstruktur auf einer Vorderseite des Chips und der rückseitigen Metallisierungsstruktur auf einer Rückseite des Chips ein Abscheiden eines Metalls auf der Vorderseite des Chips und auf der Rückseite des Chips und ein Regulieren eines oder mehrerer Abscheidungsparameter enthalten.

Claims (17)

  1. Leistungs-Chip (300), der umfasst: einen Chipkörper (310); und eine vordere Metallisierungsstruktur (350) auf einer Vorderseite des Chipkörpers und eine rückseitige Metallisierungsstruktur (360) auf einer Rückseite des Chipkörpers derart, dass der Leistungs-Chip (300) einen positiven Krümmungsradius in einem Temperaturbereich eines Chipbefestigungsverfahrens umfasst; wobei die rückseitige Metallisierungsstruktur (360) neutralisierte Ionen und Gasatome als Verunreinigungen einschließt, wobei die eingeschlossenen Verunreinigungen eine Spannung in der rückseitigen Metallisierungsstruktur (360) vermitteln, wodurch während des Chipbefestigungsverfahrens die rückseitige Metallisierungsstruktur (360) eine Druckspannung auf den Chipkörper (310) ausübt, die stärker ist als die Druckspannung, die durch die vordere Metallisierungsstruktur (350) während des Chipbefestigungsverfahrens auf den Chipkörper (310) ausgeübt wird.
  2. Leistungs-Chip (300) nach Anspruch 1, wobei der Temperaturbereich des Chipbefestigungsverfahrens von etwa 150 °C bis etwa 400 °C reicht.
  3. Leistungs-Chip (300) nach Anspruch 1, wobei ein Wärmeausdehnungskoeffizient der vorderen Metallisierungsstruktur (350) kleiner als ein Wärmeausdehnungskoeffizient der rückseitigen Metallisierungsstruktur ist (360).
  4. Leistungs-Chip (300) nach Anspruch 1, wobei die vordere Metallisierungsstruktur (350) und die rückseitige Metallisierungsstruktur (360) dasselbe Material umfassen; und wobei die vordere Metallisierungsstruktur (350) eine Dicke umfasst, die kleiner als eine Dicke der rückseitigen Metallisierungsstruktur (360) ist.
  5. Leistungs-Chip (300) nach Anspruch 1, wobei die vordere Metallisierungsstruktur (350) einen Stapel von mehreren Unterschichten oder mehrere Stapel umfasst, wobei jeder Stapel mehrere Unterschichten aufweist; und wobei die rückseitige Metallisierungsstruktur (360) einen Stapel von mehreren Unterschichten oder mehrere Stapel umfasst, wobei jeder Stapel mehrere Unterschichten aufweist.
  6. Leistungs-Chip (300) nach Anspruch 1, wobei die vordere Metallisierungsstruktur (350) Kupfer, Zinn, Aluminium, Gold, Silber, Nickel, Platin, deren Legierungen oder eine Kombination davon umfasst.
  7. Leistungs-Chip (300) nach Anspruch 1, wobei die rückseitige Metallisierungsstruktur (360) Kupfer, Zinn, Aluminium, Gold, Silber, Nickel, Platin, deren Legierungen oder eine Kombination davon umfasst.
  8. Leistungs-Chip (300) nach Anspruch 1, wobei die vordere Metallisierungsstruktur (350) Kupfer umfasst und die rückseitige Metallisierungsstruktur (360) Nickel-Vanadium umfasst.
  9. Leistungs-Chip (300) nach Anspruch 8, wobei die rückseitige Metallisierungsstruktur (360) Stickstoffverunreinigungen umfasst.
  10. Leistungs-Chip (300) nach Anspruch 1, wobei der positive Krümmungsradius des Leistungs-Chips (300) von etwa 0,5 m bis etwa 3 m reicht.
  11. Chipanordnung, die umfasst: einen Träger (370); und einen Leistungs-Chip (300) nach Anspruch 1, der an dem Träger (370) befestigt ist.
  12. Chipanordnung nach Anspruch 11, wobei der Träger (370) eine Leiterplatte umfasst.
  13. Chipanordnung nach Anspruch 11, wobei der Temperaturbereich des Chipbefestigungsverfahrens von etwa 150 °C bis etwa 400 °C reicht.
  14. Chipanordnung nach Anspruch 11, wobei ein Wärmeausdehnungskoeffizient der vorderen Metallisierungsstruktur (350) kleiner als ein Wärmeausdehnungskoeffizient der rückseitigen Metallisierungsstruktur (360) ist.
  15. Chipanordnung nach Anspruch 11, wobei die vordere Metallisierungsstruktur (350) und die rückseitige Metallisierungsstruktur (360) dasselbe Material umfassen; und wobei die vordere Metallisierungsstruktur (350) eine Dicke umfasst, die kleiner als eine Dicke der rückseitigen Metallisierungsstruktur (360) ist.
  16. Chipanordnung nach Anspruch 11, wobei die vordere Metallisierungsstruktur (350) einen Stapel von mehreren Unterschichten oder mehrere Stapel umfasst, wobei jeder Stapel mehrere Unterschichten aufweist; und wobei die rückseitige Metallisierungsstruktur (360) einen Stapel von mehreren Unterschichten oder mehrere Stapel umfasst, wobei jeder Stapel mehrere Unterschichten aufweist.
  17. Chipanordnung nach Anspruch 11, wobei die rückseitige Metallisierungsstruktur (360) Stickstoffverunreinigungen umfasst.
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