DE102014116082A1

DE102014116082A1 - Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode

Info

Publication number: DE102014116082A1
Application number: DE102014116082.7A
Authority: DE
Inventors: Stephan Henneck; Stefan KRIVEC; Kurt Matoy; Florian Weilnböck; Dirk Ahlers; Karl-Heinz Gasser; Petra Fischer; Ulrike Fastner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2016-05-04
Also published as: CN105575926A; DE102014116082A8; US20160126197A1

Abstract

Eine Halbleitervorrichtung weist einen Halbleiterchip mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche auf. Eine Chipelektrode ist auf der ersten Hauptoberfläche angeordnet. Die Chipelektrode weist eine erste Metallschicht, die ein erstes Metallmaterial, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt ist, umfasst, auf. Die Chipelektrode weist ferner eine zweite Metallschicht, die ein zweites Metallmaterial, das aus der Gruppe bestehend aus Cu und einer Cu-Legierung ausgewählt ist, umfasst, auf, wobei die erste Metallschicht zwischen dem Halbleiterchip und der zweiten Metallschicht angeordnet ist.

Description

TECHNISCHES GEBIET
Diese Erfindung bezieht sich auf Halbleiterchips mit Chipelektroden und insbesondere auf die Technik des elektrischen Verbindens einer Chipelektrode mit einem elektrisch leitenden Element.
HINTERGRUND
Halbleitervorrichtungshersteller sind ständig bemüht, die Leistung ihrer Produkte zu steigern und gleichzeitig deren Produktionskosten zu senken. Ein Aspekt in der Herstellung von Halbleitervorrichtungen liegt in der Verkapselung von Halbleiterchips. Das Verkapseln schließt oft das Löten einer Halbleiterchipelektrode an einem elektrischen Kontaktelement ein. Die Verbindungsqualität, die im Sinne mechanischer Robustheit und elektrischer Zuverlässigkeit erhalten werden kann, ist ein wichtiger Parameter, um eine hohe Produktausbeute bei niedrigen Kosten erhalten zu können.
Aus diesen und anderen Gründern ist die vorliegende Erfindung notwendig.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten, und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 veranschaulicht schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung, die einen Halbleiterchip und eine Chipelektrode, die auf einer ersten Hauptoberfläche des Halbleiterchips angeordnet ist, umfasst und eine Spannungskompensationsschicht und eine Kontaktpad-Metallschicht aufweist.
2 veranschaulicht schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung, die einen Halbleiterchip und Chipelektroden, die auf beiden Hauptoberflächen des Halbleiterchips angeordnet sind und jeweils eine Spannungskompensationsschicht und eine Kontaktpad-Metallschicht aufweisen, umfasst.
3 veranschaulicht schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung, die einen Halbleiterchip, eine Chipelektrode, die auf einer ersten Hauptoberfläche des Halbleiterchips angeordnet ist und eine Spannungskompensationsschicht und eine Kontaktpad-Metallschicht aufweist, eine Schicht aus Lotmaterial und ein elektrisches Kontaktelement umfasst.
4 veranschaulicht schematisch eine Querschnittsansicht der beispielhaften Halbleitervorrichtung aus 3 nach der Bildung einer Lotverbindungslötstelle.
5 veranschaulicht schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung, die der in 4 gezeigten Halbleitervorrichtung ähnlich ist, bis auf die Tatsache, dass die Kontaktpad-Metallschicht vollständig in die intermetallische Phase übergeht, wenn die Lotverbindungslötstelle gebildet wird.
6 ist ein Flussdiagramm eines beispielhaften Prozesses zur Herstellung einer Chipelektrode auf einem Halbleiterchip.
7A veranschaulicht schematisch eine Querschnittsansicht eines Halbleiterchips, der auf einen Träger platziert ist, und einen Kontaktclip, der auf dem Halbleiterchip platziert ist.
7B veranschaulicht schematisch eine Draufsicht der Anordnung, die in 7A gezeigt ist.
7C veranschaulicht schematisch eine Querschnittsansicht der Anordnung von 7A nach Einbringen in einen Ofen und Bildung von Lotverbindungsstellen.
8 veranschaulicht eine schematische Ansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung mittels eines Durchlaufofens.
9 veranschaulicht eine schematische Ansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung mittels eines Chargenprozesses in einem Ofen.
AUSFÜHRLICHE BESCHREIBUNG
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”oben”, ”unten”, ”links”, ”rechts”, ”obere/r/s”, ”untere/r/s” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur bzw. Figuren verwendet. Weil Komponenten von Ausführungsformen in verschiedenen Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Selbstverständlich können andere Ausführungsformen verwendet werden, und strukturelle oder logische Änderungen können durchgeführt werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem einschränkenden Sinne zu verstehen, und der Schutzumfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Wie in der Beschreibung verwendet, bedeuten die Begriffe „gebondet”, „befestigt”, „verbunden”, „gekoppelt” und/oder „elektrisch verbunden/elektrisch gekoppelt” nicht, dass die Elemente oder Schichten direkt miteinander in Berührung sein müssen; zwischengeschaltete Elemente oder Schichten können jeweils zwischen „gebondeten”, „befestigten”, „verbundenen”, „gekoppelten” und/oder „elektrisch verbundenen/elektrisch gekoppelten” Elementen bereitgestellt sein. Gemäß der Erfindung haben die oben genannten Begriffe optional jedoch auch die spezifische Bedeutung, dass die Elemente oder Schichten direkt miteinander in Berührung sind, d. h. dass keine zwischengeschalteten Elemente oder Schichten jeweils zwischen „gebondeten”, „befestigten”, „verbundenen”, „gekoppelten” und/oder „elektrisch verbundenen/elektrisch gekoppelten” Elementen bereitgestellt sind.
Ferner kann das Wort „über”, wenn es mit Bezug auf ein Teil, ein Element oder eine Materialschicht, das bzw. die „über” einer Oberfläche gebildet ist oder sich „über” einer Oberfläche befindet, verwendet wird, in diesem Zusammenhang bedeuten, dass das Teil, das Element oder die Materialschicht sich „indirekt auf” der besagten Oberfläche befindet (z. B. durch Platzieren, Bilden, Abscheiden, usw.), wobei ein oder mehrere zusätzliche Teile, Elemente oder Schichten zwischen der besagten Oberfläche und dem Teil, dem Element oder der Materialschicht angeordnet ist bzw. sind. Jedoch kann das Wort „über”, wenn es mit Bezug auf ein Teil, ein Element oder eine Materialschicht, das bzw. die „über” einer Oberfläche gebildet ist oder sich „über” einer Oberfläche befindet, verwendet wird, optional auch die spezifische Bedeutung haben, dass das Teil, das Element oder die Materialschicht sich „direkt auf” der besagten Oberfläche befindet (z. B. durch Platzieren, Bilden, Abscheiden, usw.), z. B. in direktem Kontakt damit steht.
Hierin werden Vorrichtungen beschrieben, die einen Halbleiterchip enthalten. Insbesondere kann dies einen oder mehrere Halbleiterchips mit einer vertikalen Struktur einschließen, d. h., dass der Halbleiterchip so hergestellt werden kann, dass elektrischer Strom in einer Richtung senkrecht zu den Hauptoberflächen des Halbleiterchips fließen kann. Ein Halbleiterchip mit einer vertikalen Struktur weist Elektroden auf seinen zwei Hauptoberflächen, d. h. auf der Oberseite und Unterseite, auf. Insbesondere kann dies einen Leistungshalbleiterchip mit einer vertikalen Struktur einschließen.
Verschiedene andere Ausführungsformen können einen Halbleiterchip mit einer horizontalen Struktur einschließen. Ein Halbleiterchip mit einer horizontalen Struktur kann Elektroden auf nur einer Oberfläche, z. B. der oberen Oberfläche, aufweisen. Insbesondere kann dies einen Leistungshalbleiterchip mit einer horizontalen Struktur einschließen.
Der Halbleiterchip kann aus spezifischem Halbleitermaterial hergestellt werden, wie zum Beispiel Si, SiC, SiGe, GaAs, GaN, AlGaN, InGaAs, InAlAs, usw., und kann ferner anorganische und/oder organische Materialien, die keine Halbleiter sind, enthalten. Die Halbleiterchips können verschiedene Arten von Chips sein und mittels verschiedener Technologien hergestellt sein.
Die hierin beschriebenen Halbleiterchips können eine oder mehrere integrierte Logikschaltungen aufweisen. Wenn der Halbleiterchip ein Leistungschip ist, kann der Leistungshalbleiterchip insbesondere eine oder mehrere integrierte Logikschaltungen, wie z. B. eine Ansteuerungsschaltung zum Ansteuern des Leistungshalbleiterchips, und/oder einen oder mehrere Sensoren, wie z. B. einen Temperatursensor, aufweisen. Zum Beispiel kann die integrierte Logikschaltung ein Mikrocontroller, der z. B. Speicherschaltungen, Pegelumsetzer, usw. aufweist, sein.
Zum Beispiel kann der hierin beschriebene Halbleiterchip als Leistungs-MISFET (Metal Insulator Semiconductor Field Effect Transistor [Metall-Isolator-Halbleiter-Feldeffekttransistor]), Leistungs-MOSFET (Metal Oxide Semiconductor Field Effect Transistor [Metall-Oxid-Halbleiter-Feldeffekttransistor]), IGBT (Insulated Gate Bipolar Transistor [Transistor mit isolierter Gate-Elektrode]), JFET (Junction Gate Field Effect Transistor [Sperrschicht-Feldeffekttransistor]), HEMT (High Electron Mobility Transistor [Transistor mit hoher Elektronenbeweglichkeit]), Leistungs-Bipolartransistor oder Leistungs-Diode, wie z. B. eine pin-Diode oder Schottky-Diode, ausgestaltet sein. Zum Beispiel können sich bei vertikalen Leistungsvorrichtungen die Source-Kontaktelektrode und die Gate-Kontaktelektrode eines Leistungs-MISFETs oder Leistungs-MOSFETs oder HEMTs auf einer Hauptoberfläche befinden, während die Drain-Kontaktelektrode des Leistungs-MISFETs oder Leistungs-MOSFETs oder HEMTs auf der anderen Hauptoberfläche angeordnet sein kann. Ferner werden hierin Leistungshalbleiterchips, wie z. B. HEMTs, die horizontale Vorrichtungen sind, berücksichtigt, wobei die Elektroden nur auf deren oberen Oberfläche angeordnet sind.
Der Halbleiterchip weist Chipelektroden (Chip-Kontaktpads) auf, die auf einer Halbleiterchiphauptoberfläche angeordnet sind. Die Chipelektroden ermöglichen es, elektrischen Kontakt mit der bzw. den im Halbleiterchip enthaltenen integrierten Schaltung(en) herzustellen. Mindestens eine der Chipelektroden weist zumindest zwei Metallschichten auf, d. h. eine Spannungskompensationsschicht und eine Kontaktpad-Metallschicht. Diese Metallschichten können mit irgendeiner gewünschten geometrischen Form hergestellt werden. Zum Beispiel können diese Metallschichten die Form eines Kontaktstegs, der eine bestimmte Oberfläche der Halbleiterhauptoberfläche, über der sie angeordnet sind, abdeckt, aufweisen.
Lotmaterial kann auf die Chipelektrode aufgebracht werden, um den Halbleiterchip elektrisch und mechanisch mit einem chipexternen elektrischen Kontaktelement, wie z. B. einem Träger oder einen Kontaktclip, zu verbinden. Das Lotmaterial kann ein weiches Lotmaterial sein. Das Lotmaterial kann auf Sn basieren, d. h., es kann aus Sn und Sn-Legierungen, insbesondere Sn(Ag), Sn(Au), Sn(Zn), Sn(Sb), Sn(AgCu) oder Sn(CuNiGe), bestehen bzw. diese umfassen.
In der hierin verwendeten Schreibweise für Legierungen ist das primäre Element (z. B. Sn) die Basis oder Matrix der Legierung, während der sekundäre Bestandteil bzw. die sekundären Bestandteile zwischen den Klammern die gelöste(n) Substanz(en) ist bzw. sind. Zum Beispiel ist Sg(Ag) ein Beispiel einer binären Sn-Legierung, Sn(AgCu) ein Beispiel einer ternären Sn-Legierung und Sn(CuNiGe) ein Beispiel einer quaternären Sn-Legierung. Das primäre Element macht immer größer gleich 50 at% der Legierung aus.
Insbesondere kann, wenn das Lotmaterial Sn umfasst, das Lotmaterial einen Sn-Gehalt von mehr als 50 at%, 80 at%, 90 at% oder sogar 95 at% aufweisen. Das Lotmaterial kann auch einen Sn-Gehalt von 100 at% aufweisen. Beispielsweise kann das Lotmaterial frei von Pb sein.
Das Lotmaterial kann eine Lotpaste sein, die Lotmetallpartikel der vorhergehenden Zusammensetzung umfasst. Ferner kann es ein Flussmittelmaterial enthalten, in dem die Lotmetallpartikel suspendiert werden. Das Lotmaterial kann ferner Spacer-Partikel, wie z. B. Cu-Partikel oder Ni-beschichtete Cu-Partikel mit einem Durchmesser im Bereich von z. B. 5 μm bis 30 μm, aufweisen.
1 veranschaulicht schematisch eine beispielhafte Halbleitervorrichtung 100. Die Halbleitervorrichtung 100 umfasst einen Halbleiterchip 10, der eine erste Hauptoberfläche 11 und eine zweite Hauptoberfläche 12, die der ersten Hauptoberfläche 11 gegenüberliegend angeordnet ist, aufweist. Ferner umfasst die Halbleitervorrichtung 100 eine Chipelektrode 20, z. B. eine Lastelektrode oder eine Steuerelektrode des Halbleiterchips 10. Die Chipelektrode 20 ist über der ersten Hauptoberfläche 11 des Halbleiterchips 10 angeordnet. Die Chipelektrode 20 umfasst eine erste Metallschicht 21 und eine zweite Metallschicht 22. Die zweite Metallschicht 22 ist über der ersten Metallschicht 21 angeordnet.
Die erste Metallschicht 21, die hierin auch als Spannungskompensationsschicht bezeichnet wird, umfasst ein erstes Material oder besteht aus einem ersten Material, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt wird. Zum Beispiel kann die erste Metallschicht 21 aus einer W-Legierung, insbesondere aus einer W(Ti)-Legierung, bestehen oder diese umfassen. Das Basismetall oder Matrixmetall W, Cr, Ta oder Ti macht größer gleich 50 at% der gesamten Zusammensetzung aus. Es kann auch 100 at% der gesamten Zusammensetzung ausmachen.
Insbesondere kann die erste Metallschicht 21 eine Zusammensetzung aufweisen, in der das Basismetall oder Matrixmetall W, Cr, Ta oder Ti einen Gehalt größer gleich 70 at%, 80 at% oder 90 at% aufweist, wobei der sekundäre Bestandteil bzw. die sekundären Bestandteile (z. B. nur Ti oder Ti zusammen mit anderen Metallelementen) sich auf 100 at% der Zusammensetzung aufaddieren. Es ist festzustellen, dass ungewollte Restverunreinigungen zwar in der Zusammensetzung der ersten Metallschicht 21 enthalten sein können, aber nicht in der Schreibweise der Zusammensetzung angegeben werden, wie es in der Technik üblich ist.
Die zweite Metallschicht oder Kontaktpad-Metallschicht 22 der Chipelektrode 20 basiert auf Cu und kann zum Beispiel aus Cu oder einer Cu-Legierung (was im Folgenden auch als Cu/Cu-Legierung bezeichnet wird) bestehen. Die zweite Metallschicht 22 weist eine obere Oberfläche 22a auf, die dazu ausgestaltet sein kann, auf ein elektrisches Kontaktelement (das in 1 nicht gezeigt ist) gelötet zu werden, wie im Folgenden genauer beschrieben wird. Ferner weist die zweite Metallschicht 22 eine untere Oberfläche 22b auf, die z. B. in direktem Kontakt mit einer oberen Oberfläche 21a der ersten Metallschicht 21 stehen kann. Eine untere Oberfläche 21b der ersten Metallschicht kann zum Beispiel in direktem Kontakt mit der ersten Hauptoberfläche 11 des Halbleiterchips 10 stehen. Jedoch ist festzustellen, dass eine oder mehrere Zwischenschichten, wie z. B. Kleberschichten oder Barriereschichten, unter, zwischen oder über dem Stapel der ersten Metallschicht 21 und der zweiten Metallschicht 22, der die Chipelektrode 20 bildet, angeordnet sein kann bzw. können.
Die erste Metallschicht 21 kann eine Dicke größer gleich 50 nm, 100 nm, 200 nm, 300 nm oder 400 nm aufweisen. Ferner kann die erste Metallschicht 21 eine Dicke kleiner gleich 500 nm, 400 nm, 300 nm, 200 nm, 100 nm oder 80 nm aufweisen.
Die zweite Metallschicht 22 kann eine Dicke größer gleich 6 μm, insbesondere 7 μm, aufweisen. Insbesondere kann die Dicke der zweiten Metallschicht 22 größer gleich 9 μm, 11 μm, 13 μm oder 15 μm sein. Die Dicke der zweiten Metallschicht 22 kann kleiner gleich 50 μm, 40 μm, 30 μm, 20 μm, 15 μm oder 10 μm sein.
Die Dicke der ersten Metallschicht 21 wird zwischen deren unteren Oberfläche 21b und deren oberen Oberfläche 21a gemessen und die Dicke der zweiten Metallschicht 22 wird zwischen deren unteren Oberfläche 22a und deren oberen Oberfläche 22b gemessen. Es ist festzustellen, dass beide Schichten 21, 22 jeweils eine im wesentlichen konstante Dicke (was zum Beispiel bedeutet, dass Dicketoleranzvariationen kleiner als ±20% sind) über deren seitliche Ausdehnung aufweisen können.
Ferner kann die erste Metallschicht 21 eine Fläche größer gleich 60%, 70%, 80% oder 90% der ersten Hauptoberfläche 11 des Halbleiterchips 10 abdecken. Es ist auch möglich, dass die gesamte erste Hauptoberfläche 11 des Halbleiterchips 10 von der ersten Metallschicht 21 überdeckt wird.
Die zweite Metallschicht 22 kann auch eine Fläche größer gleich 60%, 70%, 80% oder 90% der ersten Hauptoberfläche 11 des Halbleiterchips 10 und, insbesondere, zum Beispiel die gesamte erste Hauptoberfläche 11 abdecken. Typischerweise erstreckt sich, wie in 1 dargestellt, die erste Metallschicht 21 unter der gesamten unteren Oberfläche 22b der zweiten Metallschicht 22.
Die erste Metallschicht 21 kann als Spannungskompensationsschicht agieren, die dazu ausgestaltet ist, der internen Druckspannung entgegenzuwirken, die sich in der zweiten Metallschicht 22 einstellt, wenn diese als lötbare Chipelektrodenkontaktpad-Metallschicht über dem Halbleiterchip 10 angebracht wird.
Genauer gesagt muss, wie im Folgenden ausführlicher besprochen wird, eine Chipelektrode 20 basierend auf einer zweiten Metallschicht 22 aus einer Cu/Cu-Legierung eine bestimmte minimale Dicke aufweisen, um lötbar zu sein. Die minimale Dicke wird gebraucht, da das Cu der zweiten Metallschicht 22 sowohl während des Lötprozesses als auch während z. B. allen folgenden Temperaturbudgets aufgrund von Diffusionstransport in die Lotverbindungsstelle hinein verbraucht wird. Aufgrund dieser Entfernung von Cu aus der zweiten Metallschicht 22 in die (in 1 nicht gezeigte) Lotverbindungsstelle hinein muss die zweite Metallschicht 22 eine bestimmte kritische minimale Dicke aufweisen, sodass der vollständige Verbrauch des Cu, welcher die Loslösung der zweiten Metallschicht 22 vom Halbleiterchip 10 zur Folge hätte, vermieden wird. Andererseits garantiert eine Dicke der zweiten Metallschicht 22, die größer gleich der kritischen minimalen Dicke ist, dass nicht das ganze Cu der zweiten Metallschicht 22 während des Lötens verbraucht wird, wodurch zumindest eine dünne homogene Rest-Cu/Cu-Legierungsschicht über der ersten Metallschicht 21 erhalten bleibt. Diese dünne Rest-Cu/Cu-Legierungsschicht garantiert dann die Robustheit und/oder Stabilität und elektrische Zuverlässigkeit der Lotverbindungsstelle.
Je dicker die zweite Metallschicht 22 ist, desto größer ist die mechanische Fehlanpassung an der Schnittstelle zwischen der zweiten Metallschicht 22 und dem Halbleiterchip 10. Insbesondere tendiert die zweite Metallschicht 22 dazu, während des Erwärmens viel mehr zu expandieren und während des Kühlens viel mehr zu schrumpfen als das Halbleitermaterial des Halbleiterchips 10, nachdem dieses auf den Halbleiterchip 10 oder auf den Wafer, dessen wesentlicher Bestandteil der Halbleiterchip 10 vor der Vereinzelung war, aufgebracht wurde. Dieser Unterschied im thermisch-mechanischen Verhalten oder CTE (Coefficient of Thermal Expansion [Wärmeausdehnungskoeffizient]) zwischen der zweiten Metallschicht 22 und dem Halbleiterchipmaterial verursacht eine Durchbiegung des Halbleiterchips 10 und/oder des Halbleiterwafers. Ferner wird die Durchbiegung umso größer, je größer die Fläche der Chipelektrode 20 auf dem Halbleiterchip 10 wird. Wenn eine kritische Durchbiegung überschritten wird, wird der Verkapselungsprozess und/oder die Die-Befestigung beim Verbraucher unzuverlässig oder sogar unmöglich. Diese Schwierigkeiten, die von der Chip-Durchbiegung herrühren, können sogar für Nackt-Die-Anwendungen kritisch sein.
Ferner ist festzustellen, dass die mechanische Fehlanpassung zwischen der zweiten Metallschicht 22 der Chipelektrode 20 und dem Halbleitermaterial des Halbleiterchips 10 insbesondere Leistungshalbleitervorrichtungen beeinträchtigt. Das ist darauf zurückzuführen, dass Leistungshalbleitervorrichtungen oft sehr dünne Halbleiterchips 10 verwenden (um den internen elektrischen Widerstand der Vorrichtung zu reduzieren) und andererseits große Chipelektroden verwenden, um den relativ hohen, beteiligten Strömen gewachsen zu sein. Diese zwei Bedingungen (dünner Chip, großflächige Chipelektrode) begünstigen Durchbiegung. Zum Beispiel können die hierin offenbarten Halbleiterchips 10 eine Dicke von z. B. kleiner gleich 400 μm, 300 μm, 200 μm, 100 μm oder 50 μm aufweisen.
Die erste Metallschicht 21 ist dazu angepasst, die Auswirkung der mechanischen Fehlanpassung zwischen der zweiten Metallschicht 22 und dem Halbleiterchip 10, d. h. die Chip-Durchbiegung und/oder Wafer-Durchbiegung (dessen Verbeugung insgesamt), zu reduzieren. Ferner kann die zweite Metallschicht 22 derart in der Dicke dimensioniert sein, dass sie die kleinstmögliche Durchbiegung verursacht aber, andererseits, die Erzeugung einer ordentlichen Lotverbindungsstelle zwischen der Chipelektrode 20 und einem (in 1 nicht gezeigten) elektrischen Kontaktelement sicherstellt.
Es wird angenommen, dass die Spannungskompensation oder Spannungsrelaxation, die durch die erste Metallschicht 21 eingeleitet wird, der internen Spannung der ersten Metallschicht 21, die der internen Spannung der zweiten Metallschicht 22 entgegenwirkt, zugeschrieben werden kann. Insgesamt wird die interne Spannung der zweiten Metallschicht 22 abgeschwächt. Diese Reduzierung der Spannung insgesamt, die auf den Halbleiterchip 10 oder auf den Wafer wirkt, reduziert das Auftreten von Durchbiegungen oder Verbiegungen des Halbleiterchips 10 oder verhindert diese sogar.
Die erste Metallschicht (Spannungskompensationsschicht) 21 kann nur auf der ersten Hauptoberfläche 11 des Halbleiterchips 10 (siehe 1) oder nur auf zweiten Hauptoberfläche 12 des Halbleiterchips 10 oder, wie es zum Beispiel in 2 veranschaulicht ist, sowohl auf der ersten als auch auf der zweiten Hauptoberfläche 11, 12 des Halbleiterchips 10 bereitgestellt werden. Genauer gesagt veranschaulicht 2 eine beispielhafte Halbleitervorrichtung 200, die den Halbleiterchip 10 und die Chipelektrode 20 umfasst und die eine weitere Chipelektrode 40, die auf der zweiten Hauptoberfläche 12 des Halbleiterchips 10 angeordnet ist, aufweist, wobei die andere Chipelektrode 40 eine dritte Metallschicht (Spannungskompensationsschicht) 41 und eine vierte Metallschicht (Kontaktpad-Metallschicht) 42 umfasst. Alle Merkmale, einschließlich Dimensionen, Materialien und anderer Größen und Charakteristika, die zuvor für die Chipelektrode 20, die erste Metallschicht 21 und die zweite Metallschicht 22 vorgetragen wurden, können jeweils auch für die andere Chipelektrode 40, die dritte Metallschicht 41 und die vierte Metallschicht 42 gelten und es wird auf die vorhergehende Beschreibung Bezug genommen, um Wiederholungen zu vermeiden. Es ist festzustellen, dass sich diese Merkmale (z. B. Dimensionen, Material, usw.) bei der Chipelektrode 20 und der anderen Chipelektrode 40 unterscheiden können und alle möglichen Kombinationen jeweiliger Merkmale für die Chipelektrode 20 und die andere Chipelektrode 40 sollen hierin offenbart werden. Als ein spezielles Beispiel kann die dritte Metallschicht 41 zum Beispiel eine reine Ti-Schicht sein, während die erste Metallschicht 21 zum Beispiel eine W(Ti)-Legierungsschicht sein kann. Ferner ist es beispielsweise auch möglich, dass die andere Chipelektrode 40 keine dritte Metallschicht (Spannungskompensationsschicht) 41 umfasst.
Es ist festzustellen, dass die in 2 gezeigte Halbleitervorrichtung 200 zum Beispiel ein vertikaler Halbleiterchip mit einem Stromfluss senkrecht zur ersten und zweiten Hauptoberfläche 11, 12 des Halbleiterchips 10 ist. Jedoch ist es auch möglich, dass der Halbleiterchip 10 der Halbleitervorrichtung 200 eine oder mehrere Chipelektroden 20 aufweist, die nur auf der ersten Hauptoberfläche 11 angeordnet sind, und dass die dritte Metallschicht 41 und die vierte Metallschicht 42, die auf der zweiten Hauptoberfläche 12 angeordnet sind, nur eine Rückseitenmetallisierung des Halbleiterchips 10 bereitstellen, wobei die Rückseitenmetallisierung dazu verwendet wird, den Halbleiterchip 10 auf z. B. einem (in 2 nicht gezeigten) Chipträger, wie z. B. einem Leadframe (Leiterrahmen) oder einem DCB-(Direct-Copper-Bonded)-Keramiksubstrat, anzubringen. In diesem Fall können die dritte Metallschicht 41 und die vierte Metallschicht 42 nur Warmeableitung und eine Befestigung des Halbleiterchips 10 an dem Träger bereitstellen, aber keine elektrische Funktion aufweisen.
3 veranschaulicht eine beispielhafte Halbleitervorrichtung 300. Die Halbleitervorrichtung 300 kann die Halbleitervorrichtung 100 aufweisen und in dieser Hinsicht wird Bezug auf die vorhergehende Beschreibung genommen, um Wiederholungen zu vermeiden. Ferner umfasst die Halbleitervorrichtung 300 eine Lotverbindungsschicht 60 und ein elektrisches Kontaktelement 80. Vor dem Löten kann die Lotverbindungsschicht 60 eine Schicht aus Lotpaste, die über der oberen Oberfläche 22a der zweiten Metallschicht 22 abgeschieden wurde, sein. Andererseits kann das elektrische Kontaktelement 80 eine untere Oberfläche 80b aufweisen, die über und z. B. in direktem Kontakt mit der Lotverbindungsschicht 60 angeordnet ist.
Das elektrische Kontaktelement 80 kann zum Beispiel ein Kontaktclip oder ein Band sein. Das elektrische Kontaktelement 80 kann ein Metallmaterial, zum Beispiel Cu oder eine Cu-Legierung, umfassen oder daraus bestehen.
Das Lotmaterial der Lotverbindungsschicht 60 kann zum Beispiel abgeschieden werden, indem eine Lotmaterialpaste auf die obere Oberfläche 22a der zweiten Metallschicht 22 gedruckt oder abgegeben wird. Die Lotmaterialpaste kann Metallpartikel, die, wie zuvor erwähnt, in einem Flussmittel verteilt sind, umfassen.
Die Lotverbindungsschicht 60 kann dann auf eine Temperatur T erhitzt werden, die hoch genug ist, um den Halbleiterchip 10 fest am elektrischen Kontaktelement 80 anzubringen. Das Erhitzen kann zum Beispiel in einem Ofen durchgeführt werden.
Zum Beispiel kann die Temperatur T, die im Ofen am Lotmaterial angewandt wird, zwischen 220°C und 450°C, insbesondere zwischen 230°C und 330°C, liegen.
Es ist möglich, dass kein externer Druck auf die in 3 gezeigte Anordnung angelegt wird, während diese im Ofen verweilt. D. h., nur die Erdanziehungskraft kann die Kraft bzw. den Druck, die bzw. der auf die Lotverbindungsschicht 60, wenn diese der hohen Temperatur T im Ofen ausgesetzt ist, aufgebracht wird, steuern.
Während des Verbleibs im Ofen wird die Lotverbindungsschicht 60 in die Lotverbindungslötstelle 60' umgewandelt, wie es in 4 und 5 gezeigt wird. Insbesondere fängt das Lotmaterial an, bei der Schmelztemperatur zu schmelzen. Zum Beispiel hat Sn eine Schmelztemperatur von 232°C. Das Lotmaterial wird einer Temperatur T ausgesetzt, die höher ist als die Schmelztemperatur des Lotmaterials.
4 veranschaulicht schematisch die Halbleitervorrichtung 300 nach dem Prozess des Lötens der Chipelektrode 20 auf das elektrische Kontaktelement 80. Wie in 4 angedeutet ist, wurde die Lotverbindungsschicht 60 in eine Lotverbindungslötstelle 60' umgewandelt. Ferner wurde, wie in 4 durch gestrichelte Linien angedeutet wird, eine intermetallische Verbindung (IMC) in einem Bereich 22_1, der zuvor ein Teil der zweiten Metallschicht 22 war, gebildet und/oder eine intermetallische Verbindung (IMC – intermetallic compound) wurde in einem Bereich 80_1, der zuvor ein Teil des elektrischen Kontaktelements 80 war, gebildet. Die Bereiche der intermetallischen Verbindung 22_1 und 80_1 werden jeweils durch Diffusionstransport während des Wiederaufschmelzens (Reflow) von Cu-Material von der zweiten Metallschicht 22 bzw. dem elektrischen Kontaktelement 80 zur Lotverbindungslötstelle 60' verursacht. Es ist festzustellen, dass im Gegensatz zu einer Legierung, die eine feste Lösung mit einem kontinuierlichen Bereich an möglichen Zusammensetzungen ist, eine intermetallische Verbindung eine klar definierte Kristallstruktur und eine feste Stöchiometrie hat. Daher unterscheidet sich eine IMC von einer Legierung mit der gleichen Zusammensetzung.
Es ist aus 4 ersichtlich, dass der IMC-Bereich 22_1 nicht die gesamte Dicke der zweiten Metallschicht 22 durchdringt, d. h., eine homogene Restmetallschicht bleibt zwischen der oberen Oberfläche 21a der ersten Metallschicht 21 und der Unterseite 22_1b des IMC-Bereichs 22_1 erhalten. Diese homogene Restmetallschicht stellt sicher, dass die Lotverbindungslötstelle 60' stabil bleibt und sich nicht unter mechanischer Belastung loslöst.
5 veranschaulicht eine Halbleitervorrichtung 300', die, bis auf die Tatsache, dass die zweite Metallschicht 22 eine Dicke aufweist, die kleiner als deren kritische Mindestdicke ist, identisch zu der Halbleitervorrichtung 300 ist. Zum Beispiel kann die Dicke der zweiten Metallschicht 22 in 5 kleiner als 7 μm, insbesondere 6 μm, sein. In diesem Fall reicht der IMC-Bereich 22_1 bis zur oberen Oberfläche 21a der ersten Metallschicht 21 herunter, d. h., dass das Cu der zweiten Metallschicht 22 unter der Lotverbindungslötstelle 60' vollständig verbraucht wurde. Dadurch können Leerstellen 90 in der Nähe der oberen Oberfläche 21a der ersten Metallschicht 21 entstehen und die Lotverbindungslötstelle 60' kann fragil werden. Es ist festzustellen, dass Lotmaterialien auf Sn-Basis einen wesentlich höheren Cu-Verbrauch als Lotmaterialien auf Pb-Basis aufweisen.
6 veranschaulicht einen beispielhaften Prozess zur Herstellung einer Chipelektrode auf einem Halbleiterchip. Im Schritt Si wird eine erste Metallschicht, die ein erstes Metallmaterial, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt ist, umfasst, über mindestens einem Teil einer ersten Hauptoberfläche der Halbleiterchips geformt. Das Formen der ersten Metallschicht kann auf Wafer-Level durchgeführt werden, d. h. vor der Chip-Vereinzelung. Wie zuvor erwähnt wurde, kann ggf. eine dritte Metallschicht, die der ersten Metallschicht ähnlich ist, auf der gegenüberliegenden (zweiten) Hauptoberfläche des Halbleiterchips geformt werden, siehe 2.
Das Formen der ersten Metallschicht kann mittels PVD (Physical Vapor Deposition [physikalische Gasphasenabscheidung]), zum Beispiel Sputtern, oder CVD (Chemical Vapor Deposition [chemische Gasphasenabscheidung]) durchgeführt werden. Es können auch andere Prozesse zur Abscheidung der ersten Metallschicht zur Verfügung stehen.
Dann wird im Schritt S2 eine zweite Metallschicht, die ein zweites Metallmaterial, das aus der Gruppe bestehend aus Cu und einer Cu-Legierung ausgewählt ist, umfasst, über mindestens einem Teil der ersten Metallschicht geformt. Zum Beispiel kann die zweite Metallschicht durch PVD, z. B. Sputtern, galvanische Abscheidung oder stromlose Abscheidung geformt werden.
Sputtern ermöglicht die Herstellung von hochreinen Metallschichten mit sehr wenigen Verunreinigungen und Defekten. Andererseits kann die galvanische Metallabscheidung, die auch als Elektroplattieren (ECD – Electrochemical Deposition) bekannt ist, eine hohe Abscheidungsrate ermöglichen, wobei diese jedoch mit einem erhöhten Verunreinigungsanteil in der Schicht einhergeht. Insbesondere haben ECD-Schichten einen wesentlichen Schwefel-Beitrag, der, neben anderen strukturellen Unterschieden, es ermöglicht, zwischen gesputterten Schichten und galvanisch abgeschiedenen Schichten zu unterscheiden.
7A–7C erläutern Schritte in der Herstellung einer Halbleitervorrichtung 400 gemäß einer Ausführungsform. In mancherlei Hinsicht ist die folgende Offenbarung detaillierter als die Offenbarung der zuvor erwähnten Ausführungsformen. Es ist festzustellen, dass Details, die im Zusammenhang mit 7A–7C beschrieben werden, auf Konzepte und Aspekte, die in den zuvor erwähnten Ausführungsformen beschrieben wurden, angewandt werden können oder damit kombiniert werden können. Umgekehrt können Merkmale und Konzepte, die im Zusammenhang mit den zuvor erwähnten Ausführungsformen offenbart wurden, auf die Offenbarung der Ausführungsform, die mit Bezug auf 7A–7C erläutert wird, angewandt werden oder damit kombiniert werden.
7A veranschaulicht schematisch einen Träger 100, zum Beispiel einen Leadframe (Leiterrahmen) oder ein DCB. Im Folgenden wird, ohne Verlust der Allgemeinheit, der Träger 100 durch einen Leadframe 100 exemplifiziert. Der Leadframe 100 ist in einer Draufsicht (78) und in einer Querschnittsansicht entlang der Linie A-A' (7A) dargestellt. Der Leadframe 100 kann ein Die-Kontaktpad 101, eine erste Leitung 102, eine zweite Leitung 103 und eine dritte Leitung 104 aufweisen. Die Leitungen 102–104 können im Wesentlichen parallel zu einer Seite des Die-Kontaktpads 101 hervorstehen. Die zweite Leitung 103 kann mit einer Seite des Die-Kontaktpads 101 zusammenhängen. Das Die-Kontaktpad 101 und die Leitungen 102–104 können mittels Dämmen (Haltestegen), die in den Figuren der Übersicht halber nicht dargestellt sind, verbunden sein. Gegebenenfalls können die Leitungen 102–104 in einer vom Die-Kontaktbereich 101 verschiedenen Ebene liegen, können aber alternativ auch in der gleichen Ebene angeordnet sein.
Der Leadframe 100 kann zum Beispiel aus Cu oder einer Cu-Legierung bestehen oder Cu oder eine Cu-Legierung umfassen. Der Leadframe 100 kann eine Dicke im Bereich zwischen 100 μm und 1 mm aufweisen oder sogar dicker sein. Der Leadframe 100 kann durch Stanzen, Fräsen oder Prägen einer metallischen Platte hergestellt worden sein.
7A–7C veranschaulichen schematisch, dass der Halbleiterchip 10 über dem Die-Kontaktpad 101 angeordnet wird. In einer Ausführungsform können weitere Leistungshalbleiterchips auf dem gleicher Die-Kontaktpad 101 oder auf weiteren Die-Kontaktpads des Leadframe 100, die in 7A–7C nicht dargestellt sind, platziert werden.
Die Chipelektrode 20 ist auf der ersten Hauptoberfläche 11 angeordnet und die andere Chipelektrode 40 ist auf der zweiten Hauptoberfläche 12 des Halbleiterchips 10 angeordnet. Die Chipelektroden 20, 40 sind Lastelektroden. Ferner kann eine dritte Chipelektrode 18 auf der ersten Hauptoberfläche 11 des Halbleiterchips 10 angeordnet werden. Die dritte Chipelektrode 18 kann eine Steuerelektrode sein. Die obere Oberfläche des Die-Kontaktpads 101 kann von der Fläche her größer sein als die zweite Hauptoberfläche 12 des Halbleiterchips 10. Wie zuvor erwähnt wurde, kann die dritte Chipelektrode 18 (Steuerelektrode) auch mit einem Clip (der ähnlich zum nicht dargestellten Kontaktelement 80 ist) verbunden werden, indem das gleiche Konzept (zum Beispiel Schichten 21, 22, 60) wie zuvor beschrieben angewandt wird.
Der Halbleiterchip 10 kann als Leistungsvorrichtung ausgestaltet sein, zum Beispiel als Leistungstransistor, wie zum Beispiel ein MOSFET, ein IGBT, ein JFET, ein Leistungs-Bipolartransistor, oder als Leistungs-Diode. Im Falle eines Leistungs-MOSFET oder eines JFET ist die Chipelektrode 20 eine Source-Elektrode, die andere Chipelektrode 40 eine Drain-Elektrode und die dritte Chipelektrode 18 eine Gate-Elektrode. Im Falle eines IGBT ist die Chipelektrode 20 eine Emitter-Elektrode, die andere Chipelektrode 40 eine Kollektor-Elektrode und die dritte Chipelektrode 18 eine Gate-Elektrode. Im Falle eines Leistungs-Bipolartransistors ist die Chipelektrode 20 eine Emitter-Elektrode, die andere Chipelektrode 40 eine Kollektor-Elektrode und die dritte Chipelektrode 18 eine Basis-Elektrode. Im Falle einer Leistungsdiode sind die Lastchipelektroden 20, 40 jeweils Kathode und Anode und es gibt keine dritte Chipelektrode. Während des Betriebs können Spannungen von mehr als 5, 50, 100, 500 oder 1000 V zwischen den Lastchipelektroden 20, 40 angelegt werden.
Die in 7A gezeigte Anordnung kann mittels eines sequenziellen Pick-and-Place-Aufbauprozesses hergestellt werden. Zunächst kann eine Lotverbindungsschicht 90_1 aus Lotmaterial über dem Die-Kontaktpad 101 aufgebracht werden. Der Halbleiterchip 10 kann dann über der Lotverbindungsschicht 90_1 platziert werden, wobei dessen zweite Hauptoberfläche 12 dem Die-Kontaktpad 101 zugewandt ist. Bevor oder nachdem der Halbleiterchip 10 über dem Die-Kontaktpad 101 platziert wird bzw. wurde, kann die Lotverbindungsschicht 60 auf die Chipelektrode 20 aufgebracht werden. Es kann gleichzeitig oder zu irgendeinem anderen Zeitpunkt eine Lotverbindungsschicht 90_2 auf die erste Leitung 102 aufgebracht werden. Die Lotverbindungsschichten 60, 90_1, 90_2 können durch Drucken, Dosieren oder irgendeine andere geeignete Technik abgeschieden werden, wie es zuvor erwähnt wurde.
Dann wird der Kontaktclip 80 über der ersten Leitung 102 und dem Halbleiterchip 10 platziert. Der Kontaktclip 80 hat einen ersten Kontaktbereich 81, der der Chipelektrode 20 zugewandt ist, und einen zweiten Kontaktbereich 82, der der ersten Leitung 102 zugewandt ist.
Der Kontaktclip 80 kann aus einem Metall oder einer Metalllegierung hergestellt werden, wie es zuvor erwähnt wurde. Die Form des Kontaktclips 80 ist nicht auf eine bestimmte Größe oder geometrische Form beschränkt. Der Kontaktclip 80 kann die Form aufweisen, wie sie in 7A–7B exemplifiziert ist, es sind jedoch auch andere Formen möglich. In einer Ausführungsform kann der Kontaktclip 80 eine Dicke im Bereich von z. B. 100 μm bis 800 μm aufweisen. Der Kontaktclip 80 kann durch Prägen, Stanzen, Pressen, Schneiden, Sägen, Fräsen oder irgendeine andere geeignete Technik hergestellt werden. Die untere Oberfläche des Kontaktclips 80 kann zum Beispiel eine silberne oder goldene Endoberflächenschicht aufweisen. Gegebenenfalls kann eine NiP-Schicht zwischen dem Metall des Kontaktclips 80 (z. B. Cu oder eine Cu-Legierung) und der silbernen oder goldenen Schicht eingeklemmt werden. Die silberne oder goldene Schicht kann zum Beispiel eine Dicke im Bereich von 10 bis 200 nm aufweisen.
7C veranschaulicht schematisch, dass die in 7A–7B gezeigte Anordnung in den Ofen 50 eingeführt wird. Im Ofen 50 können die Lotverbindungsschichten 60, 90_1, 90_2 gleichzeitig auf eine Temperatur T erhitzt werden, um die Lotverbindungsschichten 60, 90_1, 90_2 in die jeweiligen Lotverbindungslötstellen 60', 90_1', 90_2' umzuwandeln. Der Ofen-Prozess kann wie zuvor beschrieben durchgeführt werden, insbesondere hinsichtlich des Verzichts auf Anlegen eines externen Drucks, der Temperatur T und des verwendeten Lotmaterials.
8 veranschaulicht schematisch einen Ofen-Prozess gemäß einer Ausführungsform. Die Träger 100 zusammen mit den Halbleiterchips 10 und gegebenenfalls elektrischen Kontaktelementen (zum Beispiel Kontaktclip) 80 werden als Anordnungen X bezeichnet. Die Anordnungen X werden auf einem Förderer 70 platziert. Der Förderer 70 kann beispielsweise durch einen Schrittmotor angetrieben werden und bewegt die Anordnungen X in einer durch den Pfeil P in 8 angezeigten Richtung. Nach der Platzierung der Anordnungen X auf dem Förderer 70 treten die Anordnungen X durch einen Tunnelofen 50_1 hindurch. Im Tunnelofen 50_1 werden die Lotmaterialschichten 60, 90_1, 90_2 einer Hitze ausgesetzt, um eine Höchsttemperatur T zu erhalten. Die Verweilzeit der Anordnungen X im Tunnelofen 50_1 kann entweder durch die Geschwindigkeit des Förderers 70, falls ein kontinuierlicher Prozess verwendet wird (d. h. der Förderer 70 wird mit einer konstanten Geschwindigkeit angetrieben), oder durch ein Zeitintervall, während dem der Förderer in einem intermittierenden Prozess angehalten wird, falls ein halb-kontinuierlicher Prozess verwendet wird, gesteuert werden. Die Verweilzeit sollte lang genug sein, um ein vollständiges Wiederaufschmelzen (Reflow) des Lotmaterials zu ermöglichen. Der Druck kann im Tunnelofen 50_1 auf unter dem Umgebungsdruck reduziert werden (d. h., ein Vakuum kann angelegt werden).
9 veranschaulicht eine schematische Ansicht eines weiteren, für das Löten der Anordnungen X verwendeten Ofen-Prozesses. Hier werden die Anordnungen X in einem oder mehreren Magazinen 36 platziert. Danach werden das Magazin 36 und mögliche weitere Magazine 36 in einen Ofen 50_2 platziert oder darin eingeführt. Ähnlich zum Tunnelofen 50_1 werden im Ofen 50_2 die Lotmaterialschichten 60, 90_1, 90_2 einer Hitze ausgesetzt, um eine Höchsttemperatur T zu erhalten. Der Druck kann im Ofen 50_2 auf unter den Umgebungsdruck reduziert werden (d. h., ein Vakuum kann angelegt werden). Nach dem Verstreichen der Verweilzeit werden das eine oder die mehreren Magazine 36 aus dem Ofen 50_2 entnommen.
Nach dem Wiederaufschmelzen (Reflow) des Lots können der Halbleiterchip 10, das elektrische Element 80 und z. B. der Träger 100 zumindest teilweise von zumindest einem nicht gezeigten, elektrisch isolierenden Material umgeben oder darin eingebettet werden. Das elektrisch isolierende Material kann einen Verkapselungskörper bilden. Der Verkapselungskörper kann ein Gussmaterial oder ein Laminat umfassen oder daraus bestehen. Verschiedene Techniken können verwendet werden, um den Verkapselungskörper aus dem Material zu Formen, z. B. Formpressen, Spritzgießen, Pulverschmelzen oder Gießen. Ferner kann der Verkapselungskörper die Form eines Teils einer Schicht aufweisen, zum Beispiel ein Teil eines Blattes oder einer Folie, die über dem Leistungshalbleiterchip und dem elektrisch leitenden Träger laminiert wird, wenn der Verkapselungskörper aus einem Laminat besteht. Der Verkapselungskörper kann Teil der Peripherie des Gehäuses bilden, d. h. er kann zumindest teilweise die Form der Halbleitervorrichtung definieren.
Das elektrisch isolierende Material kann ein Duroplast-Material oder ein thermoplastisches Material umfassen oder daraus bestehen. Ein Duroplast-Material kann zum Beispiel auf der Basis eines Epoxidharzes hergestellt werden. Ein thermoplastisches Material kann zum Beispiel ein oder mehrere Materialien der Gruppe umfassend Polyetherimid (PEI), Polyethersulfon (PES), Polyphenylensulfid (PPS) und Polyamidimid (PAI) umfassen.
Viele verschiedene Arten von Halbleitervorrichtungen können ausgelegt sein, die Chipelektrode 20, 40, wie sie hierin beschrieben wird, zu verwenden. Zum Beispiel kann eine Halbleitervorrichtung gemäß der Offenbarung z. B. eine Leistungsversorgung, ein DC-DC-Wandler, ein AC-DC-Wandler, ein Leistungsverstärker und viele andere Leistungsvorrichtungen oder Nicht-Leistungsvorrichtungen darstellen.
Ferner können die hierin beschriebenen Halbleitervorrichtungen in vielen verschiedenen Anwendungen verwendet werden, unter anderem in Kraftfahrzeuganwendungen, in denen eine große Vorrichtungsrobustheit benötigt wird.
Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken. Es ist deshalb beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.

Claims

Halbleitervorrichtung, umfassend: einen Halbleiterchip mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; und eine Chipelektrode, die auf der ersten Hauptoberfläche des Halbleiterchips angeordnet ist, wobei die Chipelektrode umfasst: eine erste Metallschicht, die ein erstes Metallmaterial, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt ist, umfasst; und eine zweite Metallschicht, die ein zweites Metallmaterial, das aus der Gruppe bestehend aus Cu und einer Cu-Legierung ausgewählt ist, umfasst, wobei die erste Metallschicht zwischen dem Halbleiterchip und der zweiten Metallschicht angeordnet ist.
Halbleitervorrichtung nach Anspruch 1, wobei die erste Metallschicht eine W-Legierungsschicht, insbesondere eine W(Ti)-Legierungsschicht, ist.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Metallschicht eine Metallegierung eines Basismetalls aus W, Cr, Ta oder Ti mit einem Basismetallanteil größer gleich 70 at% ist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die zweite Metallschicht eine Dicke größer gleich 6 μm, insbesondere 7 μm, aufweist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Metallschicht eine Dicke größer gleich 50 nm aufweist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Metallschicht eine Dicke kleiner gleich 500 nm aufweist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Metallschicht dazu ausgestaltet ist, die Chip-Durchbiegung zu reduzieren.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip ein Leistungschip und die Chipelektrode eine erste Lastelektrode des Halbleiterchips ist.
Halbleitervorrichtung nach Anspruch 8, wobei die erste Lastelektrode eine Fläche größer gleich 60% der ersten Hauptoberfläche abdeckt.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine weitere Chipelektrode, die auf der zweiten Hauptoberfläche des Halbleiterchips angeordnet ist, wobei die weitere Chipelektrode umfasst: eine dritte Metallschicht, die ein drittes Metallmaterial, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt ist, umfasst; und eine vierte Metallschicht, die ein viertes Metallmaterial, das aus der Gruppe bestehend aus Cu und einer Cu-Legierung ausgewählt ist, umfasst, wobei die dritte Metallschicht zwischen dem Halbleiterchip und der vierten Metallschicht angeordnet ist.
Halbleitervorrichtung nach Anspruch 10, wobei die vierte Metallschicht eine Dicke größer gleich 6 μm, insbesondere 7 μm, aufweist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: ein elektrisches Kontaktelement; und eine Lotverbindungsschicht, die das elektrische Kontaktelement an der Chipelektrode befestigt.
Halbleitervorrichtung nach Anspruch 12, wobei das Lotmaterial der Lotverbindungsschicht aus der Gruppe bestehend aus Sn und Sn-Legierungen, insbesondere Sn(Ag), Sn(Au), Sn(Zn), Sn(Sb), Sn(AgCu) und Sn(CuNiGe), ausgewählt ist.
Halbleitervorrichtung nach Anspruch 12, wobei das elektrische Kontaktelement ein Kontaktclip ist.
Halbleitervorrichtung nach Anspruch 14, ferner umfassend: einen Leadframe, wobei eine weitere Chipelektrode, die auf der zweiten Hauptoberfläche des Halbleiterchips angeordnet ist, auf dem Leadframe angebracht ist.
Halbleitervorrichtung nach Anspruch 15, ferner umfassend: ein elektrisch isolierendes Material, das einen Verkapselungskörper bildet, wobei das elektrisch isolierende Material den Halbleiterchip, den Kontaktclip und den Leadframe zumindest teilweise umgibt.
Verfahren zur Herstellung einer Chipelektrode auf einem Halbleiterchip, umfassend: Formen einer ersten Metallschicht, die ein erstes Metallmaterial, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt ist, umfasst, über mindestens einem Teil einer ersten Hauptoberfläche der Halbleiterchips; und Formen einer zweiten Metallschicht, die ein zweites Metallmaterial, das aus der Gruppe bestehend aus Cu und einer Cu-Legierung ausgewählt ist, umfasst, über mindestens einem Teil der ersten Metallschicht.
Verfahren nach Anspruch 17, wobei das Formen der ersten Metallschicht mittels Sputtern oder chemischer Gasphasenabscheidung durchgeführt wird.
Verfahren nach Anspruch 17 oder 18, wobei das Formen der zweiten Metallschicht mittels Sputtern, galvanischer Abscheidung oder stromloser Abscheidung durchgeführt wird.
Verfahren nach einem der Ansprüche 17 bis 19, wobei beim Formen der zweiten Metallschicht eine Dicke der zweiten Metallschicht von größer gleich 6 μm, insbesondere 7 μm, erreicht wird.
Verfahren zum Bonden eines elektrischen Kontaktelements auf einer Chipelektrode eines Halbleiterchips, wobei die Chipelektrode eine erste Metallschicht, die ein erstes Metallmaterial, das aus der Gruppe bestehend aus W, Cr, Ta, Ti und Metalllegierungen von W, Cr, Ta, Ti ausgewählt ist, umfasst, und eine zweite Metallschicht umfasst, die über der ersten Metallschicht liegt und ein zweites Metallmaterial, das aus der Gruppe bestehend aus Cu und einer Cu-Legierung ausgewählt ist, umfasst, wobei das Verfahren umfasst: Platzieren des Kontaktelements über der Chipelektrode, wobei eine Schicht aus Lotmaterial zwischen der Chipelektrode und dem Kontaktelement bereitgestellt wird; und Anwenden von Wärme auf die Schicht aus Lotmaterial um eine Lotverbindung zwischen der Chipelektrode und dem Kontaktelement herzustellen.
Verfahren nach Anspruch 21, wobei das Anwenden von Wärme das Platzieren des Halbleiterchips und des Kontaktelements in einem Reflow-Lötofen umfasst.
Verfahren nach Anspruch 22, wobei kein externer Druck auf das Kontaktelement und den Halbleiterchip angelegt wird, während diese im Reflow-Lötofen sind.