DE102013101258A1

DE102013101258A1 - Halbleiterbauelement unter Verwendung von Diffusionslöten

Info

Publication number: DE102013101258A1
Application number: DE102013101258A
Authority: DE
Inventors: Ralf Otremba; Fong LIM; Abdul Rahman Mohamed; Chooi Mei Chong; Ida Fischbach; Xaver Schloegl; Josef Hoeglauer; Jürgen Schredl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-02-08
Filing date: 2013-02-08
Publication date: 2013-08-08
Also published as: CN103247545A; US20130200532A1; US8975117B2

Abstract

Ein Verfahren beinhaltet das Bereitstellen eines Halbleiterchips mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche. Ein Halbleiterchip wird auf einem Träger platziert, wobei die erste Hauptoberfläche des Halbleiterchips dem Träger zugewandt ist. Eine erste Schicht aus Lotmaterial ist zwischen der ersten Hauptoberfläche und dem Träger vorgesehen. Ein Kontaktclip mit einem ersten Kontaktbereich wird auf dem Halbleiterchip platziert, wobei der erste Kontaktbereich der zweiten Hauptoberfläche des Halbleiterchips zugewandt ist. Eine zweite Schicht aus Lotmaterial ist zwischen dem ersten Kontaktbereich und der zweiten Hauptoberfläche vorgesehen. Danach wirkt Wärme auf die erste und zweite Schicht aus Lotmaterial ein, um Diffusionslötbondstellen zwischen dem Träger, dem Halbleiterchip und dem Kontaktclip auszubilden.

Description

Die vorliegende Erfindung betrifft die Technik des Montierens eines Halbleiterchips auf einem Träger und insbesondere Techniken des Diffusionslötens.
Halbleiterbauelementhersteller streben ständig danach, die Leistung ihrer Produkte zu steigern und dabei ihre Herstellungskosten zu senken. Ein kostenintensiver Bereich bei der Herstellung von Halbleiterbauelementen ist das Kapseln der Halbleiterchips. Wie dem Fachmann bewusst ist, werden integrierte Schaltungen auf Wafern hergestellt, die dann vereinzelt werden, um Halbleiterchips herzustellen. Danach können die Halbleiterchips auf elektrisch leitenden Trägern wie etwa Systemträgern montiert werden. Kapselungsverfahren, die bei geringen Kosten eine hohe Ausbeute liefern, sind erwünscht.
Eine der Erfindung zugrundeliegende Aufgabe kann darin gesehen werden, ein Verfahren zur Herstellung eines Halbleiterbauelements anzugeben, welches eine kostengünstige Herstellung des Halbleiterbauelements ermöglicht. Ferner zielt die Erfindung darauf ab, ein kostengünstig herstellbares Halbleiterbauelement zu schaffen.
Eine der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Ausführungsformen und Weiterbildungen sind Gegenstand der Unteransprüche.
Die Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen ergeben sich ohne Weiteres, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen einander entsprechende oder ähnliche Teile.
1A–1D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zum Montieren eines Halbleiterchips auf einem Träger;
2A–2C zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zum Montieren eines Halbleiterchips auf einem Träger und eines Kontaktclips auf dem Halbleiterchip;
3A–3C zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zum Montieren eines Halbleiterchips auf einem Träger und eines Kontaktclips auf dem Halbleiterchip und einer Zuleitung;
4 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines auf einem Träger montierten Halbleiterchips und eines an dem Halbleiterchip angebrachten Kontaktclips, wobei der Kontaktclip geneigt ist;
5A–5C zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zum Montieren eines Halbleiterchips auf einem Träger;
6A zeigt schematisch eine Draufsicht auf einen Systemträger gemäß einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements;
6B zeigt schematisch eine Querschnittsansicht entlang der Linie A-A' von 6A;
6C zeigt schematisch eine Querschnittsansicht entlang der Linie B-B' von 6A;
7A zeigt schematisch eine Querschnittsansicht entsprechend 6B nach dem Platzieren eines Halbleiterchips auf einem Systemträger gemäß einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements;
7B zeigt schematisch eine Draufsicht auf die Anordnung wie in 7A gezeigt;
8A zeigt schematisch eine Querschnittsansicht entsprechend 7A nach dem Abscheiden eines Lotmaterials auf dem Halbleiterchip;
8B zeigt schematisch eine Draufsicht auf die Anordnung wie in 8A gezeigt;
9A zeigt schematisch eine Querschnittsansicht entsprechend 8A nach dem Platzieren eines Kontaktclips auf dem Halbleiterchip;
9B zeigt schematisch eine Draufsicht auf die Anordnung wie in 9A gezeigt;
9C zeigt schematisch eine Querschnittsansicht der Anordnung von 9A nach dem Einführen in einen Ofen und der Ausbildung von Diffusionslötverbindungen;
10 zeigt eine schematische Ansicht einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements unter Verwendung eines Tunnelofens; und
11 zeigt eine schematische Ansicht einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements unter Verwendung eines Chargenprozesses in einem Ofen.
In der folgenden ausführlichen Beschreibung wird beispielhaft auf die Zeichnungen Bezug genommen, in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung realisiert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Die Ausdrücke „gekoppelt“ und/oder „elektrisch gekoppelt“ sollen, wie sie in dieser Patentschrift verwendet werden, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischenliegende Elemente können zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein.
Unten werden Halbleiterchips enthaltende Bauelemente beschrieben. Insbesondere können Halbleiterchips mit einer vertikalen Struktur vorgesehen sein, das heißt, dass die Halbleiterchips derart hergestellt werden können, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur weist Elektroden auf seinen zwei Hauptoberflächen auf, d.h. auf seiner Oberseite und Unterseite.
Insbesondere können Leistungshalbleiterchips vorgesehen sein. Leistungshalbleiterchips können eine vertikale Struktur aufweisen. Die vertikalen Leistungshalbleiterchips können beispielsweise als Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), bipolare Leistungstransistoren oder Leistungsdioden ausgeführt sein. Beispielsweise können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial wie beispielsweise Si, SiC, SiGe, GaAs hergestellt zu sein und können zudem anorganische und/oder organische Materialien, die keine Halbleiter sind, enthalten. Die Halbleiterchips können von verschiedenen Arten sein und können durch verschiedene Technologien hergestellt werden.
Die Halbleiterchips können Kontaktpads (oder Elektroden oder Kontaktelemente) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen gestatten. Die Kontaktpads können eine oder mehrere Metallschichten enthalten, die auf das Halbleitermaterial der Halbleiterchips aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können beispielsweise in Form einer einen Bereich bedeckenden Schicht vorliegen. Als das Material kann ein beliebiges gewünschtes Metall verwendet werden, das eine Diffusionslötbondstelle bilden kann, beispielsweise Cu, Ni, NiSn, Au, Ag, Pt, Pd und eine Legierung aus einem oder mehreren dieser Metalle. Die Metallschichten brauchen nicht homogen oder aus nur einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
Lotmaterial kann aufgebracht werden, um den Halbleiterchip elektrisch und mechanisch mit einem Träger und/oder einen Kontaktclip mit dem Halbleiterchip und/oder den Kontaktclip mit einer Zuleitung des Trägers zu verbinden. Ein beliebiges Lotmaterial, das Diffusionslötbondstellen ausbilden kann, kann verwendet werden, beispielsweise Lotmaterial, das eines oder mehrere Materialien von Sn, SnAg, SnAu, In, InAg und InAu umfasst. Weiterhin kann das Lotmaterial frei von Pb sein.
Insbesondere kann, falls das Lotmaterial Sn umfasst, das Lotmaterial einen Sn-Gehalt größer als 80%, 90% oder sogar 95% umfassen. Das Lotmaterial kann auch einen Sn-Gehalt von 100% umfassen.
Das Lotmaterial kann Metallpartikel mit einem Durchmesser zwischen 1 und 30 mm, insbesondere zwischen 5 und 10 mm, umfassen.
Die 1A–1D zeigen schematisch ein Verfahren zum Montieren eines Halbleiterchips auf einem Träger gemäß einer Ausführungsform. 1A zeigt schematisch einen Träger 15. Der Träger 15 kann zum Beispiel ein Die-Pad eines Systemträgers, eine PCB (Printed Circuit Board-Platine), eine DCB (Direct Copper Bond), die ein Keramiksubstrat mit Kupferschichten auf ihrer oberen und unteren Oberfläche ist, usw. sein. Der Träger 15 besteht aus oder weist eine obere Oberfläche 14 bestehend aus einem beliebigen gewünschten Metall auf, das eine Diffusionslötbondstelle ausbilden kann, beispielsweise Cu, Ni, NiSn, Au, Ag, Pt, Pd oder eine Legierung aus einem oder mehreren dieser Metalle.
In 1B wird eine erste Schicht aus Lotmaterial 13 auf der oberen Oberfläche 14 des Trägers 15 abgeschieden. Die erste Schicht des Lotmaterials 13 kann aus einem beliebigen der oben erwähnten Lotmaterialien hergestellt werden.
Bei einer Ausführungsform wird die erste Schicht 13 aus Lotmaterial unter Verwendung eines Sputter-Prozesses abgeschieden. In diesem Fall wird die Abscheidungsrate auf einen derartigen Wert eingestellt, dass eine gewünschte Menge oder eine gewünschte Schichtdicke von abgeschiedenem Lotmaterial erhalten wird.
Bei einer Ausführungsform kann die erste Schicht 13 aus Lotmaterial durch einen elektrochemischen Abscheidungsprozess abgeschieden werden. Zu diesem Zweck wird eine Lotpartikel enthaltende Lösung auf dem Träger 15 aufgebracht und eine entsprechende Spannung wird zwischen dem Träger 15 und einer Referenzelektrode angelegt, sodass sich die Lotpartikel auf der oberen Oberfläche 14 des Trägers 15 abscheiden.
Bei einer Ausführungsform kann die erste Schicht 13 aus Lotmaterial durch Drucken oder Dispensieren einer Lotmaterialpaste auf der oberen Oberfläche 14 des Trägers 15 abgeschieden werden. Die Lotmaterialpaste kann Metallpartikel enthalten, wie oben erwähnt. Weiterhin kann sie ein Flussmaterial enthalten. Sie kann frei von jedem organischen Lösungsmittel sein, von dem in der Technik bekannt ist, dass es zum Trennen der Metallpartikel verwendet wird.
1C zeigt schematisch einen Halbleiterchip 10, der auf dem Träger 15 platziert ist, wobei eine erste Hauptoberfläche 11 des Halbleiterchips 10 dem Träger 15 zugewandt ist und eine zweite Hauptoberfläche 12 von dem Träger 15 abgewandt ist. Die erste Schicht 13 aus Lotmaterial ist zwischen der ersten Hauptoberfläche 11 des Halbleiterchips 10 und der oberen Oberfläche 14 des Trägers 15 angeordnet. Eine nicht gezeigte erste Chipelektrode kann an der ersten Hauptoberfläche 11 des Halbleiterchips 10 gegenüber der ersten Schicht 13 aus Lotmaterial und an diese angrenzend (anstoßend) angeordnet sein.
1D zeigt schematisch, dass das Lotmaterial auf eine Temperatur T erwärmt wird, um den Halbleiterchip 10 fest an dem Träger 15 zu befestigen. Das Erwärmen wird in einem Ofen 50 bewerkstelligt.
Bei einer Ausführungsform kann die durch den Ofen 50 auf das Lotmaterial einwirkende maximale Temperatur zum Beispiel zwischen 250°C und 350°C, insbesondere z.B. zwischen 270°C und 320°C, liegen.
Bei einer Ausführungsform beträgt die Verweilzeit, während der sich das Lotmaterial in dem Ofen befindet, zwischen 30 Sekunden und 300 Sekunden, insbesondere zwischen 60 s und 120 s. Bei einer Ausführungsform wird auf die in 1D gezeigte Anordnung während ihres Verweilens in dem Ofen 50 kein externer Druck ausgeübt. Das heißt, nur Schwerkraft steuert die Kraft oder den Druck, die oder der auf die erste Schicht 13 aus Lotmaterial ausgeübt wird, wenn sie in dem Ofen 50 der hohen Temperatur ausgesetzt ist.
Während des Verweilens in dem Ofen 50 verwandelt sich die erste Schicht 13 aus Lotmaterial in eine erste Diffusionslotbondstellenschicht 13a. Genauer beginnt das Lotmaterial bei einer Schmelztemperatur zu schmelzen. Beispielhaft weist Sn eine Schmelztemperatur von 232 °C auf. Das Lotmaterial wird einer Temperatur T ausgesetzt, die höher ist als die Schmelztemperatur des Lotmaterials. Eine intermetallische Phase wird in der ersten Schicht 13 aus Lotmaterial durch Diffusion ausgebildet. Am Ende der Verweilzeit im Ofen 50 hat sich alles Lotmaterial der ersten Schicht 13 vollständig verwandelt, das heißt, es ist vollständig in die intermetallische Phase übergegangen. Die auf diese Weise hergestellte erste Diffusionslötbondstellenschicht 13a besteht aus dieser intermetallischen Phase. Sie kann hohen Temperaturen standhalten, ist mechanisch hoch stabil und weist eine hohe elektrische und thermische Leitfähigkeit auf.
Es ist anzumerken, dass die Temperatur T und die Ofenverweilzeit auf der Basis der Dicke der herzustellenden ersten Diffusionslötbondstellenschicht 13a (d.h. der auf dem Träger 15 abgeschiedenen Lotmaterialmenge) und der zum Herstellen der intermetallischen Phase verwendeten Art von Metallmaterialien (d.h. das Metallmaterial an der oberen Oberfläche 14 des Trägers 15 und das Metallmaterial der Elektrode des Halbleiterchips 10) gewählt werden können. Bei einer Ausführungsform ist die Dicke der ersten Diffusionslötbondstellenschicht 13a kleiner oder gleich zum Beispiel 10 mm, insbesondere 5 mm. Weiterhin sind bei einer Ausführungsform die auf beiden Seiten der ersten Schicht 13 aus Lotmaterial zum Herstellen der intermetallischen Phase verwendeten Materialien das gleiche Material. In diesem Fall weisen die auf beiden Seiten der ersten Schicht 13 aus Lotmaterial während des Übergangs zu der ersten Diffusionslötbondstellenschicht 13a auftretenden Diffusionssprozesse die gleiche Diffusionsrate auf.
Die 2A–2C exemplifizieren Stadien eines Prozesses des Montierens eines Halbleiterchips 10 auf einem Träger 15 und eines Kontaktclips 25 auf dem Halbleiterchip 10. Aspekte des in Verbindung mit 2A–2C beschriebenen Prozesses können mit in der oben erwähnten Ausführungsform beschriebenen Prozessen kombiniert werden und umgekehrt.
Zuerst können die in Verbindung mit 1A–1C erwähnten Prozessschritte bewerkstelligt werden. Dann kann, beginnend mit der in 1C gezeigten Anordnung, eine zweite Schicht 16 aus Lotmaterial auf einer zweiten Hauptoberfläche 12 des Halbleiterchips 10 abgeschieden werden, wie in 2A gezeigt. Eine nicht gezeigte zweite Chipelektrode kann sich an der zweiten Hauptoberfläche 12 des Halbleiterchips 10 erstrecken, und die zweite Schicht 16 aus Lotmaterial kann auf dieser zweiten Chipelektrode platziert werden.
Das Lotmaterial der zweiten Schicht 16 aus Lotmaterial kann mit dem Lotmaterial der ersten Schicht 13 aus Lotmaterial identisch sein. Weiterhin können die gleichen Prozesse wie für das Aufbringen der ersten Schicht 13 aus Lotmaterial beschrieben zum Abscheiden der zweiten Schicht 16 aus Lotmaterial auf der zweiten Hauptoberfläche 12 des Halbleiterchips 10 verwendet werden. Es ist anzumerken, dass die erste Schicht 13 aus Lotmaterial beim Abscheiden der zweiten Schicht 16 aus Lotmaterial noch nicht in eine Diffusionslötbondstellenschicht 13a umgewandelt ist.
In 2B wird ein Kontaktclip 25 über dem Halbleiterchip 10 platziert. Der Kontaktclip 25 kann einen ersten Kontaktbereich 26 aufweisen. Der Kontaktclip 25 wird derart platziert, dass der erste Kontaktbereich 26 über der zweiten Schicht 16 aus Lotmaterial platziert wird. Der Kontaktclip 25 oder mindestens der erste Kontaktbereich 26 des Kontaktclips 25 kann aus einem beliebigen gewünschten Material bestehen, das eine Diffusionslötbondstelle ausbilden kann, beispielsweise Cu, Ni, NiSn, Au, Ag, Pt, Pd oder eine beliebige Legierung aus einem oder mehreren dieser Metalle.
Der Kontaktclip 25 kann eine Zuleitung sein, die mit einem Halbleiterbauelement verbindet oder einen externen Anschluss von diesem bildet. Beispielsweise kann der Kontaktclip 25 eine Zuleitung eines Systemträgers (Leadframe bzw. Leiterrahmen) sein, und der Träger 15 kann ein Die-Pad des Systemträgers (Leadframe) sein. Wie unten ausführlicher beschrieben wird, kann der Kontaktclip bei anderen Ausführungsformen ein leitendes Element sein, das zwischen der zweiten Chipelektrode und einem externen Anschluss (wie etwa z.B. einer Zuleitung eines Systemträgers) des Halbleiterbauelements überbrückt.
In 2C ist die in 2B gezeigte Anordnung in einen Ofen 50 eingeführt. In dem Ofen 50 werden das Lotmaterial der ersten Schicht 13 aus Lotmaterial und der zweiten Schicht 16 aus Lotmaterial auf die Temperatur T erwärmt. Der in 2C verwendete Ofenprozess kann der gleiche sein wie unter Bezugnahme auf 1D beschrieben, und es wird auf die entsprechende Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden. Insbesondere wird möglicherweise kein externer Druck auf die in 2C gezeigte Anordnung während ihres Verweilens im Ofen 50 ausgeübt, das heißt, die Kraft oder der Druck, die oder der auf die erste Schicht 13 aus Lotmaterial und auf die zweite Schicht 16 aus Lotmaterial einwirkt, wenn sie in dem Ofen 50 der hohen Temperatur ausgesetzt werden, wird nur durch Schwerkraft gesteuert.
Während des Verweilens in dem Ofen 50 verwandeln sich die erste Schicht 13 aus Lotmaterial und die zweite Schicht 16 aus Lotmaterial gleichzeitig in die erste Diffusionslötbondstellenschicht 13a bzw. eine zweite Diffusionslötbondstellenschicht 16a. Die ganze die erste Diffusionsbondstellenschicht 13a betreffende Offenbarung kann identisch für die zweite Diffusionsbondstellenschicht 16a gelten, und der Kürze halber wird auf die entsprechende Offenbarung Bezug genommen. Insbesondere können die gleichen Lotmaterialien für die erste Schicht 13 und die zweite Schicht 16 aus Lotmaterial verwendet werden, und die zweite Diffusionslötbondstellenschichten 16a können eine Dicke im gleichen Bereich aufweisen oder hinsichtlich der Dicke identisch mit der ersten Diffusionslötbondstellenschicht 13a sein.
Die 3A–3C exemplifizieren Stadien eines Prozesses zum Montieren eines Halbleiterchips 10 auf einem Träger 15 und eines Kontaktclips 25 auf dem Halbleiterchip 10. Aspekte von anderen hierin beschriebenen Ausführungsformen können mit dem in Verbindung mit 3A–3C beschriebenen Prozess kombiniert werden und umgekehrt.
In 3A ist eine Zuleitung 20 vorgesehen. Die Zuleitung 20 kann eine Zuleitung eines Systemträgers (Leadframe bzw. Leiterrahmen) sein, wobei in diesem Fall der Träger 15 ein Die-Pad des Systemträgers (Leadframe) sein kann. Eine dritte Schicht 12 aus Lotmaterial wurde auf einer oberen Oberfläche der Zuleitung 20 abgeschieden. Alle die erste und zweite Schicht 13, 16 aus Lotmaterial betreffenden Offenbarungen gelten ähnlich für die dritte Schicht 21 aus Lotmaterial. Insbesondere kann das Lotmaterial der dritten Schicht 21 aus Lotmaterial durch die gleichen Techniken wie oben beschrieben auf der Zuleitung 20 abgeschieden werden, und das Lotmaterial kann das gleiche sein, wie es in der ersten und zweiten Schicht 13, 16 aus Lotmaterial verwendet wird. Weiterhin kann die Dicke der dritten Schicht 21 aus Lotmaterial im gleichen Bereich liegen wie die Dicke der ersten bzw. zweiten Schicht 13, 16 aus Lotmaterial oder mit dieser identisch sein.
In 3B ist der Kontaktclip 25 auf dem Halbleiterchip 10 und der Zuleitung 20 platziert. Der Kontaktclip 25 weist einen zweiten Kontaktbereich 27 gegenüber der dritten Schicht 21 aus Lotmaterial und an diese angrenzend (anstoßend) auf. Der zweite Kontaktbereich 27 kann das oder die gleichen Materialien wie oben bezüglich des ersten Kontaktbereichs 26 erwähnt umfassen.
In 3C ist die in 3B gezeigte Anordnung in den Ofen 50 eingeführt. Die erste, zweite und dritte Schicht 13, 16 und 21 aus Lotmaterial werden auf die gleiche Weise erwärmt und im Ofen 50 verarbeitet, wie oben unter Bezugnahme auf 1D und 2C beschrieben. Wiederum wird insbesondere möglicherweise kein externer Druck auf die in 3C gezeigte Anordnung während des Verweilens im Ofen 50 ausgeübt, und eine Ofenverweilzeit wie oben erwähnt kann verwendet werden. Als Ergebnis werden die erste, zweite und dritte Diffusionslötbondstellenschichten 13a, 16a und 21a erzeugt. Der Kontaktclip 25 wird durch die zweite und dritte Diffusionslötbondstellenschicht 16a bzw. 21a fest an dem Halbleiterchip 10 und an der Zuleitung 20 befestigt. Alle Offenbarungen (z.B. Material, Dicke usw.) bezüglich der ersten und zweiten Diffusionslötbondstellenschicht 13a und 16a gelten äquivalent für die dritte Lötbondstellenschicht 21a, und der Kürze halber wird eine Wiederholung vermieden.
Wie in 4 gezeigt, kann der Kontaktclip 25 um einen bestimmten Neigungsabstand TD relativ zu einer durch die zweite Hauptoberfläche 12 des Halbleiterchips 10 definierten Ebene geneigt sein. Der Neigungsabstand TD ist durch die Dickendifferenz der zweiten Diffusionslötbondstellenschicht 16a bei Messung auf einer Seite am äußeren Ende des Kontaktclips 25 (d.h. linke Seite von 4) und bei Messung an einer gegenüberliegenden Seite (d.h. rechte Seite von 4) definiert. Bei einer Ausführungsform ist der Neigungsabstand TD kleiner oder gleich als zum Beispiel 10 mm, insbesondere 5 mm. Mit anderen Worten garantiert die geringe Dicke der zweiten Diffusionslötbondstellenschicht 16a, dass die maximale Neigung des Kontaktclips 25 auch auf kleine Werte begrenzt wird. Es ist anzumerken, dass der in 4 gezeigte Neigungsabstand gleichermaßen für die in 2A–2C gezeigte Ausführungsform und die in 3A–3C gezeigte Ausführungsform gilt.
Die 5A–5C zeigen schematisch und exemplifizieren ein Verfahren zum Montieren eines Halbleiterchips 10 auf einem Träger 15. Das in 5A–5C offenbarte Verfahren entspricht dem in Verbindung mit 1A–1D beschriebenen Verfahren mit der Ausnahme, dass die erste Schicht 13 aus Lotmaterial nicht vor dem Platzieren des Halbleiterchips 10 auf dem Träger auf dem Träger 15 abgeschieden wird, sondern auf der ersten Hauptoberfläche 11 des Halbleiterchips 10 (5A) abgeschieden wird, bevor der Halbleiterchip 10 zusammen mit der ersten Schicht 13 aus Lotmaterial auf dem Träger 15 platziert wird. Abgesehen von diesem Unterschied entspricht die in 5C gezeigte Anordnung der in 1C gezeigten Anordnung. Der Übergang der ersten Schicht 13 aus Lotmaterial zu der ersten Diffusionslötbondstellenschicht 13a wird in dem Ofen 50 durchgeführt und auf die gleiche Weise wie in Verbindung mit 1D beschrieben bewerkstelligt. Der Kürze halber wird auf die entsprechende Offenbarung Bezug genommen, um eine Wiederholung zu vermeiden.
Wenn analog zu dem in den 5A–5C gezeigten Verfahren ein Kontaktclip 25 auf dem Halbleiterchip 10 und (optional) der Zuleitung 20 platziert und daran angelötet wird, wie oben in Verbindung mit 2A–4 beschrieben, können die zweite Schicht 16 aus Lotmaterial und/oder die dritte Schicht 21 aus Lotmaterial zuerst auf dem Kontaktclip 25 abgeschieden werden, bevor der Kontaktclip 25 auf dem Halbleiterchip 10 und (optional) der Zuleitung 20 platziert wird. Wiederum kann mit der Ausnahme dieser Modifikation ein derartiges Verfahren zum Montieren eines Halbleiterchips 10 auf einem Träger 15 und eines Kontaktclips 25 auf dem Halbleiterchip 10 und (optional) der Zuleitung 20 auf die gleiche Weise wie oben beschrieben bewerkstelligt werden. Der Kürze halber entfällt eine Wiederholung.
Die 6A–9C exemplifizieren Stadien der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform. Die folgende Offenbarung ist in einigen Aspekten detaillierter als die Offenbarung der oben erwähnten Ausführungsformen. Es ist anzumerken, dass in Verbindung mit 6A–9C beschriebene Details mit den in den oben erwähnten Ausführungsformen beschriebenen Konzepten und Aspekten kombiniert werden können. Umgekehrt können bezüglich der oben erwähnten Ausführungsformen offenbarte Konzepte und Aspekte mit der Offenbarung der unter Bezugnahme auf 6A–9C erläuterten Ausführungsform kombiniert werden.
6A zeigt schematisch einen Systemträger (Leadframe bzw. Leiterrahmen) 100. Der Systemträger 100 ist in einer Draufsicht (6A), einer Querschnittsansicht entlang der Linie A-A‘ (6B) und einer Querschnittsansicht entlang der Linie B-B‘ (6C) gezeigt. Der Systemträger 100 kann ein Die-Pad 101, eine erste Zuleitung 102, eine zweite Zuleitung 103 und eine dritte Zuleitung 104 enthalten. Die Zuleitungen 102–104 stehen im Wesentlichen parallel von einer Seite des Die-Pad 101 hervor. Die zweite Zuleitung 103 kann mit einer Seite des Die-Pad 101 zusammenhängen. Das Die-Pad 101 und die Zuleitungen 102–104 können durch Haltestege verbunden sein, die der Klarheit halber in den Figuren nicht dargestellt sind. Wie in 6B und 6C gezeigt, können die Zuleitungen 102–104 optional in einer anderen Ebene als das Die-Pad 101 angeordnet sein, können aber alternativ auch in der gleichen Ebene angeordnet sein.
Bei einer Ausführungsform kann der Systemträger (Leadframe bzw. Leiterrahmen) 100 eine spezielle Implementierung des Trägers 15 und der Zuleitung 20 sein. Insbesondere kann das Die-Pad 101 dem Träger 15 und die erste Zuleitung 102 der Zuleitung 20 und umgekehrt entsprechen. Der Systemträger (Leadframe bzw. Leiterrahmen) 100 kann aus den oben erwähnten Materialien hergestellt sein. Der Systemträger 100 kann eine Dicke im Bereich von 100 µm bis 1 mm aufweisen oder sogar noch dicker sein. Der Systemträger (Leadframe bzw. Leiterrahmen) 100 kann durch Stanzen, Fräsen oder Prägen einer Metallplatte hergestellt worden sein.
7B zeigt schematisch einen Halbleiterchip 10, der ein Leistungshalbleiterchip ist und auf dem Die-Pad 101 platziert ist. Bei einer Ausführungsform können weitere Leistungshalbleiterchips auf dem gleichen Die-Pad 101 oder auf weiteren Die-Pads des Systemträgers 100, die in 7B nicht gezeigt sind, platziert werden.
Wie in 7A gezeigt, ist der Halbleiterchip 10 auf dem Die-Pad 101 so platziert, dass seine erste Hauptoberfläche 11 dem Die-Pad 101 zugewandt ist. Der Halbleiterchip 10 kann eine erste Elektrode 17 auf der ersten Hauptoberfläche 11 und eine zweite Elektrode 22 auf der zweiten Hauptoberfläche 12 aufweisen. Die erste und zweite Elektrode 17, 22 sind Lastelektroden. Weiterhin kann der Halbleiterchip 10 eine dritte Elektrode 18, wie in 7B gezeigt, auf seiner zweiten Hauptoberfläche 12 aufweisen. Die dritte Elektrode 18 kann eine Steuerelektrode sein. Die obere Oberfläche des Die-Pad 101 kann größer sein als die erste Hauptoberfläche 11 des Halbleiterchips 10.
Der Halbleiterchip 10 ist als ein Leistungstransistor, beispielsweise ein Leistungs-MOSFET, IGBT, JFET oder bipolarer Leistungstransistor oder eine Leistungsdiode konfiguriert. Im Fall eines Leistungs-MOSFET oder eines JFET ist die erste Elektrode 17 eine Drain-Elektrode, die zweite Elektrode 22 ist eine Source-Elektrode und die dritte Elektrode 18 ist eine Gate-Elektrode. Im Fall eines IGBT ist die erste Elektrode 17 eine Kollektorelektrode, die zweite Elektrode 22 ist eine Emitterelektrode und die dritte Elektrode 18 ist eine Gate-Elektrode. Im Fall eines bipolaren Leistungstransistors ist die erste Elektrode 17 eine Kollektorelektrode, die zweite Elektrode 22 ist eine Emitterelektrode und die dritte Elektrode 18 ist eine Basiselektrode. Im Fall einer Leistungsdiode sind die erste und zweite Elektrode 17, 22 Anode und Kathode, und es gibt keine dritte Elektrode. Während des Betriebs können zwischen der ersten und zweiten Elektrode 17, 22 Spannungen über 5, 50, 100, 500 oder 1000 V angelegt werden.
Wie in 7A gezeigt, wird vor dem Erwärmungsprozess eine erste Schicht 13 aus Lotmaterial zwischen der ersten Elektrode 17 und dem Die-Pad 101 angeordnet. Es wird auf die oben erwähnten Ausführungsformen Bezug genommen, um eine Wiederholung zu vermeiden.
Die 8A–8B zeigen schematisch eine zweite und dritte Schicht 16, 21 aus Lotmaterial, die mindestens auf Abschnitten der zweiten Elektrode 22 des Halbleiterchips 10 bzw. oberen Oberfläche der ersten Zuleitung 102 abgeschieden werden. Die zweite und dritte Schicht 16, 21 aus Lotmaterial werden abgeschieden, bevor die gelötete Verbindung zwischen dem Die-Pad 101 und dem Halbleiterchip 10 ausgebildet worden ist. Die zweite und dritte Schicht 16, 21 aus Lotmaterial werden unter Verwendung einer Druck-, Dispensier- oder irgendeiner anderen angebrachten Technik wie zuvor erwähnt abgeschieden. Die zweite und dritte Schicht 16, 21 aus Lotmaterial können eine Dicke aufweisen, die kleiner als oder gleich zum Beispiel 10 mm, insbesondere 5 mm, ist. Bei einer Ausführungsform können die zweite Elektrode 22 des Halbleiterchips 10 und/oder die obere Oberfläche der ersten Zuleitung 102 mit einer Schicht aus Nickel oder Kupfer oder irgendeinem anderen Metall oder irgendeiner anderen Metalllegierung wie oben erwähnt beschichtet werden, die die Herstellung einer gelöteten Verbindung in einem Diffusionslötprozess gestattet. Außerdem kann eine Schicht aus Silber oder Gold auf dieser Schicht abgeschieden werden, wobei die Schicht aus Silber oder Gold eine Dicke im Bereich von 10 bis 200 nm aufweist. Die Silber- oder Goldschicht verhindert eine Oxidation der Nickel- oder Kupferschicht (oder der Schicht aus irgendeinem anderen oben erwähnten Metall).
Die 9A–9B zeigen schematisch einen Kontaktclip 25, der über der erstem Zuleitung 102 und dem Halbleiterchip 10 platziert ist. Der Kontaktclip 25 weist einen ersten Kontaktbereich 26 auf, der der zweiten Elektrode 22 des Halbleiterchips 10 zugewandt ist, und einen zweiten Kontaktbereich 27, der der ersten Zuleitung 102 zugewandt ist.
Der Kontaktclip 25 kann aus einem Metall oder aus einer Metalllegierung wie oben erwähnt hergestellt werden. Die Gestalt des Kontaktclips 25 ist nicht auf irgendeine Größe oder geometrische Gestalt beschränkt. Der Kontaktclip 25 kann die Gestalt aufweisen, wie sie beispielhaft in 9B gezeigt ist, doch ist auch jede andere Gestalt möglich. Bei einer Ausführungsform weist der Kontaktclip 25 eine Dicke im Bereich von 100 bis 200 mm auf. Der Kontaktclip 25 kann durch Prägen, Stanzen, Pressen, Schneiden, Sägen, Fräsen oder irgendeine andere geeignete Technik hergestellt werden. Der erste und zweite Kontaktbereich 26, 27 können durch Prägen, Stanzen, Ätzen oder irgendeine andere geeignete Technik hergestellt werden. Sie können mit einer Schicht aus Nickel oder Kupfer oder irgendeinem anderen Metall oder irgendeiner anderen Metalllegierung wie oben erwähnt beschichtet werden, die das Herstellen einer gelöteten Verbindung in einem Diffusionslötprozess gestattet. Außerdem kann eine Schicht aus Silber oder Gold auf dieser Schicht abgeschieden werden, wobei die Schicht aus Silber oder Gold eine Dicke im Bereich von 10 bis 200 nm aufweist. Die Silber- oder Goldschicht verhindert eine Oxidation der Nickel- oder Kupferschicht (oder der Schicht aus irgendeinem anderen oben erwähnten Metall).
9C zeigt schematisch, dass die in 9A–9B gezeigte Anordnung in den Ofen 50 eingeführt wird und die Schichten 13, 16 und 21 aus Lotmaterial werden gleichzeitig auf eine Temperatur T erwärmt, um die Schichten 13, 16 und 21 aus Lotmaterial in jeweilige Diffusionslötbondstellenschichten 13a, 16a und 21a umzuwandeln. Der Ofenprozess kann wie oben beschrieben bewerkstelligt werden, insbesondere hinsichtlich externer Druckausübung (keine), Ofenverweilzeit, Temperatur, Lotmaterialien, Verfahren der Lotmaterialabscheidung und der Diffusionslötbondstellendicke.
10 zeigt einen Ofenprozess gemäß einer Ausführungsform. Die Träger 15 werden zusammen mit den Halbleiterchips 10 und optional Kontaktclips 25, wie z.B. in 1C, 2B, 3B, 5B und 9A–9B gezeigt, als Anordnungen X bezeichnet. Die Anordnungen X werden auf einem Förderer 31 platziert. Der Förderer 31 kann beispielsweise durch einen Schrittmotor angetrieben werden und bewegt die Anordnungen X in einer durch Pfeil P in 10 angezeigten Richtung. Nach der Platzierung der Anordnungen X auf dem Förderer 31 treten die Anordnungen X durch einen Tunnelofen 50_1 hindurch. In dem Tunnelofen 50_1 werden die Schichten 13, 16, 21 aus Lotmaterial Wärme ausgesetzt, um eine maximale Höchsttemperatur T zu erhalten. Die Verweilzeit der Anordnungen X in dem Tunnelofen 50_1 kann entweder durch die Geschwindigkeit des Förderers 31, falls ein kontinuierlicher Prozess verwendet wird (d.h. der Förderer 31 wird mit einer konstanten Geschwindigkeit angetrieben), oder durch ein Zeitintervall gesteuert werden, während dem der Förderer in einem intermittierenden Prozess angehalten wird, falls ein halbkontinuierlicher Prozess verwendet wird. Die Verweilzeit sollte groß genug sein, um eine vollständige Umwandlung von Lotmaterial in die intermetallische Phase zu gestatten und könnte zum Beispiel zwischen 30 s und 300 s oder insbesondere zwischen 60 s und 120 s liegen.
11 zeigt eine schematische Ansicht eines weiteren, für das Löten der Anordnungen X verwendeten Ofenprozesses. Hier werden die Anordnungen X in einem oder mehreren Magazinen 36 platziert. Danach werden das Magazin 36 und mögliche weitere Magazine 36 in einem Ofen 50_2 platziert oder in ihn eingebracht. Im Ofen 50_2 werden ähnlich zum Tunnelofen 50_1 die Schichten 13, 16, 21 aus Lotmaterial Wärme ausgesetzt, um eine maximale Temperatur T zu erhalten. Nach dem Verstreichen der Verweilzeit wie oben erwähnt werden das eine oder die mehreren Magazine 36 aus dem Ofen 50_2 entfernt.
Wenngleich hier spezielle Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten speziellen Ausführungsformen abdecken.

Claims

Verfahren, das umfasst: Bereitstellen eines Halbleiterchips mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; Platzieren des Halbleiterchips auf einem Träger, wobei die erste Hauptoberfläche des Halbleiterchips dem Träger zugewandt ist, wobei eine erste Schicht aus Lotmaterial zwischen der ersten Hauptoberfläche und dem Träger vorgesehen ist; Platzieren eines einen ersten Kontaktbereich umfassenden Kontaktclips auf dem Halbleiterchip, wobei der erste Kontaktbereich der zweiten Hauptoberfläche des Halbleiterchips zugewandt ist, wobei eine zweite Schicht aus Lotmaterial zwischen dem ersten Kontaktbereich und der zweiten Hauptoberfläche vorgesehen ist; und danach Einwirken von Wärme auf die erste und zweite Schicht aus Lotmaterial, um eine erste Diffusionslötbondstellenschicht aus der ersten Schicht aus Lotmaterial und eine zweite Diffusionslötbondstellenschicht aus der zweiten Schicht aus Lotmaterial auszubilden.
Verfahren nach Anspruch 1, wobei der Träger einen Systemträger umfasst.
Verfahren nach Anspruch 1 oder 2, wobei der Halbleiterchip einen Leistungshalbleiterchip umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Diffusionslötbondstellenschicht eine Dicke kleiner oder gleich 10 mm aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Einwirken von Wärme das Platzieren des Trägers, des Halbleiterchips und des Kontaktclips in einem Ofen umfasst.
Verfahren nach Anspruch 5, wobei kein externer Druck auf den Träger, den Halbleiterchip und den Kontaktclip, während sie sich im Ofen befinden, ausgeübt wird.
Verfahren nach Anspruch 5 oder 6, wobei eine durch den Ofen auf die erste und zweite Schicht aus Lotmaterial einwirkende maximale Temperatur zwischen 250°C und 350°C liegt.
Verfahren nach einem der Ansprüche 5 bis 7, wobei eine Verweilzeit, während der sich die erste und zweite Schicht aus Lotmaterial in dem Ofen befinden, zwischen 30 Sekunden und 300 Sekunden beträgt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Kontaktbereich des Kontaktclips und die zweite Hauptoberfläche des Halbleiterchips aus einem gleichen Metallmaterial bestehen.
Verfahren nach Anspruch 9, wobei das Metallmaterial Cu, Ni, NiSn, Au, Ag, Pt, Pd oder einer Legierung aus einem oder mehreren dieser Materialien ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Kontaktclip einen zweiten Kontaktbereich umfasst und der Träger eine Zuleitung umfasst, wobei das Verfahren weiterhin umfasst: beim Platzieren des Kontaktclips auf dem Halbleiterchip, Platzieren des zweiten Kontaktbereichs auf der Zuleitung, wobei eine dritte Schicht aus Lotmaterial zwischen dem zweiten Kontaktbereich und der Zuleitung vorgesehen ist.
Verfahren nach Anspruch 11, weiterhin umfassend: Einwirken von Wärme auf die dritte Schicht aus Lotmaterial, um gleichzeitig mit dem Einwirken von Wärme auf die erste und zweite Schicht aus Lotmaterial eine dritte Diffusionslötbondstellenschicht auszubilden.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und zweite Schicht aus Lotmaterial jeweils Metallpartikel mit einem Durchmesser zwischen 1 und 30 mm umfassen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei mindestens eine der ersten und zweiten Schichten aus Lotmaterial einen Sn-Gehalt größer als 80% aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei mindestens eine der ersten und zweiten Schichten aus Lotmaterial Sn, SnAg, SnAu, In, InAg oder InAu umfasst.
Verfahren, das umfasst: Bereitstellen eines Trägers; Aufbringen einer ersten Lotabscheidung auf dem Träger; Platzieren eines Halbleiterchips auf der ersten Lotabscheidung; Aufbringen einer zweiten Lotabscheidung auf dem Halbleiterchip; Platzieren eines Kontaktclips auf der zweiten Lotabscheidung; und danach Einwirken von Wärme auf die erste und zweite Lotabscheidung, um Diffusionslötbondstellen zwischen dem Träger, dem Halbleiterchip und dem Kontaktchip auszubilden.
Verfahren nach Anspruch 16, wobei das Einwirken von Wärme das Platzieren des Trägers, des Halbleiterchips und des Kontaktclips in einem Ofen umfasst.
Verfahren, das umfasst: Bereitstellen eines Halbleiterchips mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; Platzieren des Halbleiterchips auf einem Träger, wobei die erste Hauptoberfläche des Halbleiterchips dem Träger zugewandt ist, wobei eine erste Schicht aus Lotmaterial zwischen der ersten Hauptoberfläche und dem Träger vorgesehen ist; und Platzieren des Trägers und des Halbleiterchips in einen Ofen zum Einwirken von Wärme auf die erste Schicht aus Lotmaterial zum Ausbilden einer Diffusionslötbondstelle zwischen dem Träger und dem Halbleiterchip.
Verfahren nach Anspruch 18, wobei eine durch den Ofen auf die erste Schicht aus Lotmaterial einwirkende maximale Temperatur zwischen 250°C und 350°C liegt.
Verfahren nach Anspruch 18 oder 19, wobei eine Verweilzeit, während der sich die erste Schicht aus Lotmaterial in dem Ofen befindet, zwischen 30 Sekunden und 300 Sekunden beträgt.
Verfahren nach einem der Ansprüche 18 bis 20, wobei kein externer Druck auf den Träger und den Halbleiterchip, während sie sich im Ofen befinden, ausgeübt wird.
Halbleiterbauelement, das umfasst: einen Träger; einen auf dem Träger montierten Halbleiterchip; eine erste Lötbondstellenschicht zwischen dem Träger und dem Halbleiterchip; einen auf dem Halbleiterchip montierten Kontaktclip; und eine zweite Lötbondstellenschicht, die sich zwischen dem Halbleiterchip und dem Kontaktclip erstreckt, wobei die erste und die zweite Lötbondstellenschichten Diffusionslötbondstellen sind und die erste und die zweite Lötbondstellenschichten jeweils eine Dicke kleiner oder gleich 10 mm aufweisen.
Halbleiterbauelement nach Anspruch 22, wobei die Dicke der ersten und zweiten Lötbondstellenschichten kleiner oder gleich 5 mm ist.
Halbleiterbauelement nach Anspruch 22 oder 23, wobei mindestens eine der ersten und zweiten Lötbondstellenschichten einen Sn-Gehalt größer als 80% aufweist.
Halbleiterbauelement, das umfasst: einen Träger; einen auf dem Träger montierten Halbleiterchip; und eine erste Lötbondstellenschicht, die sich zwischen dem Träger und dem Halbleiterchip erstreckt, wobei die erste Lötbondstellenschicht eine Diffusionslötbondstelle ist und eine Dicke kleiner oder gleich 10 mm aufweist.