CN1299518A - 半导体封装及其倒装芯片接合法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims description 68
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 239000012298 atmosphere Substances 0.000 claims abstract description 36
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 119
- 229910052737 gold Inorganic materials 0.000 claims description 119
- 239000010931 gold Substances 0.000 claims description 119
- 238000005538 encapsulation Methods 0.000 claims description 38
- 229920005989 resin Polymers 0.000 claims description 29
- 239000011347 resin Substances 0.000 claims description 29
- 229910000679 solder Inorganic materials 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 27
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000004140 cleaning Methods 0.000 claims description 18
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 16
- 230000007246 mechanism Effects 0.000 claims description 15
- 230000010355 oscillation Effects 0.000 claims description 13
- 229910052786 argon Inorganic materials 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 230000013011 mating Effects 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000009991 scouring Methods 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 210000005069 ears Anatomy 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 18
- 239000003570 air Substances 0.000 description 17
- 238000003466 welding Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000000047 product Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000005304 joining Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 238000004382 potting Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000009434 installation Methods 0.000 description 4
- 238000011031 large-scale manufacturing process Methods 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000011160 research Methods 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000010339 dilation Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000033001 locomotion Effects 0.000 description 3
- 230000007774 longterm Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000001351 cycling effect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 238000010992 reflux Methods 0.000 description 2
- 241000218202 Coptis Species 0.000 description 1
- 235000002991 Coptis groenlandica Nutrition 0.000 description 1
- 208000034189 Sclerosis Diseases 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 239000005864 Sulphur Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000000172 allergic effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002493 microarray Methods 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000037452 priming Effects 0.000 description 1
- 238000013102 re-test Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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Abstract
半导体芯片和有机基板在湿气含量减少的气氛中通过已进行清洁处理的金突点接合在一起。根据本发明,使用直径不大于300μm、高度不小于50μm和高度/直径比不低于1/5的金突点以足够高的强度将半导体芯片和有机基板接合在一起,由此减少了应变。
Description
本发明涉及如LSI芯片等的半导体芯片安装在由有机材料形成的载体基板结构的半导体封装。
迄今为止,作为通过倒装芯片接合技术将半导体芯片连接到基板的方法,使用焊料突点的方法已公知为C4技术。根据该方法,焊料突点通过阻挡金属形成在芯片一侧铝电极焊盘上,同时焊料润湿性优良的镀金层提供到基板一侧连接端子上,在无助熔剂(fluxless)的非氧化气氛中回流焊料,将芯片接合到基板。当使用的基板为陶瓷基板时,基板用做气密封接,而当为有机基板时,已调节热膨胀系数的树脂-硅化合物填充在芯片和树脂之间,以增强焊接部分的可靠性。
另一方面,作为不使用焊料的金突点/金焊盘倒装芯片接合法,现在已知有热压焊法和热声焊法。热压焊的常规条件包括350℃的加热温度、150到250克/突点的载荷、以及芯片上的突点数量少于50。类似地,热声焊的常规条件包括200℃的加热温度、300克的载荷、芯片上有六个左右的突点。在这两种情况中,使用由陶瓷材料制成的载体基板。在热压焊中,可通过升高加热温度降低载荷,但仍需要150克/突点的载荷。在热声焊中,加热温度减少到200℃,但仍需要高达300克/突点的载荷。通过对在空气中得到有效的金/金接合进行的各种研究的结果发现的这些条件。较低的温度和较低的载荷条件不适用实际的产品装配,是由于接合变得不稳定。在以上提到的两种压力接合法中,金突点的压力接合形状提供了具有厚度为15到25μm和直径为150μm以上为常规尺寸的大部分挤压形的接合部分。
作为常规金突点/金焊盘连接方法,现在已知一种使用导电树脂作为介于其间的粘合剂加热进行压力接合的方法。根据该方法,在芯片和基板之间填充并固化树脂,由此得到预定的长期可靠性。
随着超细布线技术的发展,近期的LSI芯片的集成度变得越来越高,随着芯片上管脚数量的增加或随着芯片的缩小,焊盘间距显著变窄。当将这种芯片安装到封装时,常规的周边焊盘接合技术产生两个问题。即,在TAB和引线键合中,可键合的焊盘间距遇到40μm级别的极限。由于从芯片端子到封装的外部端子的布线不能以最短的路径进行,因此布线电感增加,使信号传输延迟,并降低了处理速度。
根据为解决以上提到问题提出的一个方法,芯片的电极端子排列在芯片的整个表面上。已在常规的大尺寸计算机领域中使用的焊料突点接合法(C4)可以解决以上的两个问题,当应用到半导体封装时,就焊接温度而言存在问题。特别是,在大尺寸计算机中,由于随后分层焊接的需要,使用高熔点焊料(95铅-5锡焊料熔点为300℃)焊接芯片。通常合适的焊接温度约50℃,高于使用的焊料熔点,所以当基板材料不使用陶瓷而是有机材料时,由于基板将会受热老化,所以不可能使用这种高温焊料。如果使用了固相温度在200℃到240℃范围内的焊料,那么将存在以下问题,在将半导体封装安装到布线板的低共熔焊接工艺中封装内的焊接部分的局部再次熔化并由于金属线断裂造成失效。由此,在半导体封装的内部连接中,必须实现耐热不低于250℃的连接,同时在不高于250℃低温接合。
作为适合该要求的接合方法,现已公知使用金突点的倒装芯片接合法。根据所述接合方法,具有高熔点并且接合能力优良的金形成突点形,通过加热或使用超声波在固相进行压力接合,由此产生低接合温度下的耐热接合部分。然而在常规的金突点接合法中,需要每突点300克的大接合载荷,在具有100到2,000个突点的芯片的实际情况中,施加到芯片的载荷达到30到600千克。随后,由挤压工具作用于芯片的局部接合点引起的破片或芯片龟裂导致严重的问题。根据经验,施加到芯片的最大载荷假定在约20到40千克的范围内,所以常规接合方法的实际应用很困难,除非以每突点20克到80克的接合载荷进行高度可靠的接合。如果在常规的热压接合法中升高接合温度,那么可以在低载荷条件下进行可靠的接合。然而,由于基板由有机材料形成,从避免热损伤的观点来看,即使是耐热的聚酰亚胺,加热温度也不能升高到250℃以上,使用环氧树脂不能超过200℃。在能以低加热温度和较低载荷进行可靠接合的热声接合法中,需要高超声能,以得到可靠的接合部分,由此产生超声振荡损坏芯片的问题。此外,热压接合和超声压力接合都在接合后提供了相当大的压扁突点形,所以当由于芯片缩小焊盘间距窄到200μm左右时,产生由于突点变形与相邻焊盘短路的问题。同时,在高约20μm时相邻突点之间的间距变为50μm左右,所以当填充树脂时,易于产生空隙,底填树脂的填充变得很困难,由此产生为封装体后可靠性变差的问题。
另一方面,使用金突点和导电树脂的方法在低加热温度和低接合载荷的接合条件下进行压力接合,所以可以减小突点变形地接合;此外,由于在连接工艺中芯片和基板之间预填充树脂之后进行该方法中的压力接合,因此可以装配出无空隙的优良封装。然而,当为导电树脂时,由于吸收湿气引起的立体膨胀使它的导电颗粒的接触状态变差,随着时间的推移阻值增加产生可靠性问题。
近来,作为减小封装成本的措施,提出了在晶片阶段进行组装成封装的芯片级封装。为了将封装安装到布线板,经常采用封装通过焊料球突点接合到布线板的封装结构。此时,为了减少封装的安装成本和确保可修理性,重要的是不需要用底填树脂加固焊接部分就可以确保可靠性。为此,需要采用在除焊接部分之外的其它部分中减轻热应变以防止热应变集中在焊接部分中的结构,其中由于硅芯片和布线板的热膨胀系数之间的差异产生热应变。由此,在BGA封装中,通常采用使用有机载体基板的结构。然而,由于载体基板和硅晶片之间的热膨胀差异,晶片状态接合到载体基板在晶片周围的接合区域中产生与晶片尺寸呈正比的大应变。引入的应变的数值正比于接合温度,反比于突点高度。在通过焊料进行的常规接合中,从将封装安装到布线板时耐焊接性的观点来看,封装组件中的焊接温度不可避免地变高,结果增加了应变的量值并降低了焊料强度。由于所述原因,当有关的工件接合后冷却到室温时,产生在晶片周围的焊接区域中引入大应变的问题。另一方面,在使用金突点的接合结构中,根据通过吸收分子的解吸附作用和界面扩散提高接合能力的观点,现有技术中可接合的加热温度为70℃以上。在不高于200℃的低温,金突点大的塑性变形对接合很必要。由此到目前为止,就高宽比(高度/直径比例)而言,压力接合后形状很难增加到1/5以上。特别是在不高于130℃的接合温度,高宽比为1/10以下,相当低。假设接合温度为70℃,可以使用图19中显示的结构模型如下粗略地计算接合产品的热应变。当晶片尺寸为8英寸时,在硅的热膨胀系数α=3×10-6/K和载带基板的热膨胀系数α=15×10-6/K之间差异的基础上,在晶片周围的突点接合区域中可以证实发生了0.060mm的偏移。所述偏移可以由突点的变形、基板的变形以及硅晶片的变形吸收。此时,可以由应力平衡粗略地计算硅晶片和载体基板占有的应变份额。这些部件的杨氏模量为硅:190GPa,金突点:88GPa,以及聚酰亚胺基板:9GPa。由于截面比值由每个部件的厚度和金突点的空间体积比确定,如果突点的高度假设为H,金突点垂直切力方向中的偏移为Δ,那么在两维模式中,突点拉伸方向中的主要应变(ε)表示为ε=((H2+Δ2)1/2=H)/H,突点高度和主要应变之间的关系由图20中显示的曲线表示。另一方面,金突点的伸长取决于材料,当通过电镀或球接合形成金突点时,伸长在3%到6%的范围内。当主要应变超过该值时,将发生金突点断裂。特别是,当接合温度为70℃时,即使具有足够突点接合强度的突点也要求50μm以上的突点高度,当接合温度为200℃时,需要突点高度为80μm以上。如果芯片或基板和金突点之间的接合强度很低,那么需要确保相当大的突点高度。因此,在金突点高度设置为最小高度,以不产生由接合后热收缩造成的金突点断裂时,即在70℃的接合温度为50μm,压力接合直径变为500μm以上;类似地,在200℃的接合温度和80μm的突点高度的条件下,压力接合直径变为400μm以上。由此,考虑压力接合直径和形状中的变化,很难将突点间距缩小到500μm以下。
本发明的一个目的是提供一种半导体封装,含有如超多管脚或高速LSI芯片等,能够实现大多数的芯片性能,并具有耐高温和高可靠性的内部连接。本发明的另一目的是提供一种芯片/基板倒装芯片接合方法和装置,能够实现低温工艺、大规模生产和高成品率,以获得以上所述的半导体封装。
本发明的再一目的是提供一种安装结构,当进行晶片级安装工艺时,晶片-有机载体基板接合之后,不会产生由于冷却工艺中的热应变对接合部分损伤的问题,并能减小突点间距,并提供一种低成本晶片级封装安装方法。
在根据本发明的半导体封装结构中,有机载体基板和半导体芯片相距50μm以上,在此状态中通过整个面上排列的金突点作为中间材料牢固地金属性地接合在一起,两者之间的空隙由树脂填充。在根据本发明的接合方法中,倒装芯片接合表面采用金/金的材料组成,所述接合表面的清洁度给定,就局部蒸汽压而言,在具有100Pa以下的湿气含量的干燥气氛中加热或擦洗或应用弱超声波振荡的条件下进行压力接合。所述接合方法可以提供根据本发明的上述半导体封装。
构成本发明基础的本发明人得到的研究结果将以下面稍微具体的方式引用。
通常,金的强度为14到25kg/mm2,且不经受工件硬化,所以它的疲劳寿命比焊料延长一个数量级以上,所以如果进行使用金突点的倒装芯片接合,那么使用的封装的温度循环可靠性将提高。然而,需要严重压扁金突点,否则不可能得到具有足够接合强度的可靠接合部分。因此,产生由接合载荷或超声波振荡引起的芯片损伤的问题以及由于芯片-基板的间隙变得太窄不能充分地填充树脂的问题。由此,很难在使用有机基板的半导体封装中应用金突点。另一方面,在如金和银等的贵金属的接合中,如果在超高真空中清洁金属表面,那么可以进行压力接合,同时使在正常温度和低载荷条件下突点的变形最小。然而,对于应用到半导体封装的大规模生产线,就搬运机构而言,存在在真空以及顺序相关的工艺中清洗之后芯片和基板的对准问题。由此,就大规模生产和制造成本而言,很难将接合方法应用到实际的产品。更具体地说,由于很难在真空中夹紧芯片和基板,如果使用可排空的材料构成,那么对准机构很昂贵,此外由于真空中高速操作易于使移动部件老化或卡住,导致装置的使用寿命缩短。如果存在能够在大气压力中进行并能够提供与真空中等效接合能力的任何接合方法,那么将可以解决以上提到的问题,易于搬运芯片和基板,并可以高速地操作各种机械部分。
基于这种思想,我们对清洁表面状态和接合状态进行了各种研究。图12示出了通过在空气和氮气气氛中100℃的加热温度下将金球超声焊到金淀积膜进行的接合结果。接合载荷为50克。在同一图中,沿横坐标轴绘制出超声输出,沿纵坐标绘制出接合强度为16克以上的比例。在两种气氛中,这里显示的接合结果绘制出了不处理金膜表面的情况和已由离子辐射清洗的情况。在清洁表面条件和氮气气氛中,提供100%成功接合的超声输出为0mW;即,可以仅施加载荷完成接合。在氮气中,即使不清洗在1.4mW可达到100%。与之相比,在空气中,即使表面清洗后在15mW可以得到100%成功接合,如果不进行清洗,需要151mW的载荷。换句话说,在氮气中未清洁表面的接合比空气中清洁表面的接合能力优良。图13示出了通过俄歇分析检查表面污染程度的结果。当为未处理样品时,已知有机污物或硫沾污,并且表面上的金浓度低到33atom%。与此相比,已进行表面清洁处理的样品比未处理样品的污染程度低,即使暴露到氮气或大气,表面上的金浓度为55到61atom%的高浓度。由此,在金/金接合中,不仅确定其接合能力的表面污染程度,而且大气气体的影响也很显著。
接下来,因此为了研究大气气体如何影响接合能力,分析含在大气中的各气体,并研究除氮气之外含在其中的其它气体对接合能力的影响。图14示出了大气(空气)的气体成分。假设氧气和湿气为影响接合能力的气体。因此,我们准备了含有这种气体的气氛,在其内进行接合并比较接合能力。图15示出了在含有氧气或湿气的氩气气氛中进行的接合、在空气中进行的接合以及在氮气气氛中进行接合的结果。在同一图中,阴影区域表示提供了100%成功接合的超声波输出区域。可以看出氧气对接合能力没有影响,而湿气对其影响很坏。图16示出了使用的大气气体中的湿气含量和提供100%成功接合的最小超声波输出之间的关系。可以清楚地辨认出两者之间的相互关系,可以看出湿气含量从0.03到0.1vol%接合能力突然变坏。即,如果使用的气氛中湿气含量在0.03到0.1vol%的范围内,那么通过进行表面清洁处理以及分别为100℃和50克的低温和低载荷条件下,金球和金焊盘可以接合在一起达到16克以上的接合强度。从这些结果中可以看出在金接合中控制使用的接合气氛中的湿气含量很重要。如果湿气控制得合适,通过清洗金接合表面由此使它的金浓度变为20atom%以上,可以得到足够的接合强度。
如果应用该结果,在控制湿气的气氛中将表面清洁处理和接合方法接合,那么形成有金突点的芯片可以接合到高强度的有机基板的金焊盘或金突点上,同时可以防止在不高于每突点50克和100℃到200℃的接合温度的条件下突点变形。换句话说,通过在控制的气氛中应用表面清洁和金突点/金焊盘接合方法,可以封装超-多-管脚或高速LSI芯片,并实现大多数的芯片性能;此外,可以实现接合部分具有长期可靠性的封装结构。而且,可以大批量和高成品率地组装这种半导体封装。
根据该方法组装半导体封装并进行可靠性试验,结果显示在图17和18中。图17示出了金突点高度不同、芯片尺寸在5到10mm2的封装的温度循环试验的结果。显然突点高度和断裂寿命彼此相关,当突点高度约50μm以上时,寿命超过1,000次的实际要求寿命。图18示出了重复焊料回流时突点接合强度和发生断裂比例之间关系的结果。当突点强度为20克时,可以看出发生了断裂,虽然它的可能性很小。由此,从封装可靠性的观点来看,希望突点高度为50μm以上,突点强度为30克以上。
下面介绍晶片级载体基板的接合。通过采用根据本发明的接合方法,可以在70℃到100℃以图21所示的很小压扁比例进行接合。在图19所示的模型条件中,硅晶片和载体基板之间的应变约60μm,所述突点高度与主要应变之间的关系显示在图20中。如果接合温度和突点高度分别设置在70℃和50μm,那么主要应变变为约3%,引入13到20kg/mm2的应力。如果金突点的接合界面强度低于该值,那么在界面将发生断裂,由此需要得到足够高的接合强度。在现有技术中,不能得到足够的接合强度,除非突点断裂比例增加到50%以上,所以需要420μm的突点直径以得到50μm的突点高度,由此很难实现500μm以下的间距。但如果采用在干燥气氛中清洁的表面上进行的接合方法,那么可以22%的挤压比例和0.52的高宽比进行接合,由此可以在100μm的压力接合直径实现50μm的突点高度。即,可以进行200μm间距的接合。相反,通过将突点直径和突点高度分别设置为200μm和100μm,可以将应变减小到0.3%,突点内引入的应力为2.6kg/mm2,由此将变形抑制到变形的弹性范围,不必担心对接合部分的损伤。
在以上研究的基础上,完成了与接合方法相关的本发明,其中考虑了金表面的清洁和接合气氛中的湿气量,如后面将详细介绍的。通过根据本发明的接合方法得到以下新颖的半导体封装。
1)一种半导体封装,其中半导体芯片的电极端子和有机基板的内部连接端子通过直径为300μm以下、高度50μm以下和高度/直径比为1/5以上的金突点接合在一起。
2)一种半导体封装,其中半导体芯片的多个电极端子和以与那些电极端子尺寸相同的方式排列在有机基板上的多个内部连接端子通过金突点相互连接,由190℃以上液相温度的焊料突点构成有机基板的多个外部连接端子。
3)一种半导体封装,其中半导体芯片和有机基板上的多个内部连接端子通过间距为400μm以下的金突点倒装芯片接合,通过狭缝分开有机基板上的外部连接端子的区域和内部连接端子区域,外部和内部连接端子通过延伸穿过狭缝的金属丝相互连接。
4)一种半导体封装,其中半导体芯片和有机基板上整个区域上排列的多个内部连接端子以面朝下的方式通过金突点相互接合,内部连接端子的区域和外部连接端子的区域在突起的表面上相互重叠。
5)一种半导体封装,其中具有电极端子并以1mm以下的间隔排列的多个半导体芯片和有机基板上的多个内部连接端子通过金突点相互连接,由190℃以上液相温度的焊料突点构成有机基板的外部连接端子。
在以上的每个半导体封装中,优选树脂填充在半导体芯片和有机基板之间。
图1示出了根据本发明的半导体封装结构的剖面图的一个例子。
图2A和2B示出了金突点形状。
图3示出根据本发明的半导体封装结构的剖面图的另一个例子。
图4示出根据本发明的半导体封装结构的剖面图的又一个例子。
图5为在图4的半导体封装中使用的有机载体基板的平面图。
图6示出了根据本发明的多端部半导体封装结构的剖面图的一个例子。
图7示出了根据本发明的芯片-载体基板接合方法采用的接合工序的一个例子。
图8示出了用于实现图7所示接合方法的系统结构的一个例子。
图9示出了根据本发明的芯片-载体基板接合方法采用的接合工序的另一个例子。
图10示出了用于实现图9所示接合方法的系统构成的一个例子。
图11示出了用于图10中所示预处理室和接合室的系统构成的一个例子。
图12示出了氮气的接合气氛和空气的接合气氛如何影响接合结果的测试结果。
图13示出了表示接合表面污染程度的俄歇分析结果。
图14示出了空气气氛的气体成分。
图15示出了各种接合气氛如何影响接合结果的试验结果。
图16示出了接合气氛的湿气含量如何影响接合结果的试验结果。
图17示出对根据本发明的半导体封装进行温度循环测试的结果。
图18示出了对根据本发明的半导体封装进行的焊料回流重复测试的结果。
图19示出了半导体封装的模型。
图20示出了突点的高度与应变关系。
图21示出了挤压的比例与接合强度的关系。
下面参考附图详细地介绍本发明的各实施例。
图1示出了根据本发明的半导体封装结构的剖面图。在同一图中,金突点7通过球焊接形成在半导体芯片1(下文称做“芯片1”)的铝或金电极焊盘2上。有机载体基板包括有机绝缘板3、形成在有机绝缘板3一个表面上的内部连接端子4、形成在与有机绝缘板3的表面侧相对的表面上的外部连接端子5、以及覆盖外部连接端子5周围绝缘板表面的镀敷抗蚀剂6。通过腐蚀铜镀层或铜箔方法形成内部和外部连接端子4和5。这些端子通过在有机基板3中形成的通孔和布线电连接这些端子,镀镍或钯作为底涂层之后电镀它们的最外表面。以下面的方式进行封装的装配。金突点8通过球焊接形成在载体基板的内部连接端子4上,然后与芯片1的金突点6对准,以便金突点相互接触,将周围的气氛抽空到1Pa以下,之后加热到150℃到250℃以进行压力接合。施加的载荷为30到80克/突点,在接合工件期间进行位移量控制,以防止突点被过度挤压。
图2A和2B示出了通过球焊接形成的金突点的初始形状,其中通过适当地选择卸放和接合条件以及毛细工具的形状得到图2A的芯片一侧球突点形状,由此压力接合直径Dc为110±10μm,毛细工具的端面接触的台肩高度Hc为25±5μm,每个突点的中心膨胀部分的直径Dh为50μm,该部分的高度Hh为50±10μm。就剪切强度而言,得到80g以上的接合强度。另一方面,通过使球变形小于芯片一侧的球变形并采用高于芯片一侧的台肩高度Hk40±10μm得到图2B的基板一侧球突点形状。在所述球接合中,在接合之前对基板的接合端子表面进行溅射清洁,以提高接合能力。就剪切强度而言,得到50g以上的接合强度。突点压力接合在一起,同时通过控制位移量控制要挤压的突点量,以便突点在各中心膨胀部分处相互金属性地接合。在接合得到的突点列中,图中垂直地相邻的突点之间的接合界面部分为收缩最多的部分。此外就强度而言,接合的界面部分最低。对于压力接合之后芯片和基板之间的高度H,可以得到约70±10μm的高度H。此后,将压力接合的产品取出放入空气中,在基板上形成堵封条19,然后灌入流动性优良的树脂9并固化,最后焊料突点10形成在外连接端子上以完成封装。
通过本实施例可以得到以下效果。1)由于芯片的铝电极焊盘和有机载体基板的内部连接端子通过倒装芯片接合法相互连接,因此焊盘可以大面积地排列,焊盘间距可以适中,即使是多管脚LSI芯片,由此可使芯片安装到半导体封装上。2)由于芯片和有机载体基板以最短的距离相互电连接的结构,因此可以构成高传输速度的封装,封装可以实现高速处理LSI芯片的大多数性能。3)由于芯片-基板接合距离为50μm以上,所以在每个金突点列中引入的应变减小。4)由于芯片和基板之间热膨胀差异引入的应变被金突点列的中心部分吸收的结构,因此高应力不会施加到最弱的铝焊盘/金突点接合界面。5)金比焊料的强度高并且疲劳寿命长,因此封装中接合部分的温度循环寿命长。6)当封装安装到印刷电路板上时,大的热应变不会在接合两者的焊料突点上发展,是由于外部连接端子形成在与布线板有相同热膨胀系数的有机载体基板上。7)由于以上3)到6)的效果,封装中的内部和外部接合部分的温度循环可靠性变得极高。此外,通过采用新的接合/组装工艺,可以在小接合载荷条件下进行高强度的接合,所以在接合工艺中芯片损坏的可能性降低,并可以实现能够提供高成品率的安装工艺。即,超-多-管脚高速LSI芯片可以安装到高可靠性的半导体封装,提供了高成品率,同时不使性能变坏。
此外,根据本实施例,由于在芯片突出区域和以面朝下的方式完成连接,因此多个芯片可以相邻地安装。因此,在多芯片封装中,封装尺寸可以显著减小。此外,由于封装内接合部分的耐热性与根据常规金线键合技术的封装耐热性相同,因此可以采用与现有技术中相同的焊料回流工艺将封装安装到布线板。
图3示出了根据本发明的半导体封装结构剖面图的另一个例子。在同一图中,对于有机载体基板,使用带形基板,包括具有开口的聚酰亚胺带13和组合的内-外连接端子14,端子14已进行了构图,每个都由相同铜岛的表面和背面形成。在每个连接端子的每一侧,施加镀镍层作为底层,施加镀金层作为最外表面。在开口侧内部连接端子上形成金突点16,金突点16接合到形成在LSI芯片11的铝或金电极12的金突点15上。以下面的方式进行金突点接合。首先,通过氩溅射清洁基板一侧金突点表面,基板送入密封没有暴露到空气的接合室内,接合室保持在干燥的气氛中,蒸汽分压不高于100Pa。在真空室内加热形成有金突点的芯片,吸收水,然后送入接合室内。在接合室中,基板一侧上的金突点和芯片一侧上的金突点相互对准,芯片面朝下地安装在基板上,之后使用接合工具从芯片一侧施加热和压力,通过以幅值为510μm擦洗几次或超声振荡进行接合。此时,通过控制变形,可以防止金突点被过度挤压,确保50μm以上的芯片-基板间隙。在芯片和基板之间的间隙中填充树脂17并固化,此后不需要引线并且液相温度为190℃到230℃的焊料突点18形成在基板的外部连接端子。将所述封装设计成芯片和基板有相同的尺寸。
根据所述实施例,由于与图1实施例的相同原因,超高速处理的LSI芯片可以安装到小尺寸的封装,同时其特性不变差。此外,还可以得到当封装安装到布线板的同时,封装的内和外接合部分的长期可靠性变得极高的效果。也可以得到多芯片封装的尺寸很大程度地减小的效果。
此外,在本实施例中,芯片的尺寸和载带基板的尺寸相同,突起表面上的所以接合部分都容纳在芯片表面内。因此,如果多个具有金突点的半导体集成电路器件(即,LSI)形成在单个硅晶片上并且所述晶片安装在带有图形用于多个封装形成其上的载带基板,在形成焊料突点之后在最后的工艺中通过切割分离,然后可以每次组装多个芯片尺寸的封装,因此可以极大地减少制造成本。详细的制造方法与图1
实施例中的相同。
本实施例适合于管脚数量不大于200的情况。
图4示出了根据本发明的半导体封装结构的剖面图的另一例子,图5为图4中使用的有机载体基板的平面图。有机载体基板为载带基板,包括聚酰亚胺带23和接合在带上腐蚀的铜箔图形。聚酰亚胺带有一个外部连接端子部分和沿内部连接端子区域24和外部连接端子区域25之间的界限形成的开口。开口形成为狭缝29,每个狭缝的尺寸能使内部连接区域中的带应变不传递到外部连接区域。铜箔图形包括内部和外部连接端子26和27以及穿过狭缝29的布线部分28。在载带基板上镀金的内部连接端子26和形成在芯片21的电极端子22上的金突点30金属性地相互接合。根据这里采用的接合方法,首先通过用氩离子溅射清洁载带基板上的内部连接端子的表面,然后芯片安装在基板上,同时在蒸汽分压不高于100Pa的干燥气氛中定位,之后通过加热将整个温度升高到200℃,通过从芯片一侧施加压力和超声振荡进行压力接合。热膨胀系数等于其上安装封装的布线板热膨胀系数的加强板31用粘结剂32粘贴到芯片安装侧外部连接端子区域中。在芯片和基板之间灌入有高度流动性的树脂33并固化。当灌入树脂时,使用备用构件防止树脂从狭缝部分29漏出,狭缝部分也填充要固化的树脂。由此,用树脂覆盖和保护穿过狭缝的布线。
根据本实施例,通过倒装芯片接合法,使用具有长疲劳寿命和高耐环境性的高熔点材料,具有和电极端子数量相同的150以上管脚的超多管脚LSI芯片可以安全地接合到载带基板的端子。因此,超多管脚和超高速处理的LSI芯片可以低成本地组装成塑料封装,并且在布线板上的安装状态中可靠性很高。当根据本实施例的封装安装到布线板上时,通过狭缝部分可以断开芯片和载体基板之间热膨胀差异引入的热应变,外部连接端子区域的热膨胀系数变得近似等于布线板的热膨胀系数。因此,在焊料突点连接中不会形成大的热应力,焊料突点连接的温度循环寿命变得很长。
图6示出了根据本发明的多芯片封装结构剖面图的一个例子,其中多个芯片以1mm以下的间隔相互靠近地排列。在同一图中,内部连接端子44、外部连接端子45以及布线图形形成在组件基板43的两个表面上。厚的镍镀层47作为底层施加到内部连接端子,金镀层48施加到底层上形成金突点。在芯片41的铝电极焊盘42上通过引线键合法形成金栓柱突点46。基板一侧上的金突点和芯片一侧上的金突点以下面的方式接合在一起。通过溅射清洁基板一侧上的金突点的表面,然后如此清洗的金突点送入密封没有暴露到空气的接合室内并填充干燥的大气气体,同时在真空中热处理芯片一侧的金突点,以除去吸收的水和有机物,然后对准两种突点,彼此相对,通过施加热、压力和清洗振荡接合在一起。多个芯片接合到组件基板,树脂49填充在芯片和基板之间。在组件基板的背面形成液相温度为190℃以上的焊料突点50用于连接母板。作为外部连接机构,可以采用焊料突点由引线端替代且引线端焊接到母板的结构。
在本实施例中,由于组件基板-芯片连接部分为非常坚固的金突点相互金属性地接合,因此内部连接的温度循环可靠性很高,当焊接到母板时,由于结合部分耐热,所以对加热温度没有限制。此外,各芯片可以相邻芯片相互接触的程度彼此靠近地安装在组件基板上,由此可使组件尺寸减少到最小。
图7示出了根据本发明的结合方法中采用的接合工序。通过球金属线焊接方法形成的金突点作为突点材料金纯度很高并且很软,因此就在倒装芯片接合之前的一个步骤中形成。由于该原因,突点表面的清洁程度很高。因此,可以省略了两种突点的表面清洁处理。在大气压力中各芯片安装到载体基板上,同时对准,然后在该状态中,将环境气氛抽空到100Pa以下,之后加热,吸收在突点表面上吸收的湿气和有机物,进行压力接合。此时,如果以几μm到十几μm的幅值进行几次擦洗并加压或施加超声振荡,可以容易地提高结合强度。在空气中进行各芯片的定位,同时将基板和各芯片固定到接合系统。定位之后,使用压紧夹具将每突点几克以下的载荷施加到每个芯片。这样做可以防止加压期间芯片和基板之间的位移,使接合区域尽可能地暴露到真空气氛,由此吸收已吸收的物质。结合之后,将带芯片的基板取出放入空气中,液体树脂渗透在芯片和基板之间,然后除去空气气泡之后,通过加热固化树脂。此后,助焊剂涂敷到载体基板背面上的镀金外部连接端子上,焊料球安装其上,通过加热回流焊料形成焊料突点。当使用单个基板组装多个封装时,将切断各封装的切割步骤作为最后的步骤。现在完成了组装工艺。
图8示出了实现图7中接合方法的接合系统构成的一个例子。在图8中,用于抽真空的上室54和下室51通过O形环61相互紧密接触。用于压紧芯片68的组合压紧夹具和真空法兰盘55通过波纹管56以密封的方式与上室54的中心部分成一体。在法兰盘上设置有固定到支撑臂53的圆筒62,圆筒62的活塞75固定到法兰盘以控制法兰盘的垂直运动。上室可以独立于法拉盘的运动上和下移动,并通过固定到支撑臂的驱动机构63控制。上室和法兰盘的相对移动距离设计为20mm以上。根据该结构,当通过法兰盘向半导体芯片68施加低载荷时,上室上拉,由此使位置检查照相机插入到室内。提供和固定半导体芯片68和载体基板700接触金突点69和金焊盘71的加热台57的内部提供有加热器60,还提供有稍微向右和向左驱动加热台的台驱动机构59。加热台借助轴承58支撑,用于支撑加热台的运动和承受接合载荷。将要抽真空的空间尺寸设计为允许其内接收芯片和基板的最小尺寸,选择真空泵64,以便抽空到10-2乇以下需要的时间不长于20秒。使用氮气作为漏气,将室压力释放到大气压。
由于本实施例为接合机构设置在真空室之外并且仅可以排空接合样品周围的结构,所以很大程度上缩短了从在大气压中定位直到得到接合需要的真空气氛需要的时间,包括基板-芯片对准→抽真空→压力接合→泄漏到空气的一个接合工艺可以在一分钟之内完成,由此将根据本发明的结合方法应用到大规模生产。此外,由于可以在压力接合步骤中从基板一侧进行几μm左右的清洗,因此可以低载荷地增强结合强度,因而还可以减少芯片损伤的可能性。
图9示出了在根据本发明的结合方法中使用的另一接合工序。如果通过电镀形成的金焊盘或金突点厚于几μm,那么成本增加,所以需要形成的厚度不大于1μm。另一方面,如果镀金层很薄,那么金焊盘的变应变得很小,因此表面污染程度对接合的影响很大。因此在示出的工序中,通过溅射清洁进行基板一侧金焊盘的表面清洁处理和在真空中热处理芯片一侧金突点表面仅除去吸收的水。进行两种处理之后,将部件送入密封的室内,气体压力为5×103到2×105Pa以上,在与大气不接触状态蒸汽分压为100Pa以下的干燥空气气氛中,或主要由N2或Ar组成的气体气氛中,基板放置在加热台上,同时通过负压吸引芯片被夹在压紧夹具上,然后基板和芯片相互对准并在擦洗或超声振荡下进行压力接合。当使用的基板由对应于多个封装的图形组成时,连续地送入各芯片进行接合。接合之后,如此得到的组件取出到大气中,然后在芯片和基板之间填充树脂并固化,在基板一侧外部连接端子上形成焊料突点,之后切成多个封装。现在完成了组装工作。
图10示出了实现图9中的结合方法的接合系统构成的一个例子。该结合系统基本上包括清洁基板的焊盘表面的预处理室81;在真空中热处理半导体芯片并将其提供到要介绍的接合室的芯片提供室83;使基板和芯片相互对准并加热和加压及擦洗或超声波振荡的条件下接合两者的接合室82;从接合室中取出带有芯片基板的基板卸载室86;向预处理室、接合室、芯片提供室、和基板卸载室提供干燥气体的干燥气体提供结构85,每个室都气密密封;排空每个室的排气系统84;以及将基板提供到预处理室的基板提供机构87。这些室通过阀门88、89以及90相互连接,基板或芯片传送穿过这些室。作为干燥气体,可以使用无论氧化气体或非氧化气体的任何气体,只要蒸汽分压不高于100Pa。例如空气、氮气和氩气。
图11示出了图10中预处理室和接合室构成的一个例子。在预处理室10中提供了用氩离子溅射载体基板129的机构。通过绝缘构件108与系统电绝缘的方式设置阴极电极107。在阴极电极107上设置与地电位相同电位的阳极电极106。基板固定在阴极电极上并排空室内部之后,引入氩气,用放在其上的直流部件从高频发生器109向电极之间施加高频电压,在电极之间产生辉光放电。此时,氩气电离并通过DC电压部件朝向基板加速,由此物理地腐蚀并清洁基板表面。清洁之后,引入氮气直到与下一接合室116中的气体压力相同。在接合室中安装基板传送机构127,包括照相机的对准结构125、照相机的驱动系统126、XY移动台124以及控制器123,接合结构包括加压机构118、支撑臂121、超声波振荡机构119、接合工具120和控制器122、以及将芯片131传送到接合工具的芯片提供结构(未示出)。一旦排空接合室,系统开始工作,干燥的氮气引入其中直到接近大气压,保持室的内部为干燥气氛和大气压。基板130安装在引入加热机构的加热台128上。通过负压吸引芯片131被夹到接合工具。照相机嵌在芯片和基板之间,以检查芯片上的金突点位置和基板上的金突点位置,同时通过XY移动台进行对准,然后移动照相机之后,通过加压机构向下移动芯片,施加压力和超声波进行接合。
根据本实施例,即使作为基板一侧的内部连接端子的金焊盘被有机物或由于从底层向外扩散的氧化金属污染,由于它们的表面已用氩离子物理地腐蚀并清洁,因此与芯片一侧金突点的结合能力显著提高,得到高强度的高可靠的接合部分。此外,由于接合室保持在湿气含量减少的大气压下的干燥氮气气氛中,通过负压吸引卡住芯片,驱动系统中的移动部件有很长的使用寿命,不会被卡住。因此,可以实现能够大规模制造的工艺和系统,并得到高度可靠的芯片-载体基板接合。由此,即使是电极焊盘大面积地排列其上的超多管教脚和超高速LSI芯片,芯片和有机载体基板也可以通过金突点直接并高强度地接合在一起。以此方式,可以低成本地得到高度可靠的半导体封装,同时芯片性能不变坏。
根据本发明,如上所述,可以密集地封装超多管教脚或超高速LSI芯片,并且可以最大程度地增强芯片性能。此外,使用低成本的有机载体基板,可以提供高可靠性连接的半导体封装。此外,可以提供金突点/金焊盘或金突点/金突点倒装芯片结合法,能够通过可大规模制造的工艺以及实现所述方法的接合系统制造所述半导体封装。
Claims (13)
1.一种半导体封装,特征在于包括:
具有电极端子的半导体芯片;
有机基板,具有连接到所述电极端子的内部连接端子;以及
填充在所述半导体芯片和所述有机基板之间的树脂,
其中所述电极端子和所述内部连接端子通过金突点接合在一起,每个金突点的直径不大于300μm、高度不小于50μm和高度/直径比不低于1/5。
2.根据权利要求1的半导体封装,特征在于就每个突点的拉伸断裂强度而言,它的结合强度不低于30克。
3.一种半导体封装,特征在于包括:
具有多个电极端子的半导体芯片;
有机基板,具有多个内部连接端子和多个外部连接端子,所述内部连接端子以与所述电极端子相同的方式两维地排列,并通过金突点连接到电极端子;所述外部连接端子由液相温度不低于190℃的焊料突点构成;以及
填充在所述半导体芯片和所述有机基板之间的树脂。
4.一种半导体封装,特征在于包括:
半导体芯片;
有机基板,具有多个内部连接端子和多个外部连接端子,它们通过间距不大于400μm的金突点倒装芯片接合到所述半导体芯片上,所述外部连接端子区和所述内部连接端子区通过狭缝彼此分开,所述内部连接端子和所述外部连接端子通过延伸穿过所述狭缝的金属丝相互连接;
树脂,填充在所述半导体芯片和所述有机基板之间并覆盖所述布线。
5.一种半导体封装,特征在于包括:
半导体芯片;
有机基板,具有大面积排列并以面朝下的方式与所述半导体芯片接合的多个内部连接端子,和大面积排列的多个外部连接端子,所述内部连接端子的区域和所述外部连接端子的区域在突起的表面上相互重叠;
填充在所述半导体芯片和所述有机基板之间的树脂。
6.根据权利要求5的半导体封装,特征在于一对所述内部连接端子和所述外部连接端子形成在单个铜岛的背面和表面上。
7.一种半导体封装,特征在于包括:
多个半导体芯片,具有电极端子并以不大于1毫米的间隔排列;
有机基板,具有通过金突点连接到所述电极端子的多个内部连接端子和由不低于190℃液相温度的焊料突点构成的多个外部连接端子;以及
填充在所述半导体芯片和所述有机基板之间的树脂。
8.一种用于有机基板和半导体芯片的倒装芯片结合法,特征在于包括以下步骤:在半导体芯片的电极端子上形成金突点;在有机载体基板或载带基板的内部连接端子的表面上形成镀金层,对基板一侧接合部分和芯片一侧接合部分的金结合表面进行清洁处理,以使金浓度不低于20atom%,在蒸汽分压不高于100Pa的干燥气氛中,不暴露到大气并施加热和压力,压力接合所述表面。
9.根据权利要求8的倒装芯片结合法,特征在于所述基板一侧接合部分的所述清洁处理使用氩离子溅射清洁,结合气氛为不高于100Pa的局部蒸汽压,并包括主要由空气组成的气体,或压力为5×103到2×105pa的氩气,在擦洗或超声振荡条件下同时施加热和压力进行压力接合。
10.一种用于有机基板和半导体芯片的倒装芯片结合法,特征在于包括以下步骤:在半导体芯片的电极端子和有机载体基板或载带基板的内部连接端子上通过金球结合方法形成金突点,在大气压力下使基板一侧接合部分的金突点和芯片一侧接合部分的金突点相互对准,在该状态中形成气密密封的空间或对准后将基板和芯片传送到气密密封的室内,排空所述密封室直到得到不高于100Pa的接合气氛,在擦洗或超声振荡条件下同时施加热和压力进行压力接合。
11.一种倒装芯片结合系统,特征在于包括:
气密密封的预处理室,清洁形成在基板上的金焊盘表面;
气密密封的接合室,加热和在擦洗或超声振荡条件下,使基板上的金焊盘和半导体芯片上形成的金突点相互压力接合,同时保持干燥气氛;
气密密封的芯片提供室,将带金突点的半导体芯片提供到所述接合室;以及
气密密封的卸载室,取出上述接合在半导体芯片和基板放入大气中,
其中所述预处理室和所述接合室、所述接合室和所述芯片提供室、以及所述接合室和所述卸载室分别通过阀门连接。
12.一种倒装芯片结合系统,特征在于包括:
施加压力和加热的接合机构;
将基板和半导体芯片提供到所述接合机构的提供机构;
所述半导体芯片和所述基板固定其中的气密密封容器;以及
排空机构,
所述气密密封容器被分为上部容器和下部容器,所述上部容器包括连接到加压机构的部件和通过O形环与所述下部容器紧密接触的部件,两种部件以气密密封的方式通过相对移动的波形管接合在一起。
13.一种半导体封装的制造方法,特征在于包括以下步骤:
对形成有多个具有金突点的半导体集成电路器件的半导体晶片和形成有金突点或金焊盘用于多个封装的有机基板进行表面清洁处理;
之后加热和清洗或超声振荡使半导体晶片和所述有机基板相互压力接合;
在所述半导体晶片和所述有机基板之间灌入并固化树脂;
随后在所述有机基板的外部连接端子上形成焊料突点;以及
此后通过切割工艺组装多个芯片尺寸的封装。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP1998/004337 WO2000019514A1 (fr) | 1998-09-28 | 1998-09-28 | Boitier de semiconducteur et procede correspondant de soudage de puce |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1299518A true CN1299518A (zh) | 2001-06-13 |
Family
ID=14209076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN98814031A Pending CN1299518A (zh) | 1998-09-28 | 1998-09-28 | 半导体封装及其倒装芯片接合法 |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR20010030703A (zh) |
CN (1) | CN1299518A (zh) |
WO (1) | WO2000019514A1 (zh) |
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Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication |