JP3205703B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3205703B2 JP3205703B2 JP16418896A JP16418896A JP3205703B2 JP 3205703 B2 JP3205703 B2 JP 3205703B2 JP 16418896 A JP16418896 A JP 16418896A JP 16418896 A JP16418896 A JP 16418896A JP 3205703 B2 JP3205703 B2 JP 3205703B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- chip
- semiconductor device
- pattern
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、配線パターンが形
成された基板上にＩＣチップがボンディングされ、上記
基板とＩＣチップ間に封止樹脂が設けられて成る半導体
装置に係るものである。
成された基板上にＩＣチップがボンディングされ、上記
基板とＩＣチップ間に封止樹脂が設けられて成る半導体
装置に係るものである。
【０００２】
【従来の技術】図４に従来の半導体装置の構成を示す。
図に於いて４１はプリント基板、４２は該基板上に形成
された配線パターン、４３はＬＳＩチップ（ベアチッ
プ）、４４はＬＳＩ電極、４５はバンプ（半田等）、４
６は封止樹脂である。
図に於いて４１はプリント基板、４２は該基板上に形成
された配線パターン、４３はＬＳＩチップ（ベアチッ
プ）、４４はＬＳＩ電極、４５はバンプ（半田等）、４
６は封止樹脂である。
【０００３】かかる半導体装置の製造方法は以下の通り
である。
である。
【０００４】その電極上にバンプを形成したＬＳＩチッ
プ４３と、プリント基板４１とを位置合わせし、加熱し
て両者を電気的、機械的に接続する。しかる後、封止樹
脂（熱硬化性樹脂）を両者の間隙部分に注入、硬化させ
る。これにより、図４に示す半導体装置が形成される。
プ４３と、プリント基板４１とを位置合わせし、加熱し
て両者を電気的、機械的に接続する。しかる後、封止樹
脂（熱硬化性樹脂）を両者の間隙部分に注入、硬化させ
る。これにより、図４に示す半導体装置が形成される。
【０００５】なお、プリント基板を構成する絶縁基板と
しては、ガラスエポキシ基板、ガラスポリイミド基板、
セラミックス基板等が用いられ、該絶縁基板の表面の
み、或いは表裏両面に、導体を幾重にも重ね合わせた多
層導体から成る配線パターンが形成されてプリント基板
が構成される。
しては、ガラスエポキシ基板、ガラスポリイミド基板、
セラミックス基板等が用いられ、該絶縁基板の表面の
み、或いは表裏両面に、導体を幾重にも重ね合わせた多
層導体から成る配線パターンが形成されてプリント基板
が構成される。
【０００６】また、封止樹脂（熱硬化性樹脂）として
は、エポキシ又はポリイミド系樹脂が用いられる。この
樹脂は、プリント基板とＬＳＩチップとの線膨張係数の
差による、ＬＳＩチップ電極上のバンプ部分のみに集中
する物理的ストレス（熱応力）を分散するために注入さ
れるものである。また、この樹脂がＬＳＩチップの回路
面を覆うことにより、外部よりの水分等がチップ内部に
浸透し、回路不良等が生じることを防止するものであ
る。
は、エポキシ又はポリイミド系樹脂が用いられる。この
樹脂は、プリント基板とＬＳＩチップとの線膨張係数の
差による、ＬＳＩチップ電極上のバンプ部分のみに集中
する物理的ストレス（熱応力）を分散するために注入さ
れるものである。また、この樹脂がＬＳＩチップの回路
面を覆うことにより、外部よりの水分等がチップ内部に
浸透し、回路不良等が生じることを防止するものであ
る。
【０００７】かかる半導体装置によれば、ＩＣチップを
パッケージングした後、基板に実装する場合と比較し
て、機器の小型化、コストダウンを図ることができるも
のである。
パッケージングした後、基板に実装する場合と比較し
て、機器の小型化、コストダウンを図ることができるも
のである。
【０００８】しかしながら、上記従来の半導体装置には
以下に示す問題点があった。
以下に示す問題点があった。
【０００９】
【発明が解決しようとする課題】すなわち、上記従来の
半導体装置に於いては、ＩＣチップと基板間の間隙部分
に封止樹脂が一様に注入されず、未注入の部分（特に、
チップコーナー部分）が残ったり、或いは、逆に、注入
樹脂が間隙部分の外方にかなりの量、流出するという問
題点があった。
半導体装置に於いては、ＩＣチップと基板間の間隙部分
に封止樹脂が一様に注入されず、未注入の部分（特に、
チップコーナー部分）が残ったり、或いは、逆に、注入
樹脂が間隙部分の外方にかなりの量、流出するという問
題点があった。
【００１０】以下、図面により説明する。
【００１１】図５はＬＳＩチップ搭載前のプリント基板
の平面図であり、５１は配線パターンである。図に於い
て、５２で示す矩形領域がＬＳＩチップ搭載部であり、
また、図で５３として示す矩形領域以外の領域には、全
面にソルダレジスト５４が塗布されている。
の平面図であり、５１は配線パターンである。図に於い
て、５２で示す矩形領域がＬＳＩチップ搭載部であり、
また、図で５３として示す矩形領域以外の領域には、全
面にソルダレジスト５４が塗布されている。
【００１２】図６は上記プリント基板にＬＳＩチップを
搭載し、両者の間隙部分に封止樹脂を注入した後の状態
を示す平面図であり、５５はＬＳＩチップ、５６は封止
樹脂である。図に示すように、樹脂の未注入部分５７が
存在すると共に、封止樹脂の一部がＬＳＩチップの外方
にかなりの量、流出している。図６に於けるＣ−Ｃ′断
面の断面図を図７に示す。５８は絶縁基板、５４はソル
ダーレジスト、５５はＬＳＩチップ、５６は封止樹脂、
５７は樹脂の未注入部分、５９は外方に流れ出した樹脂
部分である。
搭載し、両者の間隙部分に封止樹脂を注入した後の状態
を示す平面図であり、５５はＬＳＩチップ、５６は封止
樹脂である。図に示すように、樹脂の未注入部分５７が
存在すると共に、封止樹脂の一部がＬＳＩチップの外方
にかなりの量、流出している。図６に於けるＣ−Ｃ′断
面の断面図を図７に示す。５８は絶縁基板、５４はソル
ダーレジスト、５５はＬＳＩチップ、５６は封止樹脂、
５７は樹脂の未注入部分、５９は外方に流れ出した樹脂
部分である。
【００１３】未注入の部分が残ることは、バンプの保護
が不充分となり、また、ＬＳＩチップ内部への水分等の
浸入も生じ、信頼性の面で問題となるため、樹脂の注入
量を多くして対応していたが、これによると、外側に流
れ出る無駄な樹脂量も増加し、樹脂コストの上昇を招い
ていた。
が不充分となり、また、ＬＳＩチップ内部への水分等の
浸入も生じ、信頼性の面で問題となるため、樹脂の注入
量を多くして対応していたが、これによると、外側に流
れ出る無駄な樹脂量も増加し、樹脂コストの上昇を招い
ていた。
【００１４】更に、樹脂の粘度等にも制約が生じ、樹脂
選択の範囲が限定されるという問題があった。
選択の範囲が限定されるという問題があった。
【００１５】本発明は、上記問題点を解決した半導体装
置を提供するものである。
置を提供するものである。
【００１６】すなわち、本発明は、必要最小限の量の封
止樹脂で、ＩＣチップと基板間の間隙部分及びチップ周
辺部を一様に、（未注入部分を残すこと無く）封止で
き、また、樹脂の選定にも特に制約を受けない構成とし
た半導体装置を提供するものである。
止樹脂で、ＩＣチップと基板間の間隙部分及びチップ周
辺部を一様に、（未注入部分を残すこと無く）封止で
き、また、樹脂の選定にも特に制約を受けない構成とし
た半導体装置を提供するものである。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
配線パターンが形成された基板上にＩＣチップがボンデ
ィングされ、上記基板とＩＣチップ間に封止樹脂が設け
られて成る半導体装置に於いて、上記封止樹脂の注入部
となる部分を除く、ＩＣチップ周辺部の基板上に、上記
ＩＣチップの端面からの距離が、チップ厚みの４０％か
ら１００％までの値に設定された、上記配線パターンと
同一材料にて形成された樹脂止めパターンが設けられ、
上記封止樹脂の注入部となる部分の基板上に、上記配線
パターンと同一材料にて形成された樹脂導入用パターン
が設けられて成ることを特徴とするものである。
配線パターンが形成された基板上にＩＣチップがボンデ
ィングされ、上記基板とＩＣチップ間に封止樹脂が設け
られて成る半導体装置に於いて、上記封止樹脂の注入部
となる部分を除く、ＩＣチップ周辺部の基板上に、上記
ＩＣチップの端面からの距離が、チップ厚みの４０％か
ら１００％までの値に設定された、上記配線パターンと
同一材料にて形成された樹脂止めパターンが設けられ、
上記封止樹脂の注入部となる部分の基板上に、上記配線
パターンと同一材料にて形成された樹脂導入用パターン
が設けられて成ることを特徴とするものである。
【００１８】また、本発明の半導体装置は、上記半導体
装置に於いて、上記樹脂止めパターンが、上記各配線パ
ターンと一体形成された第１の樹脂止めパターンと、Ｉ
Ｃチップ角部の基板上に上記各配線パターンとは別体形
成された第２の樹脂止めパターンとから成ることを特徴
とするものである。
装置に於いて、上記樹脂止めパターンが、上記各配線パ
ターンと一体形成された第１の樹脂止めパターンと、Ｉ
Ｃチップ角部の基板上に上記各配線パターンとは別体形
成された第２の樹脂止めパターンとから成ることを特徴
とするものである。
【００１９】上記樹脂止めパターンにより、封止樹脂が
外方に流出することが防止されると共に、必要量の樹脂
の注入により、樹脂を間隙部分に一様に浸透させること
ができるものである。これにより、必要最小限の樹脂量
で完全な封止を行うことができ、樹脂コストの低減を図
ることができるものである。また、比較的低粘度の樹脂
も使用可能となり、樹脂選択の範囲が拡大するものであ
る。
外方に流出することが防止されると共に、必要量の樹脂
の注入により、樹脂を間隙部分に一様に浸透させること
ができるものである。これにより、必要最小限の樹脂量
で完全な封止を行うことができ、樹脂コストの低減を図
ることができるものである。また、比較的低粘度の樹脂
も使用可能となり、樹脂選択の範囲が拡大するものであ
る。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１は本発明の一実施形態の半導体装置に
於いて用いられるプリント基板の平面図である。図に於
いて、１０は配線パターン、１１はＬＳＩチップ搭載部
である。従来と同様、図に於いて、１２として示す矩形
領域以外の領域には全面に（配線パターン上）ソルダー
レジスト１３が塗布されている。配線パターンがソルダ
ーレジストより露出している部分１０１に於いて、配線
パターンとＬＳＩチップ間の接続が行われる。なお、配
線パターンは銅箔に銅メッキが施された構成であり、銅
箔厚み：１８μｍ、銅メッキ厚み：１０μｍで、全体の
厚みは２８μｍである。
於いて用いられるプリント基板の平面図である。図に於
いて、１０は配線パターン、１１はＬＳＩチップ搭載部
である。従来と同様、図に於いて、１２として示す矩形
領域以外の領域には全面に（配線パターン上）ソルダー
レジスト１３が塗布されている。配線パターンがソルダ
ーレジストより露出している部分１０１に於いて、配線
パターンとＬＳＩチップ間の接続が行われる。なお、配
線パターンは銅箔に銅メッキが施された構成であり、銅
箔厚み：１８μｍ、銅メッキ厚み：１０μｍで、全体の
厚みは２８μｍである。
【００２２】従来と異なる点は、配線パターン１０と同
一材料、同一工程で形成された樹脂止めパターンが形成
されている点である。すなわち、各配線パターンから横
方向に伸びる形で、各配線パターンと一体形成された第
１の樹脂止めパターン１４と、コーナー部に各配線パタ
ーンとは別体形成されたＬ字状の第２の樹脂止めパター
ン１５が形成されている点が特徴である。また、１６
は、樹脂の注入部となる部分に設けられた、間隙部分へ
の樹脂導入用パターンである。このパターンも、配線パ
ターンと同一材料、同一工程で形成されている。
一材料、同一工程で形成された樹脂止めパターンが形成
されている点である。すなわち、各配線パターンから横
方向に伸びる形で、各配線パターンと一体形成された第
１の樹脂止めパターン１４と、コーナー部に各配線パタ
ーンとは別体形成されたＬ字状の第２の樹脂止めパター
ン１５が形成されている点が特徴である。また、１６
は、樹脂の注入部となる部分に設けられた、間隙部分へ
の樹脂導入用パターンである。このパターンも、配線パ
ターンと同一材料、同一工程で形成されている。
【００２３】図２は、図１に示すプリント基板上にＬＳ
Ｉチップを搭載し、両者の間隙部分に封止樹脂を注入・
硬化させて構成した本発明の一実施形態である半導体装
置の平面図である。図に於いて、１７はＬＳＩチップ、
１８は封止樹脂である。
Ｉチップを搭載し、両者の間隙部分に封止樹脂を注入・
硬化させて構成した本発明の一実施形態である半導体装
置の平面図である。図に於いて、１７はＬＳＩチップ、
１８は封止樹脂である。
【００２４】図に示すように、封止樹脂１８は、ＬＳＩ
チップ１７とプリント基板との間の間隙部分、及びＬＳ
Ｉチップ１７の周辺部分の全体に一様に浸透している。
これにより、ＬＳＩチップとプリント基板との電気接続
部の保護が確実に行われると共に、ＬＳＩチップ内部へ
の水分等の浸入も防止され、回路不良の発生を防ぐこと
ができるため、信頼性の高い半導体装置の提供が可能と
なるものである。
チップ１７とプリント基板との間の間隙部分、及びＬＳ
Ｉチップ１７の周辺部分の全体に一様に浸透している。
これにより、ＬＳＩチップとプリント基板との電気接続
部の保護が確実に行われると共に、ＬＳＩチップ内部へ
の水分等の浸入も防止され、回路不良の発生を防ぐこと
ができるため、信頼性の高い半導体装置の提供が可能と
なるものである。
【００２５】図２に於けるＡ−Ａ′断面及びＢ−Ｂ′断
面の断面図を、それぞれ、図３（ａ）及び（ｂ）に示
す。両図に於いて、１９は絶縁基板、１５は第２の樹脂
止めパターン、１０は配線パターン、１３はソルダーレ
ジスト、１７はＬＳＩチップ、２０はＬＳＩ電極、２１
ははんだ、１８は封止樹脂である。
面の断面図を、それぞれ、図３（ａ）及び（ｂ）に示
す。両図に於いて、１９は絶縁基板、１５は第２の樹脂
止めパターン、１０は配線パターン、１３はソルダーレ
ジスト、１７はＬＳＩチップ、２０はＬＳＩ電極、２１
ははんだ、１８は封止樹脂である。
【００２６】本実施形態に於いて用いられる熱硬化性樹
脂（エポキシ又はポリイミド系樹脂）の粘度は２５Ｐａ
・Ｓである。また、樹脂止めパターン（配線パターン）
の高さ（厚さ）は２８μｍであり、チップの端面から各
樹脂止めパターンの樹脂止め位置までの距離ｄ1，ｄ2，
ｄ3，ｄ4は、それぞれＬＳＩチップの厚みＤの４０％か
ら１００％までの値に設定されている。
脂（エポキシ又はポリイミド系樹脂）の粘度は２５Ｐａ
・Ｓである。また、樹脂止めパターン（配線パターン）
の高さ（厚さ）は２８μｍであり、チップの端面から各
樹脂止めパターンの樹脂止め位置までの距離ｄ1，ｄ2，
ｄ3，ｄ4は、それぞれＬＳＩチップの厚みＤの４０％か
ら１００％までの値に設定されている。
【００２７】上記数値設定により、図３に示す樹脂カー
ブＥを最適にすることができ、ＬＳＩチップの高さ方向
への樹脂が、フィレット状として形成され、ＬＳＩチッ
プ外周のすべてに浸透していることが目視にて確認でき
た。
ブＥを最適にすることができ、ＬＳＩチップの高さ方向
への樹脂が、フィレット状として形成され、ＬＳＩチッ
プ外周のすべてに浸透していることが目視にて確認でき
た。
【００２８】例えば、ＬＳＩチップの厚みＤが０．６ｍ
ｍであれば、上記ｄ1乃至ｄ4は、０．２４ｍｍ乃至０．
６ｍｍに設定される。
ｍであれば、上記ｄ1乃至ｄ4は、０．２４ｍｍ乃至０．
６ｍｍに設定される。
【００２９】本実施形態の半導体装置の製造方法は従来
と同様であり、プリント基板上にＬＳＩチップをボンデ
ィングした後、上記樹脂導入用パターンが設けられてい
る注入部より熱硬化性樹脂を注入、硬化させる。
と同様であり、プリント基板上にＬＳＩチップをボンデ
ィングした後、上記樹脂導入用パターンが設けられてい
る注入部より熱硬化性樹脂を注入、硬化させる。
【００３０】なお、本発明を利用して、例えば図８に示
すようなメモリカード或いはマルチ・チップ・モジュー
ルを作成する場合は、基板８１上に必要数のＬＳＩチッ
プ８２を搭載し、テストを行い、不良が発生すれば不良
チップの交換を行い、良品判定がなされた後に、チップ
と基板間への封止樹脂（熱硬化性樹脂）の注入を行う。
すようなメモリカード或いはマルチ・チップ・モジュー
ルを作成する場合は、基板８１上に必要数のＬＳＩチッ
プ８２を搭載し、テストを行い、不良が発生すれば不良
チップの交換を行い、良品判定がなされた後に、チップ
と基板間への封止樹脂（熱硬化性樹脂）の注入を行う。
【００３１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、必要性最小限の量の樹脂により、極めて信頼性の
高い半導体装置を得ることができるものである。
れば、必要性最小限の量の樹脂により、極めて信頼性の
高い半導体装置を得ることができるものである。
【図１】本発明の一実施形態の半導体装置に於いて用い
られるプリント基板の平面図である。
られるプリント基板の平面図である。
【図２】同半導体装置の平面図である。
【図３】（ａ）及び（ｂ）は、それぞれ図２に於けるＡ
−Ａ′断面及びＢ−Ｂ′断面を示す断面図である。
−Ａ′断面及びＢ−Ｂ′断面を示す断面図である。
【図４】従来の半導体装置の構成図である。
【図５】従来の半導体装置に於いて用いられるプリント
基板の平面図である。
基板の平面図である。
【図６】同半導体装置の平面図である。
【図７】図６に於けるＣ−Ｃ′断面を示す断面図であ
る。
る。
【図８】メモリカードの斜視図である。
１０ 配線パターン １４ 第１の樹脂止めパターン １５ 第２の樹脂止めパターン １７ ＬＳＩチップ １８ 封止樹脂 １９ 絶縁基板
Claims (2)
- 【請求項１】 配線パターンが形成された基板上にＩＣ
チップがボンディングされ、上記基板とＩＣチップ間に
封止樹脂が設けられて成る半導体装置に於いて、 上記封止樹脂の注入部となる部分を除く、ＩＣチップ周
辺部の基板上に、上記ＩＣチップの端面からの距離が、
チップ厚みの４０％から１００％までの値に設定され
た、上記配線パターンと同一材料にて形成された樹脂止
めパターンが設けられ、上記封止樹脂の注入部となる部
分の基板上に、上記配線パターンと同一材料にて形成さ
れた樹脂導入用パターンが設けられて成ることを特徴と
する半導体装置。 - 【請求項２】 上記樹脂止めパターンが、上記各配線パ
ターンと一体形成された第１の樹脂止めパターンと、Ｉ
Ｃチップ角部の基板上に上記各配線パターンとは別体形
成された第２の樹脂止めパターンとから成ることを特徴
とする、請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16418896A JP3205703B2 (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16418896A JP3205703B2 (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012770A JPH1012770A (ja) | 1998-01-16 |
| JP3205703B2 true JP3205703B2 (ja) | 2001-09-04 |
Family
ID=15788369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16418896A Expired - Fee Related JP3205703B2 (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3205703B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030703A (ko) * | 1998-09-28 | 2001-04-16 | 가나이 쓰토무 | 반도체 패키지 및 그에 있어서의 플립 칩 접합 방법 |
| JP2003303854A (ja) * | 2002-02-05 | 2003-10-24 | Toray Eng Co Ltd | チップ実装方法およびそれを用いた装置 |
| JP4728079B2 (ja) | 2005-10-07 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置用基板および半導体装置 |
| JP5112409B2 (ja) * | 2009-11-16 | 2013-01-09 | パナソニック株式会社 | 電子回路装置 |
| JP6111832B2 (ja) * | 2013-05-06 | 2017-04-12 | 株式会社デンソー | 多層基板およびこれを用いた電子装置、電子装置の製造方法 |
-
1996
- 1996-06-25 JP JP16418896A patent/JP3205703B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012770A (ja) | 1998-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7586183B2 (en) | Multilevel semiconductor module and method for fabricating the same | |
| US6396136B2 (en) | Ball grid package with multiple power/ground planes | |
| KR100336329B1 (ko) | 반도체장치의제조방법 | |
| US5677575A (en) | Semiconductor package having semiconductor chip mounted on board in face-down relation | |
| KR100256293B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6777268B2 (en) | Method of fabricating tape attachment chip-on-board assemblies | |
| US8022524B2 (en) | Semiconductor device | |
| KR100656229B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| US5469333A (en) | Electronic package assembly with protective encapsulant material on opposing sides not having conductive leads | |
| US5414928A (en) | Method of making an electronic package assembly with protective encapsulant material | |
| KR20080060167A (ko) | 전자 부품 내장 기판 | |
| JP3205703B2 (ja) | 半導体装置 | |
| JP2948595B2 (ja) | Ｉｃカード用ｉｃモジュールおよびその製造方法 | |
| JP4702370B2 (ja) | 回路モジュールの製造方法 | |
| JP4376448B2 (ja) | プリント配線基板およびそれを用いたｉｃカード用モジュールならびにその製造方法 | |
| JP2652223B2 (ja) | 電子部品搭載用基板 | |
| KR20030085449A (ko) | 개량된 플립 칩 패키지 | |
| JPH0786340A (ja) | 半導体素子の接続方法 | |
| JPH0629427A (ja) | 半導体搭載用基板 | |
| JP3325410B2 (ja) | 半導体装置の製造方法 | |
| JP2003273156A (ja) | 電子装置及びその製造方法 | |
| JP2630294B2 (ja) | 混成集積回路装置およびその製造方法 | |
| JP3721986B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63131553A (ja) | 電子部品実装封止板の製法 | |
| KR100195507B1 (ko) | 박형 반도체 칩 패키지 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |