JPH02253627A - 半導体装置 - Google Patents

半導体装置

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JPH02253627A
JPH02253627A JP7569389A JP7569389A JPH02253627A JP H02253627 A JPH02253627 A JP H02253627A JP 7569389 A JP7569389 A JP 7569389A JP 7569389 A JP7569389 A JP 7569389A JP H02253627 A JPH02253627 A JP H02253627A
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JP
Japan
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electrode
gold
base substrate
semiconductor device
bump electrode
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Pending
Application number
JP7569389A
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English (en)
Inventor
Yasuyuki Uchiumi
内海 康行
Masayuki Shirai
優之 白井
Takayuki Okinaga
隆幸 沖永
Shoji Matsugami
松上 昌二
Kanji Otsuka
寛治 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP7569389A priority Critical patent/JPH02253627A/ja
Publication of JPH02253627A publication Critical patent/JPH02253627A/ja
Pending legal-status Critical Current

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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、半導体チップと実
装基板上の配線とを電気的に接合している突起電極(バ
ンプ電極: CCB電極)接続部の寿命を向上する技術
に適用して有効な技術に関するものである。
〔従来技術〕
従来、半導体チップは、多数の外部装置への接続端子を
持っており、この接続端子を何らかの方法で外部装置と
電気的に接続してはじめてその機能を発揮する。一つの
形態として、例えば、半導体チップ上の配線電極の上に
Cr−Cu−Auよりなる下地合金層を形成し、その上
にP b / S uの半球形状の半田バンプ電極を形
成し、このバンブ電極により半導体チップとベース基板
上の配線電極(パッド)とを電気的に接続するフェイス
ダウンボンディング(CCB)型半導体装置がある。
この種の技術に関しては、例えば、特開昭60−635
91号公報に開示されている。
〔発明が解決しようとする問題点〕
しかしながら、本発明者は、前記フェイスダウンボンデ
ィング型半導体装置を検討した結果、次のような問題点
を見い出した。
前記フェイスダウンボンディング型半導体装置における
フェイスダウンボンディング(以下、CCBという)接
続では、温度サイクルなどの熱歪により、CCB接合部
又は半田バンプ電極の内部において疲労破壊し、クリー
プ破壊が発生する。
これは、半導体チップとベース基板の熱膨張係数差によ
って発生する応力によるものである。
本発明の目的は、熱歪によるCCB接合部又はバンブ電
極の内部における破断を防止して、CCB接続部の寿命
の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップの主面に設けられた電極とベー
ス基板上に設けられた電極とを突起電極により電気的に
接続するフェイスダウンボンディング型半導体装置にお
いて、前記突起電極の材料として高純度の銀、金等の展
性にすぐれ、かつヤング率の小さい金属を用いたもので
ある。
また、前記高純度の金属は、99,999%以上の純度
の金であることが好ましい。
また、前記突起電極の径は、50μm以下であることが
好ましい。
また、前記半導体チップと実装基板との間にゲルが充填
されているものが好ましい。
〔作用〕
前述の手段によれば、高純度の銀(Ag) 、金(Au
)等の展性にすぐれ、かつヤング率の小さい金属をバン
ブ電極の材料とすることによって、高純度の銀(Ag)
 、金(Au)等の材料は展性にすぐれているため、繰
り返し歪みによるクリープ破壊が発生せずに、CCB接
続部の寿命を向上させることができる。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔実施例I〕
第1図は、本発明の半導体装置の実施例■の要部の概略
構成を説明するための断面図であり、第2図は本発明の
半導体装置の実施例■の全体構成の概略を説明するため
の断面図である。
本実施例Iの半導体装置は、第1図及び第2図に示すよ
うに、セラミック等からなるベース基板1上に、例えば
、配線と接続されているタングステン(W)に金(Au
)メツキしたベース基板電極(パッド)2が設けられて
いる。半導体チップ3は、単結晶シリコン(Si)から
なるSi基板の主面上に、アルミニウム(Al)等の配
線が設けら九、その配線の上に保護絶縁膜5が設けられ
この保護絶縁膜5の所定の位置に穴をあけて電極(パッ
ド)4が設けられている。前記半導体チップ3の主面上
に設けられている電極4に、高純度の銀(Ag) 、金
(Au)等の展性のすぐれ、かつヤング率の小さい金属
、例えば、高純度の金(Au)からなるバンブ電極6が
設けられている。
このバンブ電極6の他端は、前記ベース基板1上のベー
ス基板電極(パッド)2と圧着又は溶融によって接合さ
れている。
前記バンブ電極6の高純度の金(Au)の純度は、99
.999%以上の純度であることが好ましい。
また、前記バンブ電極6の径は50μm以下であること
が好ましい。
なお、展性のすぐれた金属としては、高純度の銀(Ag
) 、金(Au)、銅(Cu)等が考えられるが、銅(
Cu)は、表1に示すように、ヤング率が大きいため好
ましくない。
表1 11はチップキャリアのキャップ、12は半導体チップ
3の裏面をキャップ11に接着させるためのろう材、1
3はベース基板1のバンブ電極である。ベース基板1と
キャップ11で囲まれた空間がキャビティである。14
はベース基板1の所定部とキャップ11の所定部を接着
封止するための接着封止材である。15はマルチチップ
モジュールのセラミック基板、16はセラミック基板1
5のリードピン、17は放熱器、18は放熱ブロック、
19は放熱ブロック18の水路を流れる冷却水である。
前記チップ上の電極4に設けられている高純度の金(A
u)からなるバンブ電極6は、メツキ法、蒸着法又はポ
ールボンディング法によって形成される。
前記バンブ電極13は、銀(Ag)を3.5 w t%
程度含んだ錫(Sn)系半田からなり、その融点は22
0℃程度である。ベース基板1は、例えばAライト(3
A Q、O,・2 S i O,)からなッテいる。キ
ャップ11は、例えばアルミナイドライド(AΩN)や
シリコンカーバイド(S i C)からなっている。
前記接着封止材14は、金(Au)と錫(Sn)との合
金からなっている。Snの含有量は、例えば20wt%
である。錫を20wt%程度含んだ接着封止材14の融
点は280℃程度である。
以上の説明かられかるように、本実施例■によれば、高
純度の銀(Ag) 、金(Au)等の展性にすぐれ、か
つヤング率の小さい金属をバンブ電極6の材料とするこ
とによって、高純度の銀(Ag)、金(Au)等の材料
は展性にすぐれているため、繰り返し歪みによるクリー
プ破壊が発生せずに、CCB接続部の寿命を向上させる
ことができる。
〔実施例■〕
本発明の半導体装置の実施例■は、第3図に示すように
、前記実施例!の半導体チップ3の主面上に設けられて
いる電極4の上にさらにバンプバリアメタル電極7を設
けたものである。
バンプバリアメタル電極7は、例えば、Cr−Cu−A
u等の合金層を用いる。
このようにすることにより、半導体チップ3の配線材で
あるアルミニウムからなる前記電極4と金は熱圧着によ
り直接接合が可能である力\、さらにバンプバリアメタ
ル電極フを設けることにより、電極4とバンブ電極6の
接合信頼度を向上させることができる。
また、前記実施例I及び■において、ベース基板1と半
導体チップ3の間にゲルを充填することができ、これに
より耐湿性を向上させることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、バンブ電極(突起電極)のクリープ破壊を防
止できるので、CCB接続部の寿命を向上させることが
できる。
【図面の簡単な説明】
第1図は、本発明の半導体装置の実施例Iの要部の概略
構成を説明するための断面図、第2図は本発明の半導体
装置の実施例Iの全体構成の概略を説明するための断面
図、 第3図は、本発明の実施例■の要部の概略構成を説明す
るための断面図である。 図中、l・・・ベース基板、2・・・ベース基板電極、
3・・・半導体チップ、4・・・半導体チップの主面上
の電極、5・・・保護絶縁膜、6・・・バンブ電極、7
・・・バンプバリア電極である。

Claims (1)

  1. 【特許請求の範囲】 1、半導体チップの主面上に設けられた電極とベース基
    板上に設けられた電極とを突起電極により電気的に接続
    するフェイスダウンボンディング型半導体装置において
    、前記突起電極材料として高純度の銀、金等の展性にす
    ぐれ、かつヤング率の小さい金属を用いたことを特徴と
    する半導体装置。 2、前記高純度の金属は、99.999%以上の純度の
    金であることを特徴とする特許請求の範囲第1項に記載
    の半導体装置。 3、前記突起電極の径が、50μm以下であることを特
    徴とする特許請求の範囲第1項又は第2項に記載の半導
    体装置。 4、前記半導体チップと実装基板との間にゲルが充填さ
    れていることを特徴とする特許請求の範囲第1項乃至第
    3項のいずれか一項に記載の半導体装置。
JP7569389A 1989-03-27 1989-03-27 半導体装置 Pending JPH02253627A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107002A (ja) * 1995-06-23 1997-04-22 Ind Technol Res Inst 接続構造及びその製造方法
WO2000019514A1 (fr) * 1998-09-28 2000-04-06 Hitachi, Ltd. Boitier de semiconducteur et procede correspondant de soudage de puce

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107002A (ja) * 1995-06-23 1997-04-22 Ind Technol Res Inst 接続構造及びその製造方法
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