JPH1027827A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH1027827A
JPH1027827A JP18040096A JP18040096A JPH1027827A JP H1027827 A JPH1027827 A JP H1027827A JP 18040096 A JP18040096 A JP 18040096A JP 18040096 A JP18040096 A JP 18040096A JP H1027827 A JPH1027827 A JP H1027827A
Authority
JP
Japan
Prior art keywords
base substrate
semiconductor wafer
wafer
resin
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18040096A
Other languages
English (en)
Inventor
Masashi Otsuka
雅司 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP18040096A priority Critical patent/JPH1027827A/ja
Publication of JPH1027827A publication Critical patent/JPH1027827A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】 【課題】半導体チップとベース基板のサイズが実質的に
等しく半導体装置の小型化が図れ、更に、実装が容易で
量産性に優れた半導体装置の製造方法を提供すること。 【解決手段】シリコンウエハ1と実質的に同一形状のセ
ラミックのベース基板4の電極部5をシリコンウエハ1
上に形成されたメッキバンプ3に合わせて、シリコンウ
エハ1とベース基板4とを電気的に接続する。次に、シ
リコンウエハ1とベース基板4との間隙に、エポキシ樹
脂6を注入し硬化させて封止する。ベース基板4にエリ
ア状に金属バンプ8を形成した後、シリコンウエハ1と
ベース基板4とを同一切断面で一括してダイシングす
る。また、シリコンウエハ1とベース基板4とを封止す
る際には、異方性導電膜10を用いてもよい。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特にチップサイズパッケージを有する半導体装置の
製造方法に関する。
【0002】
【従来の技術】近年、PHS(Personal Handyphone Sy
stem)やPDA(Personal Digital Asistant )等の携
帯情報機器の普及に伴って、半導体装置の小型化や高密
度化が求められている。この高密度化の手段としてあげ
られるのが、半導体チップのサイズとパッケージのサイ
ズがほぼ等しいチップサイズパッケージ(CSP)であ
る。
【0003】従来のチップサイズパッケージを有する半
導体装置について、図5及び図6を参照して説明する。
図5は従来のフリップチップ接続による半導体装置の断
面図、図6は従来のTAB方式による半導体装置の断面
図である。
【0004】まず、フリップチップ接続による従来の半
導体装置について説明する。まず、図5に示されるよう
に、半導体ウエハをダイシングして個片化した半導体チ
ップ101の裏面の電極部に金属バンプ102を形成す
る。次に、この金属バンプ102を介して半導体チップ
101の電極部と、セラミックのベース基板103の上
面の電極部を電気的に接続する。次に、半導体チップ1
01とベース基板103との間隙を樹脂104でポッテ
ィングし封止する。その後、ベース基板103の裏面の
電極部に金属バンプ105を形成する。
【0005】次に、TAB方式による従来の半導体装置
について説明する。まず、図6に示されるように、半導
体ウエハをダイシングして個片化した半導体チップ11
1と周囲にリード113を有するTABテープ112と
のインナーリードボンディング接続を行う。次に、周囲
を半導体チップ111の保護リングであるダム枠114
で囲い、その内部を樹脂115で封止する。その後、T
ABテープ112の裏面に金属バンプ116を形成す
る。
【0006】
【発明が解決しようとする課題】従来、フリップチップ
接続によるチップサイズパッケージは、金属バンプ10
2を保護するために、半導体チップ101とベース基板
103との間隙を樹脂104でポッティングして封止す
るが、ポッティング時の液だれを防止するために半導体
チップ101に対し1mmから2mm程度大きなベース
基板103が必要とされ、ベース基板103のサイズが
半導体チップ101に対し大きくなってしまうという問
題があった。
【0007】また、TAB方式によるチップサイズパッ
ケージは、半導体チップ111よりサイズの小さなTA
Bテープ112を用いるため、実装のためのバンプエリ
アが小さくなり、バンプピッチが狭くなるので実装が困
難になるという問題があった。
【0008】また、両者とも半導体ウエハをダイシング
して半導体チップ101,111を個片化した後、半導
体チップ101,111の1個ずつに対して組立て工程
が必要となるために、半導体装置の製造に時間がかか
り、更に、チップサイズ毎に位置決め等の治工具を用意
する必要があるという問題があった。
【0009】本発明は、上記のような事情を考慮し、半
導体チップとベース基板のサイズが実質的に等しく、実
装が容易で量産性に優れたチップサイズパッケージを有
する半導体装置の製造方法を提供することを目的として
いる。
【0010】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、半導体ウエハと実
質的に同一形状のベース基板を用意する工程と、前記半
導体ウエハの電極部に金属バンプを形成する工程と、前
記金属バンプを介して、前記半導体ウエハの電極部と前
記ベース基板の上面の電極部とを電気的に接続する工程
と、前記半導体ウエハと前記ベース基板との間隙を樹脂
で封止する工程と、前記ベース基板の裏面の電極部に金
属バンプを形成する工程と、前記半導体ウエハ、樹脂及
びベース基板をダイシングする工程とを具備したことを
特徴とするものである。
【0011】更に、前記半導体ウエハ、樹脂及びベース
基板をダイシングする工程において、前記半導体ウエ
ハ、樹脂及びベース基板を同一切断面で切断することが
望ましい。
【0012】更に、前記樹脂は、低粘度のポッティング
樹脂であるとよい。また、半導体ウエハと実質的に同一
形状のベース基板を用意する工程と、前記半導体ウエハ
の電極部に金属バンプを形成する工程と、前記半導体ウ
エハ及びベース基板と実質的に同一形状の異方性導電膜
を用意する工程と、前記半導体ウエハの電極部と前記ベ
ース基板の電極部とを電気的に接続するために、前記異
方性導電膜を前記半導体ウエハと前記ベース基板との間
に挿入し固着する工程と、前記ベース基板の裏面の電極
部に金属バンプを形成する工程と、前記半導体ウエハ、
樹脂及びベース基板を一括してダイシングする工程とを
具備したことを特徴とする半導体装置の製造方法があ
る。更に、前記異方性導電膜は、エポキシ樹脂であるこ
とが望ましい。
【0013】
【発明の実施の形態】以下、図面を参照して本発明の第
1の実施の形態に係る半導体装置及びその製造方法につ
いて説明する。図1は、本発明の第1の実施の形態にか
かる半導体装置の製造工程図、図2は、本発明の第1の
実施の形態にかかる半導体装置の製造工程の断面図、図
3は本発明の第1の実施の形態にかかる半導体装置の断
面の拡大図である。
【0014】まず、図1(a)及び図2(a)に示され
るように、ダイシングをする前のシリコンウエハ1の上
面の電極部2にメッキバンプ3を形成する。次に、図1
(b)及び図2(b)に示すように、シリコンウエハ1
と実質的に同一形状のセラミックのベース基板4の裏面
の電極部5をシリコンウエハ1上に形成されたメッキバ
ンプ3に合わせる。次に、メッキバンプ3を介してシリ
コンウエハ1とベース基板4とを電気的に接続する。
【0015】次に、図1(c)及び図2(c)に示され
るように、毛細管現象を利用して、シリコンウエハ1と
ベース基板4との間隙に、例えば低粘度のエポキシ樹脂
6を注入する。その後、熱を加えてエポキシ樹脂6を硬
化させる。その結果、図3に示されるように、シリコン
ウエハ1とベース基板4との間隙がエポキシ樹脂6で封
止される。
【0016】次に、図1(d)及び図2(d)に示され
るように、ベース基板4の上面の電極部7に例えば半田
の金属バンプ8をエリア状に形成する。次に、図1
(e)及び図2(e)に示されるように、ダイシングを
行い、各々半導体チップ9を搭載した半導体装置に個片
化する。
【0017】以上により、本発明の第1の実施の形態に
かかる半導体装置の製造工程が終了する。シリコンウエ
ハ1とベース基板4を同一切断面で一括してダイシング
するために、半導体チップ9とベース基板4のサイズが
等しくなり、半導体装置の小型化を実現することが可能
である。
【0018】また、ベース基板4の上面に実装用の金属
バンプ8を形成するまでをウエハ単位で一括して加工
し、チップサイズに依存した治工具が不要なため、量産
性に優れている。
【0019】また、上記第1の実施の形態に限定され
ず、シリコンウエハ1とベース基板4との間隙を封止す
るのは、毛細管現象を利用できる粘度を有するものであ
れば、いかなる樹脂を用いても可能である。
【0020】次に、本発明の第2の実施の形態にかかる
半導体装置の製造方法について図4を参照して説明す
る。図4(a)は、本発明の第2の実施の形態にかかる
半導体装置の説明図、図4(b)は、本発明の第2の実
施の形態にかかる半導体装置の断面の拡大図である。
【0021】シリコンウエハ1の上面にメッキバンプ3
を形成するまでは、第1の実施の形態の図1(a)及び
図2(a)に示されている工程と同様なので省略する。
メッキバンプ3を形成した後、シリコンウエハ1及びベ
ース基板4と実質的に同一形状にした例えば直径5μm
程度のニッケル等の金属11を含んだ例えばエポキシの
樹脂12の異方性導電膜10を用意する。この異方性導
電膜10をシリコンウエハ1とベース基板4との間に挿
入し、熱を加えて硬化させる。この結果、シリコンウエ
ハ1とベース基板4とが固着される。
【0022】その後、ダイシングするまでは第1の実施
の形態における図1(d)及び図1(e)の工程と同様
なので、省略する。異方性導電膜10は、圧力を加える
とその部分の樹脂12が圧縮され、樹脂12に含まれて
いる金属11が集まる性質を持っている。従って、シリ
コンウエハ1とベース基板4の間に挿入した際、シリコ
ンウエハ1に形成されたメッキバンプ3と接する部分の
異方性導電膜10に圧力が加わるので、図4(b)に示
されるように、その部分の金属11がメッキバンプ3の
上部に集まる。その後、熱を加えるとメッキバンプ3と
金属11とが接続し、更に、金属11とベース基板4の
上面の電極部5が接続するので、結果として、シリコン
ウエハ1とベース基板4とが電気的に接続されることに
なる。
【0023】この異方性導電膜10を用いることによっ
て、シリコンウエハ1とベース基板4との電気的接続を
行うと同時に、シリコンウエハ1とベース基板4との間
隙の樹脂封止を行うことができるので、製造工程数を削
減することが可能である。
【0024】また、上記第2の実施の形態に限定され
ず、異方性導電膜10の樹脂12は熱硬化性のものであ
ればいかなるものでも可能である。また、異方性導電膜
10内に含まれている金属11の種類及び大きさは、上
記第2の実施の形態に限定されない。尚、本発明は、上
記第1及び第2の実施の形態に限定されず、ベース基板
4にはセラミック以外のものを用いてもよい。
【0025】
【発明の効果】本発明によれば、半導体ウエハとベース
基板とを同一切断面でダイシングするために、チップサ
イズパッケージの小型化が実現され、また、ウエハ単位
で一括して組立て工程を行うので、量産性に優れた半導
体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる半導体装置
の製造工程図。
【図2】本発明の第1の実施の形態にかかる半導体装置
の製造工程の断面図。
【図3】本発明の第1の実施の形態にかかる半導体装置
の断面の拡大図。
【図4】(a)本発明の第2の実施の形態にかかる半導
体装置の説明図。 (b)本発明の第2の実施の形態にかかる半導体装置の
断面の拡大図。
【図5】従来のフリップチップ接続による半導体装置の
断面図。
【図6】従来のTAB方式による半導体装置の断面図。
【符号の説明】
1,101…シリコンウエハ、 2,5,7…電極部、 3…メッキバンプ、 4,103…ベース基板、 6…エポキシ樹脂、 8,102,105,116…金属バンプ、 9,101,111…半導体チップ、 10…異方性導電膜、 11…金属、 12,104,115…樹脂、 112…TABテープ、 113…リード、 114…ダム枠

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体ウエハと実質的に同一形状のベー
    ス基板を用意する工程と、前記半導体ウエハの電極部に
    金属バンプを形成する工程と、前記金属バンプを介し
    て、前記半導体ウエハの電極部と前記ベース基板の上面
    の電極部とを電気的に接続する工程と、前記半導体ウエ
    ハと前記ベース基板との間隙を樹脂で封止する工程と、
    前記ベース基板の裏面の電極部に金属バンプを形成する
    工程と、前記半導体ウエハ、樹脂及びベース基板をダイ
    シングする工程とを具備したことを特徴とする半導体装
    置の製造方法。
  2. 【請求項2】 前記半導体ウエハ、樹脂及びベース基板
    をダイシングする工程において、前記半導体ウエハ、樹
    脂及びベース基板を同一切断面で切断することを特徴と
    する請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 前記樹脂は、ポッティング樹脂であるこ
    とを特徴とする請求項1記載の半導体装置の製造方法。
  4. 【請求項4】 半導体ウエハと実質的に同一形状のベー
    ス基板を用意する工程と、前記半導体ウエハの電極部に
    金属バンプを形成する工程と、前記半導体ウエハ及びベ
    ース基板と実質的に同一形状の異方性導電膜を用意する
    工程と、前記半導体ウエハの電極部と前記ベース基板の
    電極部とを電気的に接続するために、前記異方性導電膜
    を前記半導体ウエハと前記ベース基板との間に挿入し固
    着する工程と、前記ベース基板の裏面の電極部に金属バ
    ンプを形成する工程と、前記半導体ウエハ、樹脂及びベ
    ース基板を一括してダイシングする工程とを具備したこ
    とを特徴とする半導体装置の製造方法。
  5. 【請求項5】 前記異方性導電膜は、エポキシ樹脂であ
    ることを特徴とする請求項4記載の半導体装置の製造方
    法。
JP18040096A 1996-07-10 1996-07-10 半導体装置の製造方法 Pending JPH1027827A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18040096A JPH1027827A (ja) 1996-07-10 1996-07-10 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18040096A JPH1027827A (ja) 1996-07-10 1996-07-10 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH1027827A true JPH1027827A (ja) 1998-01-27

Family

ID=16082586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18040096A Pending JPH1027827A (ja) 1996-07-10 1996-07-10 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH1027827A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999004419A1 (fr) * 1997-07-17 1999-01-28 Rohm Co., Ltd. Procede de production de plaquette en semi-conducteur, procede de production de puce de semi-conducteur et carte a circuit integre
WO2000019515A1 (fr) * 1998-09-30 2000-04-06 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
WO2000019514A1 (fr) * 1998-09-28 2000-04-06 Hitachi, Ltd. Boitier de semiconducteur et procede correspondant de soudage de puce
US6348741B1 (en) 2000-02-23 2002-02-19 Hitachi, Ltd. Semiconductor apparatus and a manufacturing method thereof
US6528343B1 (en) * 1999-05-12 2003-03-04 Hitachi, Ltd. Semiconductor device its manufacturing method and electronic device
US6621154B1 (en) 2000-02-18 2003-09-16 Hitachi, Ltd. Semiconductor apparatus having stress cushioning layer
US6888230B1 (en) * 1998-10-28 2005-05-03 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device
US6946723B2 (en) 2000-08-07 2005-09-20 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
WO2007069456A1 (ja) * 2005-12-16 2007-06-21 Olympus Corporation 半導体装置の製造方法
JP2008507844A (ja) * 2004-07-21 2008-03-13 インテル・コーポレーション 複数の電子アセンブリの製造方法
JP2008294382A (ja) * 2007-04-27 2008-12-04 Sumitomo Bakelite Co Ltd 半導体ウエハーの接合方法および半導体装置の製造方法
EP1992016A4 (en) * 2006-02-28 2009-04-08 Texas Instruments Inc FLIP CHIP DEVICE WITH SUPPORT IN CONTROLLED GASKETS
WO2009072493A1 (ja) * 2007-12-04 2009-06-11 Hitachi Chemical Company, Ltd. 感光性接着剤、半導体装置及び半導体装置の製造方法
JP2009290186A (ja) * 2008-05-30 2009-12-10 Powertech Technology Inc 半導体素子の製作方法
US8258017B2 (en) 2007-12-04 2012-09-04 Hitachi Chemical Company, Ltd. Photosensitive adhesive

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207473B1 (en) 1997-07-17 2001-03-27 Rohm Co., Ltd. Process for manufacturing semiconductor wafer, process for manufacturing semiconductor chip, and IC card
WO1999004419A1 (fr) * 1997-07-17 1999-01-28 Rohm Co., Ltd. Procede de production de plaquette en semi-conducteur, procede de production de puce de semi-conducteur et carte a circuit integre
WO2000019514A1 (fr) * 1998-09-28 2000-04-06 Hitachi, Ltd. Boitier de semiconducteur et procede correspondant de soudage de puce
KR100510316B1 (ko) * 1998-09-30 2005-08-25 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조방법, 회로기판 및 전자기기
WO2000019515A1 (fr) * 1998-09-30 2000-04-06 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
US7217992B2 (en) 1998-10-28 2007-05-15 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device
US6888230B1 (en) * 1998-10-28 2005-05-03 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device
US6528343B1 (en) * 1999-05-12 2003-03-04 Hitachi, Ltd. Semiconductor device its manufacturing method and electronic device
US6621154B1 (en) 2000-02-18 2003-09-16 Hitachi, Ltd. Semiconductor apparatus having stress cushioning layer
US6348741B1 (en) 2000-02-23 2002-02-19 Hitachi, Ltd. Semiconductor apparatus and a manufacturing method thereof
US6946723B2 (en) 2000-08-07 2005-09-20 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
US7378333B2 (en) 2000-08-07 2008-05-27 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP4696115B2 (ja) * 2004-07-21 2011-06-08 インテル・コーポレーション 複数の電子アセンブリの製造方法
JP2008507844A (ja) * 2004-07-21 2008-03-13 インテル・コーポレーション 複数の電子アセンブリの製造方法
JP2007165789A (ja) * 2005-12-16 2007-06-28 Olympus Corp 半導体装置の製造方法
WO2007069456A1 (ja) * 2005-12-16 2007-06-21 Olympus Corporation 半導体装置の製造方法
EP1992016A4 (en) * 2006-02-28 2009-04-08 Texas Instruments Inc FLIP CHIP DEVICE WITH SUPPORT IN CONTROLLED GASKETS
JP2008294382A (ja) * 2007-04-27 2008-12-04 Sumitomo Bakelite Co Ltd 半導体ウエハーの接合方法および半導体装置の製造方法
WO2009072493A1 (ja) * 2007-12-04 2009-06-11 Hitachi Chemical Company, Ltd. 感光性接着剤、半導体装置及び半導体装置の製造方法
KR101138742B1 (ko) 2007-12-04 2012-04-24 히다치 가세고교 가부시끼가이샤 감광성 접착제, 반도체 장치 및 반도체 장치의 제조 방법
US8258017B2 (en) 2007-12-04 2012-09-04 Hitachi Chemical Company, Ltd. Photosensitive adhesive
US8349700B2 (en) 2007-12-04 2013-01-08 Hitachi Chemical Company, Ltd. Photosensitive adhesive, semiconductor device and method for manufacturing semiconductor device
CN103021881A (zh) * 2007-12-04 2013-04-03 日立化成工业株式会社 感光性胶粘剂、半导体装置及半导体装置的制造方法
US8507323B2 (en) 2007-12-04 2013-08-13 Hitachi Chemical Company, Ltd. Method of producing semiconductor device with patterned photosensitive adhesive
JP5526783B2 (ja) * 2007-12-04 2014-06-18 日立化成株式会社 半導体装置及び半導体装置の製造方法
JP2009290186A (ja) * 2008-05-30 2009-12-10 Powertech Technology Inc 半導体素子の製作方法

Similar Documents

Publication Publication Date Title
JP3526731B2 (ja) 半導体装置およびその製造方法
JP4595265B2 (ja) 半導体装置の製造方法
US5851845A (en) Process for packaging a semiconductor die using dicing and testing
TW421837B (en) Method for production of semiconductor package
JP4757398B2 (ja) 半導体装置の製造方法
US6376278B1 (en) Methods for making a plurality of flip chip packages with a wafer scale resin sealing step
US7476565B2 (en) Method for forming filling paste structure of WL package
JPH1027827A (ja) 半導体装置の製造方法
KR20050052356A (ko) 반도체장치 및 그 제조방법
KR19990009095A (ko) Le방법을 이용한 칩사이즈 패키지(csp) 제조방법
JP2003332521A (ja) 半導体装置及びその製造方法
KR19980070074A (ko) 반도체 장치의 제조방법
US6054772A (en) Chip sized package
EP2669936B1 (en) Discrete semiconductor device package and manufacturing method
US20210183799A1 (en) Ultra-thin multichip power devices
US20180374780A1 (en) Process for manufacturing a flip chip semiconductor package and a corresponding flip chip package
JP2002110856A (ja) 半導体装置の製造方法
JP2004282042A (ja) 半導体デバイスのアセンブリ法
JP2001332663A (ja) フリップ・チップ実装用バインダー及びこれを用いた半導体装置の製造方法
US20030036257A1 (en) Semiconductor device manufacturing method
JPH11121641A (ja) 半導体装置及びその製造方法
JP3330890B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP2000200800A (ja) 半導体装置及びその製造方法
JP2004327554A (ja) 半導体装置及びその製造方法
TW200401413A (en) New package system for discrete devices