WO2007069456A1 - 半導体装置の製造方法 - Google Patents

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Kazuaki Kojima
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Olympus Corporation
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a dicing process for a semiconductor device having a heterogeneous bonded substrate.
  • the manufacturing method of the solid-state imaging device disclosed in the above Japanese Patent Application Laid-Open No. 2003-116066 and the like is a substrate dicing method for a solid-state imaging device formed by bonding a transparent substrate, and is a V-type dicing blade After forming a V-groove using half dicing, the width of the V-groove is narrower than that!
  • a chamfered portion is formed on the outer peripheral edge portion (for example, the upper surface side of the transparent substrate).
  • a chamfered portion can be formed on the outer peripheral edge of the upper surface of the transparent substrate by a dicing process for dividing into individual pieces.
  • the transparent substrate hits another component such as a lens block
  • component damage such as chipping of the transparent substrate. Therefore, by forming the chamfered portion as described above at the outer peripheral edge of the upper surface of the transparent substrate, it is possible to suppress damage to parts such as the transparent substrate being chipped.
  • the present invention has been made in view of the above-described points, and an object of the present invention is to reduce chipping or suppress the occurrence of chipping in a dicing process of a heterogeneous bonded substrate. Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device that contributes to an improvement in yield and can manufacture a semiconductor device having high reliability.
  • a method of manufacturing a semiconductor device includes a heterogeneous junction formed by a semiconductor substrate and a heterogeneous substrate having a material force other than a semiconductor bonded to the surface of the semiconductor substrate.
  • Shape a groove with the above depth A first dicing step to be formed, and a second dicing step in which the entire heterogeneous bonded substrate is cut along the groove to separate the plurality of semiconductor chips.
  • FIG. 1 is a side view showing a schematic configuration of a final form of a semiconductor device manufactured by a manufacturing method to which the present invention is applied.
  • FIG. 2 is a cross-sectional view illustrating the first dicing step, illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view illustrating the second dicing step, illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention, in which a part of a semiconductor chip in a semiconductor device separated by a two-stage dicing process ( Sectional drawing which shows only a dicing area
  • FIG. 5 is a diagram for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention, showing a first dicing (etching) step, and providing an etching mask on the back surface side of the semiconductor substrate. Sectional drawing which shows the state which has arrange
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device of the second embodiment of the present invention, and a sectional view showing a state after the completion of the first dicing (etching) step.
  • FIG. 7 is a cross-sectional view showing the second dicing step, illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 8 is a diagram for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention, wherein a part of a semiconductor chip in a semiconductor device separated by a two-stage dicing process ( Sectional drawing which shows only a dicing area
  • FIG. 9 is a diagram for explaining a method for manufacturing a semiconductor device according to a third embodiment of the present invention, showing a first dicing (etching) step, and providing an etching mask on the back surface side of the semiconductor substrate. Sectional drawing which shows the state which has arrange
  • FIG. 10 is a view for explaining the method for manufacturing the semiconductor device of the third embodiment of the present invention, and a sectional view showing a state after the completion of the first dicing (etching) step.
  • FIG. 11 is a diagram for explaining the method for manufacturing the semiconductor device of the third embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a second dicing step.
  • FIG. 12 is a view for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention, and is a part of the semiconductor chip in the semiconductor device separated into pieces by a two-stage dicing process Sectional drawing which shows (only the dicing area vicinity).
  • FIG. 1 is a side view showing a schematic configuration of a final form of a semiconductor device manufactured by a manufacturing method to which the present invention is applied.
  • a semiconductor device 1 manufactured by applying the present invention has a transparent substrate 11 such as a glass substrate and a semiconductor substrate 12 such as silicon bonded together with an adhesive 15 or the like. And a heterogeneous bonded substrate to be formed.
  • an external connection terminal 14 is formed for taking out a signal from a circuit formed on the surface of the semiconductor substrate 12 to the outside.
  • the external connection terminal 14 is electrically connected via a pad electrode (not shown) formed on the surface of the semiconductor substrate 12 and a substrate through electrode (not shown).
  • a notch 12c is formed in the outer peripheral edge of the outer surface on the back surface side of the semiconductor substrate 12.
  • FIG. 2 to 4 are diagrams for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a first dicing step.
  • FIG. 3 is a cross-sectional view showing a second dicing process.
  • FIG. 4 is a cross-sectional view showing a part of a semiconductor chip (only in the vicinity of a dicing region) in a semiconductor device separated by a two-stage dicing process.
  • the manufacturing method of the semiconductor device of this embodiment is such that the dicing process is performed in two stages. In the present embodiment, both the first dicing process and the second dicing process in the two-stage dicing process are performed by mechanical processing.
  • a semiconductor wafer including the semiconductor substrate 12 to be subjected to dicing is formed.
  • This semiconductor wafer is a semiconductor device manufactured using the manufacturing method of this embodiment, that is, a semiconductor wafer in which a plurality of semiconductor substrate portions of a solid-state imaging device are formed.
  • a heterogeneous bonded substrate is formed on the surface of the semiconductor wafer by bonding a transparent substrate with an adhesive or the like.
  • the dicing process in the present embodiment is a specific form of the dicing process for dicing a plurality of semiconductor chips by dicing the dissimilar bonded substrate.
  • a predetermined dicing region W1 of the semiconductor substrate 12 such as silicon in the heterogeneous bonded substrate 10 (FIG. 2). 2) using the first dicing blade 21 for the semiconductor substrate at the two edge portions of the both ends.
  • two grooves 12a and 12b are formed on the outer surface (back surface side) of the semiconductor substrate 12.
  • the dicing by the first dicing blade 21 is such that the outer surface force on the back surface side of the semiconductor substrate 12 is at least approximately half the plate thickness T (see FIG. 2) of the semiconductor substrate 12. Dicing is performed up to a depth (for example, a depth D shown in FIG. 2).
  • a depth D shown in FIG. 2 two grooves 12a and 12b having a depth D force are formed on the outer surface on the back surface side of the semiconductor substrate 12, as shown in FIG.
  • the depth D of the two grooves 12a and 12b formed in the first dicing step may be approximately half or more than the plate thickness T of the semiconductor substrate 12.
  • dicing may be performed to a depth that does not damage the dicing blade 21 for the semiconductor substrate, with a depth that extends beyond the bonding surface S to the transparent substrate 11.
  • the first dicing blade 21 is for a semiconductor substrate as described above, and a blade having the optimum width, material, and the like for dicing the semiconductor substrate is used.
  • the first dicing blade 21 is of a narrow type in which the width is set narrower than the second dicing blade 22 (see FIG. 3) used in the second dicing process described later. Things are used.
  • the second dicing is performed on the heterogeneous bonded substrate 10 that has undergone the first dicing step described above.
  • the region W2 (see FIG. 3) sandwiched between the two grooves 12a and 12b formed on the outer surface of the semiconductor substrate 12 in the first dicing step described above is described above.
  • Dicing is performed using a second dicing blade 22 for a transparent substrate that is wider than the first dicing blade 21.
  • the second dicing step is a step of dicing into a plurality of semiconductor chips by dicing the entire back surface side of the semiconductor substrate 12 to the transparent substrate 11, that is, the entire heterogeneous bonded substrate 10.
  • the second dicing blade 22 is for a transparent substrate as described above, and has a width, material, and the like that are optimal for dicing the transparent substrate.
  • the second dicing step by the second dicing blade 22 is also performed on the back surface side of the semiconductor substrate 12.
  • the present invention is not limited to this.
  • the second dicing step is performed from the front surface side of the transparent substrate 11. It ’s okay.
  • each semiconductor chip 16 separated by the second dicing has a notch 12c formed on the outer peripheral edge of the back surface side of the semiconductor substrate 12. As shown in FIG. The formation of the notch 12c has the effect of suppressing the occurrence of chipping.
  • the individual semiconductor chips 16 separated into a plurality of pieces as described above are manufactured as solid-state imaging devices (semiconductor devices) 1 packaged in a chip size.
  • the dicing blade (21, 22) having the optimum configuration for each of the semiconductor substrate 12 and the transparent substrate 11 is used for two-stage dicing, that is, the semiconductor substrate 12 first. After the first dicing step for dicing only this side, the second dicing step for dicing the entire dissimilar bonded substrate is divided into a plurality of semiconductor chips 16.
  • FIGS. 5 to 8 are diagrams for explaining a method of manufacturing a semiconductor device according to the second embodiment of the present invention.
  • 5 and 6 are cross-sectional views showing the first dicing (etching) step
  • FIG. 5 shows a state in which an etching mask is arranged on the back side of the semiconductor substrate.
  • FIG. 6 shows a state after the completion of the first dicing (etching) step.
  • FIG. 7 is a cross-sectional view showing the second dicing step.
  • FIG. 8 is a cross-sectional view showing a part of a semiconductor chip (only in the vicinity of a dicing region) in a semiconductor device singulated by a two-stage dicing process.
  • the semiconductor device manufacturing method of the present embodiment also performs the dicing process in two stages, as in the first embodiment.
  • the first dicing process is performed by chemical processing such as etching
  • the second dicing process is performed by mechanical processing.
  • the transparent substrate 11 is diced by mechanical processing using a dicing blade, so that a plurality of semiconductor chips 16 are separated.
  • the transparent substrate 11 is bonded to the surface of the heterogeneous bonded substrate 10 to be diced prior to the dicing step, that is, the semiconductor wafer (semiconductor substrate 12).
  • the heterogeneous bonded substrate 10 is formed in the same manner as in the first embodiment described above.
  • the heterogeneous bonded substrate 10 is subjected to two-stage dicing by chemical processing and mechanical processing to divide a plurality of semiconductor chips into individual pieces.
  • a portion of the heterogeneous bonded substrate 10 excluding a predetermined dicing region W3 (see FIG. 5) of the semiconductor substrate 12 such as silicon is etched mask 23. Cover with.
  • the back surface side force etching process is performed on the dicing region W3 of the semiconductor substrate 12.
  • a groove 12d having a trapezoidal cross section is formed in the dicing region W3 on the back surface side of the outer surface of the semiconductor substrate 12, as shown in FIG.
  • This etching process may be wet etching using an etching solution such as TMAH solution or KOH solution, or may be dry etching.
  • anisotropic etching is preferred in the present embodiment.
  • the cross-sectional shape of the portion subjected to the above-described etching treatment becomes a tapered cross-sectional shape as shown in FIG. 6 in anisotropic wet etching using a TMAH solution or a KOH solution. In anisotropic dry etching, it is formed substantially vertically.
  • an etching stopper layer 17 is formed on the surface of the semiconductor substrate 12, which is a bonding surface with the transparent substrate 11. Etching is stopped by the etching stop layer 17.
  • the etching stop layer 17 is, for example, an oxide film or a metal film.
  • second dicing is performed on the heterogeneous bonded substrate 10 that has undergone the first dicing step described above.
  • the cross section formed on the outer surface of the semiconductor substrate 12 in the first dicing step described above is a region W4 (see FIG. 7) at the bottom of the trapezoidal groove 12d.
  • dicing is performed using the second die cinder blade 22 for the transparent substrate.
  • the second dicing blade 22 has the optimum width, material, etc. for dicing the transparent substrate 11, similar to that used in the second dicing step in the first embodiment described above. A dicing blade that also has a force is used.
  • each semiconductor chip 16 separated by the second dicing step has an end face 12e formed on the outer periphery of the side surface of the semiconductor substrate 12.
  • the first dicing process is performed by an etching process that is a mechanical process
  • the second dicing process is performed by a dicing blade that is a mechanical process. Do the dicing.
  • the semiconductor (silicon) is removed by the etching process within the range of the predetermined dicing region W3 (region other than the portion covered with the etching mask 23). Will be. Therefore, when the second dicing is performed in the second dicing step, no chipping occurs on the end face 12e of the semiconductor substrate 12.
  • the etching stop layer 17 is provided at the joint portion between the semiconductor substrate 12 and the transparent substrate 11, the adhesive 15 or the like used for bonding is etched. It is possible to prevent problems such as exposure to an etching solution or the like during processing.
  • FIGS. 9 to 12 are diagrams for explaining a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • 9 and 10 are cross-sectional views showing a first dicing (etching) process, and FIG. 9 shows a state in which an etching mask is arranged on the back surface side of the semiconductor substrate.
  • FIG. 10 is a cross-sectional view showing a state after completion of the first dicing (etching) step.
  • FIG. 11 is a cross-sectional view showing the second dicing step.
  • FIG. 12 is a cross-sectional view showing a part of the semiconductor chip (only in the vicinity of the dicing region) in the semiconductor device separated by the two-stage dicing process.
  • the semiconductor device manufacturing method also performs the dicing process in two stages as in the first and second embodiments described above.
  • the first dicing process is performed by chemical processing such as etching
  • the second dicing process is performed by mechanical processing.
  • the form of the etching mask in the first dicing process is different.
  • both edge portions of the dicing region of the semiconductor substrate 12 are chemically processed (wet etching or dry etching).
  • a wide second dicing blade 22 is used for mechanical processing.
  • the semiconductor substrate 12 and the transparent substrate 11 are diced together to be separated into a plurality of semiconductor chips 16.
  • the heterogeneous bonded substrate 10 to be diced prior to the dicing step that is, the heterogeneous bonded substrate 10 in a form in which the transparent substrate 11 is bonded to the surface of the semiconductor wafer is formed. This is the same as in the first and second embodiments described above.
  • the heterogeneous bonded substrate 10 is formed without providing an etching stop layer.
  • the heterogeneous bonded substrate 10 is subjected to two-stage dicing by chemical processing and mechanical processing to divide a plurality of semiconductor chips into individual pieces.
  • a portion of the heterogeneous bonded substrate 10 excluding a predetermined dicing region W5 (see FIG. 9) of the semiconductor substrate 12 such as silicon is etched mask 23A. Cover with. In this state, the dicing area W5 of the semiconductor substrate 12 is etched from the back side.
  • V grooves 12f having a V-shaped cross section are formed as shown in FIG.
  • the depth of the V-groove 12f is set so that the back surface side force of the semiconductor substrate 12 does not reach the bonding surface with the transparent substrate 11.
  • the depth setting of the V groove 12f by the etching process does not reach the transparent substrate 11, but if it is performed in a range, the depth is set to a portion immediately before reaching the transparent substrate 11. Preferred to set to.
  • the etching process itself is substantially the same as the etching process in the first dicing process of the second embodiment described above.
  • the cross-sectional shape of the portion etched as described above is a tapered (V-shaped) cross-sectional shape as shown in Fig. 10 in anisotropic wet etching using a TMAH solution or KOH solution. It becomes. In anisotropic dry etching, it is formed substantially vertically.
  • second dicing is performed on the heterogeneous bonded substrate 10 that has undergone the first dicing step described above.
  • the width of the two V grooves 12f formed on the outer surface of the semiconductor substrate 12 in the first dicing step described above, for example, for the transparent substrate in the region W6 (see FIG. 11) Use the second dicing blade 22 to Dicing is performed as shown.
  • the heterogeneous bonded substrate 10 is divided into a plurality of semiconductor chips as shown in FIG.
  • the second dicing blade 22 has the optimum width and material for dicing the transparent substrate 11 in the same manner as that used in the second dicing step in the first and second embodiments described above. A dicing blade with equal force is used.
  • Each individual semiconductor chip 16 separated through the second dicing process has a chamfered portion 12g formed on the outer peripheral edge portion on the back surface side of the semiconductor substrate 12 as shown in FIG. Ru
  • the first dicing process is performed by chemical processing (etching process) as in the second embodiment, and the second dicing process is performed by mechanical processing (using a dicing blade). Dicing).
  • two V grooves 12f are formed by using different etching masks 23A in the first dicing step.
  • the depth of the two V grooves 12f formed in the semiconductor substrate 12 is set so that the semiconductor substrate 12 and the transparent substrate 11 do not reach the bonding surface. Even if an etching stop layer is not provided, it is possible to prevent such a problem that the adhesive for bonding the substrates 11 and 12 is exposed to the etching solution or the like during the etching process. In addition, the same effects as those of the second embodiment described above can be obtained.
  • the heterogeneous bonded substrate 10 a heterogeneous bonded substrate formed by bonding a semiconductor substrate 12 such as silicon and a transparent substrate 11 such as glass is used.
  • a semiconductor substrate 12 such as silicon
  • a transparent substrate 11 such as glass
  • an adhesive, heat welding, anodic bonding, or the like is used as means for bonding the substrates 11 and 12.
  • the semiconductor substrate 12 in addition to the above-described silicon substrate, for example, a compound semiconductor substrate such as GaAs may be used.
  • the substrate bonded to the semiconductor substrate 12 is for example, a transparent substrate made of quartz or plastic may be used, or a ceramic substrate may be a glass epoxy substrate.
  • an optical sensor device such as a solid-state imaging device
  • a transparent substrate for the necessary force S to irradiate light to the light receiving unit
  • a general semiconductor device other than the solid-state imaging device Of course, it is not always necessary to use a transparent substrate.
  • the present invention is not limited to the above-described embodiments, and various modifications and applications can be implemented without departing from the spirit of the invention.
  • the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent requirements. For example, even if all the constituent requirements shown in the above embodiment are deleted, the problem described in the column of the problem to be solved by the invention can be solved, and the effect of the invention is described. If the above effect is obtained, a configuration in which this configuration requirement is deleted can be extracted as an invention.

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Abstract

本発明は、異種接合基板のダイシング工程においてチッピングを低減あるいは発生を抑止することで歩留まりの向上に寄与し高信頼性を備えた半導体装置を製造する半導体装置の製造方法を提供することを目的とし、そのために半導体基板と該半導体基板の表面に貼り合わせた半導体以外の材料からなる異種基板とにより形成される異種接合基板を有して構成される半導体装置の製造方法であって、異種接合基板を半導体チップ化するためのダイシング工程は、半導体基板の表面に対して少なくとも当該半導体基板の厚さの半分以上の深さを有する溝を形成する第１のダイシング工程と、溝に沿って異種接合基板全体を切断することで複数の半導体チップに分離する第２のダイシング工程とを備える。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] この発明は、半導体装置の製造方法、詳しくは異種接合基板を有する半導体装置 のダイシング工程を含む半導体装置の製造方法に関するものである。
背景技術
[0002] 近年、電子スチルカメラやデジタルビデオカメラ等の電子カメラのほかに、電子手帳 や携帯電話等の小型電子機器等に搭載される付加機能としての小型カメラ等、各種 の電子機器において固体撮像装置等の半導体装置の需要が大きくなつている。
[0003] これら各種の電子機器においては、例えばチップサイズパッケージ（CSP ; Chip Si ze Package)化などの技術による半導体装置の小型化が急速に進んでいる。特に、 固体撮像装置においては、撮像素子等の素子を形成した半導体基板と透明基板と を貼り合わせて形成される異種接合基板に対して加工を施し、ダイシング工程を経る ことで最終的に半導体装置の一部を構成するための半導体チップを個片化する製 造方法、例えばウェハレベルチップサイズパッケージ (WL— CSP)等については、 例えば特開 2003— 116066号公報等によって、従来より種々の提案がなされている
[0004] 上記特開 2003— 116066号公報等によって開示されている固体撮像装置の製造 方法は、透明基板を接着して形成される固体撮像装置の基板ダイシング方法であつ て、 V型のダイシングブレードを用いてハーフダイシングを行なって V溝を形成した後 、この V溝の幅よりも狭!、幅のダイシングブレードを用いてフルダイシングを行なうこと によって、個片化された半導体基板の一方の面 (例えば透明基板の上面側）の外周 縁部に面取り部を形成する製造方法である。
[0005] これによれば、個片化のためのダイシング工程によって、透明基板の上面外周縁 部に面取り部を形成することができるというものである。
[0006] つまり、面取り部を有して形成された固体撮像装置を対応する電子機器に組み込 む工程において、例えば透明基板がレンズブロック等の他の構成部材に当たり、当 該透明基板が欠けてしまう等の部品破損の可能性がある。したがって、上述のような 面取り部を透明基板の上面外周縁部に形成することによって、当該透明基板が欠け てしまう等の部品破損を抑止することができる。
[0007] ところが、上記特開 2003— 116066号公報によって開示されている手段によれば 、上述したように透明基板の側に生じるチッビング (欠け)等による部品破損を抑止す ることはできるが、しかし、当該公報によれば、撮像素子等が形成された半導体基板 の側のチッビング (欠け）を抑止することにつ ヽては考慮されて ヽな 、。したがって、 当該手段では、半導体基板にチッビング (欠け)が発生することも考えられる。
[0008] つまり、例えばガラス板等の透明基板と、シリコン等の半導体基板との異種材料で は、材料によってダイシングによるチッビング量や最適なダイシングブレード幅及び 材質などが大きく異なる。
[0009] したがって、半導体基板を透明基板切断用のダイシングブレードを用いて切断する 場合には、チッビングが大きくなつてしまうことからデバイス領域に及んでしまうことに なってしまう。
[0010] また、透明基板を半導体切断用のダイシングブレードを用いて切断する場合には、 時間が力かってしまったり、場合によってはダイシングブレードが破損してしまう等の 不具合が発生することがある。
[0011] 本発明は、上述した点に鑑みてなされたものであって、その目的とするところは、異 種接合基板のダイシング工程にぉ 、て、チッビングを低減しあるいはチッビングの発 生を抑止することにより歩留まりの向上に寄与し、高い信頼性を備えた半導体装置を 製造し得る半導体装置の製造方法を提供することである。
発明の開示
課題を解決するための手段
[0012] 上記目的を達成するために、本発明による半導体装置の製造方法は、半導体基板 とこの半導体基板の表面に貼り合わせた半導体以外の材料力 なる異種基板とによ り形成される異種接合基板を有して構成される半導体装置の製造方法であって、前 記異種接合基板を半導体チップィ匕するためのダイシング工程は、前記半導体基板 の表面に対して少なくとも当該半導体基板の厚さの半分以上の深さを有する溝を形 成する第 1のダイシング工程と、前記溝に沿って異種接合基板全体を切断することで 複数の半導体チップに分離する第 2のダイシング工程とを備えることを特徴とする。 図面の簡単な説明
[図 1]図 1は、本発明を適用した製造方法により製造される半導体装置の最終的な形 態の概略構成を示す側面図。
[図 2]図 2は、本発明の第 1の実施形態の半導体装置の製造方法を説明する図であ つて、第 1のダイシング工程を示す断面図。
[図 3]図 3は、本発明の第 1の実施形態の半導体装置の製造方法を説明する図であ つて、第 2のダイシング工程を示す断面図。
[図 4]図 4は、本発明の第 1の実施形態の半導体装置の製造方法を説明する図であ つて、 2段階のダイシング工程により個片化された半導体装置における半導体チップ の一部 (ダイシング領域近傍のみ）を示す断面図。
[図 5]図 5は、本発明の第 2の実施形態の半導体装置の製造方法を説明する図であ つて、第 1のダイシング (エッチング）工程を示し、半導体基板の裏面側にエッチング マスクを配置した状態を示す断面図。
[図 6]図 6は、本発明の第 2の実施形態の半導体装置の製造方法を説明する図であ つて、第 1のダイシング (エッチング)工程完了後の状態を示す断面図。
[図 7]図 7は、本発明の第 2の実施形態の半導体装置の製造方法を説明する図であ つて、第 2のダイシング工程を示す断面図。
[図 8]図 8は、本発明の第 2の実施形態の半導体装置の製造方法を説明する図であ つて、 2段階のダイシング工程により個片化された半導体装置における半導体チップ の一部 (ダイシング領域近傍のみ）を示す断面図。
[図 9]図 9は、本発明の第 3の実施形態の半導体装置の製造方法を説明する図であ つて、第 1のダイシング (エッチング）工程を示し、半導体基板の裏面側にエッチング マスクを配置した状態を示す断面図。
[図 10]図 10は、本発明の第 3の実施形態の半導体装置の製造方法を説明する図で あって、第 1のダイシング (エッチング)工程完了後の状態を示す断面図。
[図 11]図 11は、本発明の第 3の実施形態の半導体装置の製造方法を説明する図で あって、第 2のダイシング工程を示す断面図。
[図 12]図 12は、本発明の第 3の実施形態の半導体装置の製造方法を説明する図で あって、 2段階のダイシング工程により個片化された半導体装置における半導体チッ プの一部 (ダイシング領域近傍のみ）を示す断面図。
発明を実施するための最良の形態
[0014] 以下、図示の実施の形態によって本発明を説明する。
[0015] まず、本発明の実施形態を説明する前に、本発明を適用することにより製造される 半導体装置の概略的な構成を説明する。
[0016] 図 1は、本発明を適用した製造方法により製造される半導体装置の最終的な形態 の概略構成を示す側面図である。
[0017] 図 1に示すように、本発明を適用することにより製造される半導体装置 1は、ガラス 基板等の透明基板 11とシリコン等の半導体基板 12とを接着剤 15等により貼り合わ せて形成される異種接合基板とによって構成される。
[0018] 異種接合基板の半導体基板 12の裏面には、半導体基板 12の表面に形成した回 路からの信号を外部に取り出すために外部接続端子 14が形成されている。この外部 接続端子 14は、半導体基板 12の表面に形成されたパッド電極（図示せず)と基板貫 通電極（図示せず）とを介して電気的に接続されている。
[0019] そして、半導体基板 12の裏面側の外表面の外周縁部には切欠部 12cが形成され ている。
[0020] 次に、このような形態の半導体装置を製造する際の製造方法についての各実施形 態を以下に説明する。
[0021] なお、以下に説明する各実施形態においては、半導体装置としての固体撮像装置 を製造する場合を例に挙げて説明する。
[0022] 図 2〜図 4は、本発明の第 1の実施形態の半導体装置の製造方法を説明する図で ある。このうち、図 2は、第 1のダイシング工程を示す断面図である。図 3は、第 2のダ イシング工程を示す断面図である。図 4は、 2段階のダイシング工程により個片化され た半導体装置における半導体チップの一部 (ダイシング領域近傍のみ)を示す断面 図である。 [0023] 本実施形態の半導体装置の製造方法は、ダイシング工程を 2段階で行なうようにす るものである。そして、本実施形態では、この 2段階のダイシング工程における第 1の ダイシング工程と第 2のダイシング工程とを、共に機械的加工により行なうものとして いる。
[0024] 半導体装置の製造方法における工程にあって、ダイシング工程に先立って、まず、 ダイシングを行なう対象となる半導体基板 12からなる半導体ウェハーを形成する。こ の半導体ウェハーは、本実施形態の製造方法を用いて製造される半導体装置、即ち 固体撮像装置の半導体基板部分が複数形成された形態の半導体ウェハーである。 この半導体ウェハーの表面に透明基板を接着剤等により接合した形態の異種接合 基板を形成する。
[0025] 本実施形態におけるダイシング工程は、この異種接合基板をダイシングすることで 、複数の半導体チップを個片化するダイシング工程にっ 、ての具体的な形態である
[0026] 即ち、本実施形態の製造方法におけるダイシング工程のうち第 1のダイシング工程 では、図 2に示すように異種接合基板 10のうちシリコン等の半導体基板 12の所定の ダイシング領域 W1 (図 2参照）の両端縁部の 2箇所に対して半導体基板用の第 1の ダイシングブレード 21を用いて図 2の矢印 X方向へのダイシングを行なう。これにより 、図 3に示すように半導体基板 12の外表面 (裏面側）には、二つの溝 12a, 12bが形 成される。
[0027] この場合にお 、て、第 1のダイシングブレード 21によるダイシングは、半導体基板 1 2の裏面側の外表面力も少なくとも当該半導体基板 12の板厚 T (図 2参照）の略半分 以上の深さ（例えば図 2に示す符号 Dの深さ）までのダイシングが行なわれる。これに より、半導体基板 12の裏面側の外表面には、図 2に示すように深さ D力もなる二つの 溝 12a, 12bが形成される。
[0028] 上述したように、第 1のダイシング工程で形成される二つの溝 12a, 12bの深さ Dは 、半導体基板 12の板厚 Tに対して略半分以上となればよい。
[0029] したがって、上述の図 2に示す例に限らず、例えば半導体基板 12の裏面側の外表 面から当該半導体基板 12と透明基板 11との接合面 S (図 2参照）に力かる程度まで、 即ち半導体基板 12の板厚 T分をダイシングしても構わな 、。
[0030] また、さらに、半導体基板用のダイシングブレード 21が破損しない程度の深さまで、 当該接合面 Sを超えて透明基板 11にまでカゝかる深さでダイシングしても構わな ヽ。
[0031] なお、第 1のダイシングブレード 21は、上述のように半導体基板用のものであって、 半導体基板のダイシングを行なうのに最適な幅や材質等力 なるものが用いられる。
[0032] 具体的には、例えば第 1のダイシングブレード 21は、後述する第 2のダイシングェ 程で用いる第 2のダイシングブレード 22 (図 3参照）と比べて幅が狭く設定される幅狭 タイプのものが用いられる。
[0033] 次の工程では、上述の第 1のダイシング工程を経た異種接合基板 10に対して第 2 のダイシングをおこなう。この第 2のダイシング工程では、上述の第 1のダイシングェ 程にて半導体基板 12の外表面上に形成された二つの溝 12a, 12bに挟まれた領域 W2 (図 3参照）に対して、上述の第 1のダイシングブレード 21よりも幅広タイプの透明 基板用の第 2のダイシングブレード 22を用いてダイシングを行なう。この第 2のダイシ ング工程は、半導体基板 12の裏面側カゝら透明基板 11まで、即ち当該異種接合基板 10の全体をダイシングすることにより複数の半導体チップに個片化する工程である。
[0034] なお、第 2のダイシングブレード 22は、上述のように透明基板用のものであって、透 明基板のダイシングを行なうのに最適となる幅や材質等力もなるものが用いられる。
[0035] なお、ここで、第 2のダイシングブレード 22による第 2のダイシング工程は、半導体 基板 12の裏面側力も行なうものとしているが、これに限らず、例えば透明基板 11の 表面側から行なっても構わな 、。
[0036] この第 2のダイシングにより個片化された個々の半導体チップ 16は、図 4に示すよう に半導体基板 12の裏面側の外周縁部に切欠部 12cが形成されることになる。この切 欠部 12cが形成されることにより、チッビングの発生が抑止されるという効果を有する
[0037] 以上のようにして複数に個片化された個々の半導体チップ 16は、チップサイズにパ ッケージングされた固体撮像装置 (半導体装置） 1として製造される。
[0038] 以上説明したように上記第 1の実施形態によれば、半導体基板 12と、これとは異な る異種基板である透明基板 11とが接合された形態の異種接合基板 10を有する半導 体装置 1の製造方法において、半導体基板 12及び透明基板 11の両基板のそれぞ れに最適となる形態のダイシングブレード（21, 22)を用いて 2段階のダイシング、即 ち最初に半導体基板 12の側のみをダイシングする第 1のダイシング工程の後、続ヽ て異種接合基板全体をダイシングする第 2のダイシング工程により、複数の半導体チ ップ 16に個片化するようにして 、る。
[0039] これにより、ダイシング工程において半導体基板 12及び透明基板 11の両基板に生 じるチッビング量を低減させ、あるいはチッビングの発生を抑えながら、半導体チップ
16の個片化をおこなうことができる。
[0040] したがって、この半導体チップを用いて構成される固体撮像装置 (半導体装置） 1の 製造の歩留まりの向上に寄与することができると同時に、信頼性の高い半導体装置 を製造することができる。
[0041] 特に、 CSP (チップサイズパッケージ； Chip Size Package)等の小型実装には非常 に有効である。
[0042] 次に、本発明の第 2の実施形態の半導体装置の製造方法について、以下に説明 する。
[0043] 図 5〜図 8は、本発明の第 2の実施形態の半導体装置の製造方法を説明する図で ある。このうち、図 5,図 6は、第 1のダイシング (エッチング）工程を示す断面図であつ て、図 5は半導体基板の裏面側にエッチングマスクを配置した状態を示している。図 6は、第 1のダイシング (エッチング）工程完了後の状態を示している。図 7は、第 2の ダイシング工程を示す断面図である。図 8は、 2段階のダイシング工程により個片化さ れた半導体装置における半導体チップの一部 (ダイシング領域近傍のみ)を示す断 面図である。
[0044] 本実施形態の半導体装置の製造方法も、上述の第 1の実施形態と同様にダイシン グ工程を 2段階で行なうようにするものである。ただし、本実施形態では、第 1のダイ シング工程をエッチング処理等の化学的加工によって行な 、、第 2のダイシング工程 を機械的加工により行なうものとして 、る。
[0045] 具体的には、例えば第 1のダイシング工程においては、図 5,図 6に示すように半導 体基板 12のダイシング領域をィ匕学的加工により除去した後、図 7,図 8に示すように 第 2のダイシング工程にぉ 、て、透明基板 11をダイシングブレードを用いて機械的 加工によりダイシングすることによって、複数の半導体チップ 16に個片化する。
[0046] 本実施形態の半導体装置の製造方法について、さらに詳しく説明する。
[0047] 半導体装置の製造方法における工程にあって、ダイシング工程に先立ちダイシン グを行なう対象となる異種接合基板 10、即ち半導体ウェハー（半導体基板 12)の表 面に透明基板 11を接合した形態の異種接合基板 10を形成するのは、上述の第 1の 実施形態と同様である。
[0048] 本実施形態においては、この異種接合基板 10に対して化学的加工及び機械的加 ェによる 2段階のダイシングを行なって、複数の半導体チップを個片化する。
[0049] まず、第 1のダイシング工程においては、図 5に示すように異種接合基板 10のうち シリコン等の半導体基板 12の所定のダイシング領域 W3 (図 5参照）を除く部分をエツ チングマスク 23で覆った状態にする。この状態で、半導体基板 12のダイシング領域 W3を裏面側力 エッチング処理を行なう。これにより、当該半導体基板 12の外表面 の裏面側のダイシング領域 W3には、図 6に示すように断面が台形状の溝部 12dが 形成される。
[0050] このエッチング処理は、例えば TMAH溶液や KOH溶液等のエッチング液を用い るウエットエッチングでもよ 、し、ドライエッチングとしても良 、。
[0051] また、異方性エッチングあるいは等方性エッチングの 、ずれでも可能である力 エツ チング形状を考慮すると、本実施形態においては、異方性エッチングの方が好まし い。
[0052] 上述のエッチング処理がなされた部分の断面形状は、 TMAH溶液や KOH溶液を 用いる異方性ウエットエッチングでは、図 6に示すようにテーパー状の断面形状となる 。また、異方性ドライエッチングでは、略垂直に形成されることになる。
[0053] なお、半導体基板 12の表面であって、透明基板 11との貼り合わせ面となるがわの 表面には、エッチング停止層 17が形成されている。このエッチング停止層 17によつ てエッチングは停止されることになる。このエッチング停止層 17としては、例えば酸ィ匕 膜や金属膜等である。
[0054] ただし、半導体基板 12とエッチングされない異種基板との貼り合わせによって形成 される異種接合基板の場合には、特にエッチング停止層を設ける必要はないが、基 板同士の貼り合わせを行なう際に榭脂等の接着剤を介する場合には、エッチング停 止層を設けた方が望ましい。
[0055] 次の工程では、上述の第 1のダイシング工程を経た異種接合基板 10に対して第 2 のダイシングをおこなう。この第 2のダイシング工程では、上述の第 1のダイシングェ 程にて半導体基板 12の外表面上に形成された断面が台形状の溝部 12dの底辺部 の領域 W4 (図 7参照）に対して、図 7に示すように透明基板用の第 2のダイシンダブ レード 22を用いてダイシングを行なう。これ〖こより、当該異種接合基板 10は、図 8に 示すように複数の半導体チップに個片化される。
[0056] なお、第 2のダイシングブレード 22は、上述の第 1の実施形態における第 2のダイシ ング工程で用いたものと同様に、透明基板 11をダイシングするのに最適な幅及び材 質等力もなるダイシングブレードが用いられる。
[0057] この第 2のダイシング工程を経ることにより個片化された個々の半導体チップ 16は、 図 8に示すように半導体基板 12の側面の外周に端面 12eが形成される。
[0058] 以上説明したように上記第 2の実施形態によれば、上述の第 1の実施形態と略同様 の効果を得ることができる。
[0059] また、本実施形態にぉ 、ては、第 1のダイシング工程をィ匕学的加工であるエツチン グ処理により行な 、、第 2のダイシング工程を機械的加工であるダイシングブレードに よるダイシングを行なうようにして 、る。
[0060] これにより、第 1のダイシング工程にぉ 、て、所定のダイシング領域 W3 (エッチング マスク 23で覆われる部分以外の領域)の範囲内では、半導体 (シリコン）が、エツチン グ処理で除去されることになる。したがって、第 2のダイシング工程にて、第 2のダイシ ングをおこなつたときに、半導体基板 12の端面 12eにチッビングが発生することはな い。
[0061] また、本実施形態においては、機械的加工によるダイシングを 1回行なうだけで済 むことから、工程の簡略ィ匕となる。これと同時に、機械カ卩ェによるダイシングを行なう 際に生じる汚れ等を減少させることができる。このことから、さらなる歩留まりの向上に 寄与することができると同時に、より信頼性の高い半導体装置を製造することができる [0062] 特に、 CSP (チップサイズパッケージ； Chip Size Package)等の小型実装には非常 に有効であるのは、上述の第 1の実施形態と同様である。
[0063] また、半導体基板 12と透明基板 11との間の接合部位には、エッチング停止層 17を 設けるようにしたので、貼り合わせを行なうために用 ヽて 、る接着剤 15等がエツチン グ処理時にエッチング溶液等に露出して溶け出すといった不具合を防止することが できる。 次に、本発明の第 3の実施形態の半導体装置の製造方法について、以下 に説明する。
[0064] 図 9〜図 12は、本発明の第 3の実施形態の半導体装置の製造方法を説明する図 である。このうち、図 9,図 10は、第 1のダイシング (エッチング）工程を示す断面図で あって、図 9は半導体基板の裏面側にエッチングマスクを配置した状態を示して 、る 。図 10は、第 1のダイシング (エッチング）工程完了後の状態を示す断面図である。図 11は、第 2のダイシング工程を示す断面図である。図 12は、 2段階のダイシング工程 により個片化された半導体装置における半導体チップの一部 (ダイシング領域近傍 のみ）を示す断面図である。
[0065] 本実施形態の半導体装置の製造方法も、上述の第 1,第 2の実施形態と同様にダ イシング工程を 2段階で行なうようにするものである。そして、本実施形態では、上述 の第 2の実施形態と同様に、第 1のダイシング工程をエッチング処理等の化学的加工 によって行ない、第 2のダイシング工程を機械的加工により行なうものとしている。この 場合において、本実施形態においては、第 1のダイシング工程におけるエッチングマ スクの形態が異なる。
[0066] 具体的には、例えば第 1のダイシング工程においては、図 9,図 10に示すように半 導体基板 12のダイシング領域の両端縁部をィ匕学的加工 (ウエットエッチング又はドラ ィエッチング）により二つの V溝 12f (図 10参照）を形成し、第 2のダイシング工程にお いては、図 11,図 12に示すように幅広の第 2のダイシングブレード 22を用いて機械 的加工によって半導体基板 12と透明基板 11とを共にダイシングすることによって、複 数の半導体チップ 16に個片化する。
[0067] 本実施形態の半導体装置の製造方法について、さらに詳しく説明する。 [0068] 半導体装置の製造方法における工程にあって、ダイシング工程に先立ちダイシン グを行なう対象となる異種接合基板 10、即ち半導体ウェハーの表面に透明基板 11 を接合した形態の異種接合基板 10を形成するのは、上述の第 1,第 2の実施形態と 同様である。なお、本実施形態においては、エッチング停止層を設けずに異種接合 基板 10を形成している。
[0069] 本実施形態においては、この異種接合基板 10に対して化学的加工及び機械的加 ェによる 2段階のダイシングを行なって、複数の半導体チップを個片化する。
[0070] まず、第 1のダイシング工程においては、図 9に示すように異種接合基板 10のうち シリコン等の半導体基板 12の所定のダイシング領域 W5 (図 9参照）を除く部分をエツ チングマスク 23Aで覆った状態にする。この状態で、半導体基板 12のダイシング領 域 W5を裏面側からエッチング処理を行なう。
[0071] これ〖こより、当該半導体基板 12の外表面の裏面側のダイシング領域 W5には、図 1 0に示すように断面が V形状の二つの V溝 12fが形成される。この V溝 12fの深さは、 半導体基板 12の裏面側力も透明基板 11との接合面にまで到達しないように設定さ れる。
[0072] なお、この場合におけるエッチング処理による V溝 12fの深さ設定は、透明基板 11 にまで到達しな 、範囲でおこなえばよぐ透明基板 11に到達する直前の部位まで深 さを有するように設定することが好ま 、。
[0073] また、エッチング処理自体は、上述の第 2の実施形態の第 1のダイシング工程にお けるエッチング処理と略同様である。
[0074] 上述のようにしてエッチング処理がなされた部分の断面形状は、 TMAH溶液や K OH溶液を用いる異方性ウエットエッチングでは、図 10に示すようにテーパー状 (V 字形状)の断面形状となる。また、異方性ドライエッチングでは、略垂直に形成される ことになる。
[0075] 次の工程では、上述の第 1のダイシング工程を経た異種接合基板 10に対して第 2 のダイシングをおこなう。この第 2のダイシング工程では、上述の第 1のダイシングェ 程にて半導体基板 12の外表面上に形成された二つの V溝 12fにかかる幅、例えば 領域 W6 (図 11参照）の透明基板用の第 2のダイシングブレード 22を用いて、図 11に 示すようにダイシングを行なう。これ〖こより、当該異種接合基板 10は、図 12に示すよ うに複数の半導体チップに個片化される。
[0076] なお、第 2のダイシングブレード 22は、上述の第 1,第 2の実施形態における第 2の ダイシング工程で用いたものと同様に、透明基板 11をダイシングするのに最適な幅 及び材質等力 なるダイシングブレードが用いられる。
[0077] この第 2のダイシング工程を経ることにより個片化された個々の半導体チップ 16は、 図 11に示すように半導体基板 12の裏面側の外周縁部に、面取部 12gが形成される
[0078] 以上説明したように上記第 3の実施形態によれば、上述の第 1,第 2の実施形態と 略同様の効果を得ることができる。
[0079] また、本実施形態においては、上述の第 2の実施形態と同様に第 1のダイシングェ 程を化学的加工 (エッチング処理）により行ない、第 2のダイシング工程を機械的加工 (ダイシングブレードによるダイシング）を行なうようにしている。この場合において、第 1のダイシング工程でのエッチングマスク 23Aを異なるものを用いることで、二つの V 溝 12fを形成するようにしている。
[0080] そして、エッチング処理を行なうのに際しては、半導体基板 12に形成する二つの V 溝 12fの深さを、半導体基板 12と透明基板 11とのを接合面に到達しないように設定 す他ので、エッチング停止層を設けなくとも、両基板 11, 12の接合用接着剤等がェ ツチング処理時にエッチング溶液等に露出して溶け出すといった不具合を防止する ことができる。その他、上述の第 2の実施形態による効果と同様の効果を得ることがで きる。
[0081] なお、上述の各実施形態においては、異種接合基板 10として、シリコン等の半導 体基板 12とガラス等の透明基板 11とを接合することにより形成される異種接合基板 を用いている。この場合において、両基板 11, 12を貼り合わせるための手段としては 、例えば接着剤や熱溶着や陽極接合等が用いられる。
[0082] 半導体基板 12としては上述のシリコン基板のほかにも、例えば GaAs等の化合物 半導体基板を用いても良い。
[0083] また、この半導体基板 12に接合される基板としては、上述のガラス基板のほかに、 例えば石英やプラスチック等による透明基板を用いてもよいし、あるいはセラミック基 板ゃガラエポ基板を用いてもょ ヽ。
[0084] 固体撮像装置等の光センサ装置においては、受光部に対して光を照射する必要 力 Sあることあ力も透明基板を用いるのが最適であるが、固体撮像装置以外の一般の 半導体装置を製造するのに際しては、必ずしも透明基板である必要はないのはもち ろんである。
[0085] なお、本発明は上述した実施形態に限定されるものではなぐ発明の主旨を逸脱し ない範囲内において種々の変形や応用を実施し得ることが可能であることは勿論で ある。さらに、上記実施形態には、種々の段階の発明が含まれており、開示される複 数の構成要件における適宜な組み合わせによって、種々の発明が抽出され得る。例 えば、上記実施形態に示される全構成要件カゝら幾つカゝの構成要件が削除されても、 発明が解決しょうとする課題の欄で述べた課題が解決でき、発明の効果で述べられ ている効果が得られる場合には、この構成要件が削除された構成が発明として抽出 され得る。
[0086] 本出願は、 2005年 12月 16日に日本国に出願された特願 2005— 363696号を優 先権主張の基礎として出願するものである。上記基礎出願により開示された内容は、 本願の明細書と請求の範囲と図面に引用されているものである。

Claims

請求の範囲
[1] 半導体基板とこの半導体基板の表面に貼り合わせた半導体以外の材料からなる異 種基板とにより形成される異種接合基板を有して構成される半導体装置の製造方法 であって、
前記異種接合基板を半導体チップ化するためのダイシング工程は、
前記半導体基板の表面に対して少なくとも当該半導体基板の厚さの半分以上の深 さを有する溝を形成する第 1のダイシング工程と、
前記溝に沿って異種接合基板全体を切断することで複数の半導体チップに分離す る第 2のダイシング工程と、
を備えることを特徴とする半導体装置の製造方法。
[2] 前記第 1のダイシング工程及び前記第 2のダイシング工程は、機械的加工により行 なうことを特徴とする請求項 1に記載の半導体装置の製造方法。
[3] 前記第 1のダイシング工程と前記第 2のダイシング工程とでは、それぞれの工程で 異なる幅と異なる材質力もなるダイシングブレードを用いることを特徴とする請求項 2 に記載の半導体装置の製造方法。
[4] 前記第 1のダイシング工程は化学的加工により行ない、前記第 2のダイシング工程 は機械的加工により行なうことを特徴とする請求項 1に記載の半導体装置の製造方 法。
[5] 前記第 1のダイシング工程は、ウエットエッチングまたはドライエッチングであること を特徴とする請求項 4に記載の半導体装置の製造方法。
[6] 前記半導体装置は、複数の固体撮像装置が形成された半導体基板と透明基板と により形成される異種接合基板で構成されることを特徴とする請求項 1〜請求項 5の うちいずれか一つに記載の半導体装置の製造方法。
[7] 前記半導体装置は、 CSPタイプの半導体装置であることを特徴とする請求項 1〜請 求項 6のうちいずれか一つに記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013054917A1 (ja) * 2011-10-13 2013-04-18 株式会社タムラ製作所 半導体素子及びその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4851214B2 (ja) * 2006-03-24 2012-01-11 株式会社ディスコ パッケージ基板の分割方法
DE102008014927A1 (de) 2008-02-22 2009-08-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von strahlungsemittierenden Bauelementen und strahlungsemittierendes Bauelement
JP6234312B2 (ja) * 2014-04-11 2017-11-22 株式会社ディスコ 積層基板の加工方法
KR102245134B1 (ko) 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
JP6561566B2 (ja) * 2015-04-30 2019-08-21 三星ダイヤモンド工業株式会社 貼り合わせ基板の分割方法及び分割装置
JP6561565B2 (ja) * 2015-04-30 2019-08-21 三星ダイヤモンド工業株式会社 貼り合わせ基板の分割方法及び分割装置
JP6996459B2 (ja) * 2018-09-06 2022-01-17 三菱電機株式会社 物理量検出センサの製造方法、物理量検出センサ
JP2020194855A (ja) * 2019-05-27 2020-12-03 株式会社 Ｒｏｓｎｅｓ カバーガラスを撮像面側に有する固体撮像装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336154B2 (ja) * 1980-07-09 1988-07-19 Hitachi Ltd
JPH0661345A (ja) * 1992-06-20 1994-03-04 Robert Bosch Gmbh 接合ウェーファーの分断法
JPH07183255A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 接合基板の切断方法
JPH1027827A (ja) * 1996-07-10 1998-01-27 Toshiba Corp 半導体装置の製造方法
JP2002217666A (ja) * 2001-01-24 2002-08-02 Hitachi Ltd 弾性表面波素子およびその製造方法
JP2003116066A (ja) 2001-10-04 2003-04-18 Sony Corp 固体撮像装置および固体撮像装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0678904A1 (en) * 1994-04-12 1995-10-25 Lsi Logic Corporation Multicut wafer saw process
TWI257711B (en) * 2000-03-31 2006-07-01 Toyoda Gosei Kk Method for dicing semiconductor wafer into chips
US6798931B2 (en) * 2001-03-06 2004-09-28 Digital Optics Corp. Separating of optical integrated modules and structures formed thereby
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2004165312A (ja) * 2002-11-12 2004-06-10 Sanyo Electric Co Ltd 半導体集積装置及びその製造方法
JP2005026314A (ja) * 2003-06-30 2005-01-27 Sanyo Electric Co Ltd 固体撮像素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336154B2 (ja) * 1980-07-09 1988-07-19 Hitachi Ltd
JPH0661345A (ja) * 1992-06-20 1994-03-04 Robert Bosch Gmbh 接合ウェーファーの分断法
JPH07183255A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 接合基板の切断方法
JPH1027827A (ja) * 1996-07-10 1998-01-27 Toshiba Corp 半導体装置の製造方法
JP2002217666A (ja) * 2001-01-24 2002-08-02 Hitachi Ltd 弾性表面波素子およびその製造方法
JP2003116066A (ja) 2001-10-04 2003-04-18 Sony Corp 固体撮像装置および固体撮像装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1962333A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013054917A1 (ja) * 2011-10-13 2013-04-18 株式会社タムラ製作所 半導体素子及びその製造方法

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