JP2004327554A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、未充填なく封止した半導体装置を提供する。
【解決手段】インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載し、半導体素子２のフリップチップ接合部に形成される間隙及び半導体素子２の背面側を同一材料で封止して形成される半導体装置に関する。半導体素子２の背面側に封止される封止材３の厚みを半導体素子２のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲に設定する。また封止材３として最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２以下のフィラーを配合したものを用いる。
【選択図】 図１
【解決手段】インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載し、半導体素子２のフリップチップ接合部に形成される間隙及び半導体素子２の背面側を同一材料で封止して形成される半導体装置に関する。半導体素子２の背面側に封止される封止材３の厚みを半導体素子２のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲に設定する。また封止材３として最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２以下のフィラーを配合したものを用いる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、インターポーザーに半導体素子をフリップチップ実装すると共に封止して形成される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
インターポーザーなどの基板に半導体素子を実装するにあたって、従来では、半導体素子の電極と基板の端子とを金線やアルニミウム細線で接続するいわゆるワイヤボンディング法が主として用いられてきた。しかし、近年、半導体分野の進展に伴い、より高速な信号を効率よく伝達するために、ワイヤボンディング法に代わって、フリップチップ接合法が脚光を浴びている。
【０００３】
フリップチップ接合は、例えば図４（ａ）に示すＦＣ−ＣＳＰ（Ｆｌｉｐ Ｃｈｉｐ−Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）のように、半導体素子２に半田や金などでバンプ６を形成し、インターポーザー１に半導体素子２をフェースダウンで搭載し、インターポーザー１の端子にこのバンプ６を接合することによって、バンプ６と端子を金属結合によって直接、電気的に接続するようにしたものである。そしてこの際、半導体素子２の表面を湿度から保護したり、バンプ６を機械的ストレスから保護したりするために、通常、半導体素子２とインターポーザー１との間の微細な間隙を樹脂で埋めるアンダーフィルと呼ばれる封止が行なわれる。このアンダーフィルの形成は、インターポーザー１と半導体素子２の間は１５〜１００μｍ程度の微細な間隙であるので、低粘度液状材料の封止材３ａを毛細管現象によって注入させた後、加熱硬化させることによって行なうのが一般的である。１１はインターボーザー１に設けた外部接続用の半田ボールである。
【０００４】
このようにインターポーザー１に半導体素子２をフリップチップ接合した半導体装置は、従来のワイヤボンディングした半導体装置に比べて、電気的接続の性能に優れるだけでなく、ワイヤボンディングを保護するための厚い封止材の層が不要であり、モバイル端末機の用途に要求の高い薄型パッケージを容易に実現することができるという利点も有する。しかし、インターポーザー１と半導体素子２の間の微細な間隙に低粘度液状材料の封止材３ａを毛細管現象で注入させるのに時間がかかるために、アンダーフィルの生産性に問題があり、また毛細管現象という自然現象に頼るために、バンプパターンやフラックス残りなどの影響を受けて低粘度液状材料の封止材３ａの流動性が変化し、ボイドがアンダーフィルに残って信頼性低下につながるおそれがあるという問題がある。さらに半導体素子２は背面側が露出しているので、この部分にマーキングを行なうことができず、また半導体装置をマウントする際のピックアップ性に問題を有する。
【０００５】
また、上記のようにインターポーザー１と半導体素子２の間隙に低粘度液状材料の封止材３ａでアンダーフィルを形成した後、図４（ｂ）のように、半導体素子２の背面側にも封止材３ｂをモールド成形して封止することも行なわれている。この場合には、半導体素子２は全面が封止されているので、マーキング性やピックアップ性の問題はなくなるが、アンダーフィル封止の工程とモールド封止の工程の両方が必要となって、生産性が一層低下するという問題があり、またアンダーフィルの封止材３ａとモールド封止の封止材３ｂの間に界面ができるため、界面剥離が発生し易いなど、耐半田性などにおいて新たに問題が生じるおそれがある。
【０００６】
そこで、減圧化が可能な成形金型を用い、半導体素子２をフリップチップ接合したインターポーザー１を成形金型のキャビティ内にセットし、減圧状態でキャビティ内に封止材を注入することによって、図４（ｃ）のようにインターポーザー１と半導体素子２の間の間隙に封止材３を充填すると共に半導体素子２の背面側を封止材３で封止するようにした半導体装置が提案されている（特許文献１参照）。
【０００７】
【特許文献１】
特開平７−７４１９４号公報
【０００８】
【発明が解決しようとする課題】
特許文献１の発明では、減圧状態でモールド成形を行なうことによって、インターポーザー１と半導体素子２の間の微細な間隙に封止材３を充填することが可能になり、インターポーザー１と半導体素子２の間隙と半導体素子２の背面側とを同一の封止材３で同時に封止することができるものである。従ってこのものでは封止材３に界面が存在せず、界面剥離が発生することがなくなって、耐半田性などの信頼性を高く得ることができるものである。
【０００９】
しかし、このように半導体素子２の背面側を封止材３で封止すると、この封止材３の厚みＴで半導体装置の全体としての厚みが厚くなり、インターポーザー１に半導体素子２をフェースダウンでフリップチップ接合して形成される半導体装置の薄型という特長が損なわれてしまうという問題を有するものであった。
【００１０】
本発明は上記の点に鑑みてなされたものであり、薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、未充填なく封止した半導体装置及びその製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置は、インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載し、半導体素子２のフリップチップ接合部に形成される間隙及び半導体素子２の背面側を同一材料で封止して形成される半導体装置において、半導体素子２の背面側に封止される封止材３の厚みを半導体素子２のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲に設定し、封止材３として最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２以下のフィラーを配合したものを用いて成ることを特徴とするものである。
【００１２】
本発明の請求項２に係る半導体装置の製造方法は、半導体素子２をフェースダウンで配置すると共にフリップチップ接合したインターポーザー１をトランスファー成形金型４のキャビティ５内にセットし、最大粒径が半導体素子２のフリップチップ接合部に形成される間隙の寸法の１／２以下のフィラーを配合した封止材料を減圧状態のキャビティ５内に注入することによって、半導体素子２のフリップチップ接合部の間隙に封止材３を充填すると共に半導体素子２の背面側を半導体素子２のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲の厚みに封止材３で封止することを特徴とするものである。
【００１３】
また請求項３の発明は、請求項２において、封止材３を注入する際のキャビティ５内の減圧度を２７ｈＰａ以下に設定することを特徴とするものである。
【００１４】
また請求項４の発明は、請求項２又は３において、トランスファー成形温度を、半導体素子２をインターポーザー１にフリップチップ接合するバンプ６の金属の融点より５℃以上低い温度に設定することを特徴とするものである。
【００１５】
また請求項５の発明は、請求項２乃至４のいずれかにおいて、インターポーザー１上に複数の半導体素子２を搭載し、各半導体素子２を一括して封止材３で封止した後、隣り合う半導体素子２間においてインターポーザー１を切断して分割することを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１７】
インターポーザー１としては、有機基板、セラミック基板、フレキシブル基板等や、これらと金属基板を組み合わせたものなどを例示することができるが、インターポーザー１として通常使用できるものであれば、何でもよい。
【００１８】
また半導体素子２としては、シリコンベアチップなどの任意の半導体ベアチップを用いることができるものであり、その片側の回路形成面に半田や金などの金属材料でバンプ６が設けてある。
【００１９】
そして、インターポーザー１の上に半導体素子２を回路形成面がインターポーザー１の側を向くフェースダウンで配置し、半導体素子２をバンプ６でフリップチップ接合することによって、インターポーザー１の上に搭載するようにしてある。
【００２０】
ここで、図１（ａ）のように、半導体素子２を単体で用い、インターポーザー１に直接、半導体素子２をフェースダウンでフリップチップ接合するようにすることができるが、図１（ｂ）（ｃ）のように他の受動部品１２も同時に搭載されたいわゆるモジュールとして用いるようにしてもよい。図１（ｂ）の実施の形態では、インターポーザー１の上に受動部品１２を介して半導体素子２がフェースダウンでフリップチップ接合してあり、受動部品１２を金線等のワイヤー１３でインターポーザー１に接続することによって、半導体素子２を受動部品１２を介してインターポーザー１に電気的に接続するようにしてある。また図１（ｃ）の実施の形態では、半導体素子２の上に受動部品１２を搭載すると共に受動部品１２の上に半導体素子２がフェースダウンでフリップチップ接合して上下二つの半導体素子２を有するモジュールとして用いるようにしてあり、下側の半導体素子２はインターポーザー１にフェースダウンで直接フリップチップ接合してある。受動部品１２はワイヤー１３でインターポーザー１に接続してあり、上側の半導体素子２は受動部品１２を介してインターポーザー１に電気的に接続するようにしてある。このように、半導体素子２をインターポーザー１に直接的にフェースダウンでフリップチップ接合するようにしてもよく、あるいは半導体素子２を受動部品１２などを介して間接的にフェースダウンでフリップチップ接合するようにしてもよいものであり、要するに本発明では、少なくとも一つの半導体素子２がフェースダウンでフリップチップ接合されることによって、インターポーザー１に搭載されていればよいものである。
【００２１】
上記のようにフェースダウンでフリップチップ接合した半導体素子２の回路形成面には、フリップチップ接合部においてバンプ６の厚みにほぼ相当する空隙が間隙として形成されている。そして本発明において、半導体素子２のフリップチップ接合部の間隙に封止材３を充填してアンダーフィル封止すると共に、同じ封止材３で半導体素子２の背面や側面をモールド封止することによって、図１のような半導体装置Ａを作製するようにしてあり、半導体素子２の背面側に封止される封止材３の厚みＴは、半導体素子２のフリップチップ接合部に形成される間隙の寸法（間隙の厚み）Ｌの１／２〜２倍の範囲に設定してある（Ｌ×１／２≦Ｔ≦Ｌ×２）。尚、図１（ｃ）のように半導体素子２を複数段重ねた場合、背面側の封止材３の厚みＴとフリップチップ接合部の間隙寸法Ｌの関係が問題になる半導体素子２は、上段の半導体素子２である。また図１にはインターポーザー１の背面に半田ボール１１を設けたものを示したが、ランドにより接続されるタイプなど、他の接続方式で外部接続されるものであってもよい。さらに図１はＣＳＰタイプのものを示しているが、端部まで封止材３で封止されていないＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）のタイプのものであってもよい。
【００２２】
このように半導体素子２の背面側の封止材３の厚みＴをフリップチップ接合部の間隙寸法Ｌの１／２〜２倍の範囲に設定することによって、半導体素子２の背面側の封止材３の厚みＴを十分に薄くすることができるものであり、封止材３の厚みで半導体装置Ａの全体としての厚みが厚くなるようなことはないものである。従って、インターポーザー１に半導体素子２をフェースダウンでフリップチップ接合して形成される半導体装置Ａの、薄型という特長が損なわれることを防ぐことができるものである。
【００２３】
次に、半導体素子２のフリップチップ接合部の間隙及び半導体素子２の背面側を封止成形する方法について説明する。図２はトランスファー成形金型４を示すものであり、上下一対の型板１５，１６から形成してある。上型板１５の下面と下型板１６の上面にはそれぞれキャビティ５を形成する凹部が設けてあり、このキャビティ５にゲート１７を介してランナー１８が接続してある。またキャビティのゲート１７と反対側には真空ポンプ（図示省略）に連結される吸引路１９が接続してある。さらに、これらのキャビティ５、ランナー１８、吸引路１９を囲むように型板１５，１６の間にパッキン２０を設け、成形金型４の型板１５，１６を型締めしたときにキャビティ５からの空気漏れがパッキン２０で防止できるようにしてある。
【００２４】
そしてまず、半導体素子２をフェースダウンで配置すると共にバンプ６でフリップチップ接合し、インターポーザー１の上に半導体素子２を搭載する。次に、成形金型４を開いて、搭載した半導体素子２が上になるようにインターポーザー１を下型板１６のキャビティ５にセットした後、下型板１６の上に上型板１５を閉じる。そして、上下の型板１５，１６間がパッキン２０で密閉され、且つ上下の型板１５，１６のクランプが行なわれない状態で、真空ポンプを作動させて吸引路１９を通してキャビティ５内の脱気を行なうと同時に、成形金型４のポット（図示省略）に封止材料のタブレットを投入してポット内の空気漏れを防ぎ、１〜５秒保持して真空度を高めた後、上下の型板１５，１６をクランプし、ポットのプランジャ（図示省略）を作動させて、ランナー１８からゲート１７を介して溶融した封止材料を上型板１５のキャビティ５内に注入する。
【００２５】
ここで、上下の型板１５，１６をクランプして成形金型４を型締めした状態で、キャビティ５内にセットしたインターポーザー１に搭載されている半導体素子２の背面とキャビティ５の対向する内面との間の隙間寸法Ｓは、この半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２〜２倍の範囲に設定してある（Ｌ×１／２≦Ｓ≦Ｌ×２）。
【００２６】
また、封止材料としては、トランスファー成形による半導体封止に適用可能なものを用いることができるものであり、例えばエポキシ樹脂組成物、シリコーン樹脂組成物、不飽和ポリエステル樹脂組成物などを使用することができる。封止材料には一般にシリカなどのフィラーを配合したものが使用されるが、このフィラーとしては、最大粒径が半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２以下であるものを用いるのが好ましい。フィラーの最大粒径の下限値は特に設定されないが、微細過ぎると粘度上昇を起こし、封止成形の際の流動性が悪くなって充填不足を起こすおそれがあるので、１μｍ程度以上であることが好ましい。
【００２７】
上記のようにキャビティ５内を減圧状態にして、封止材料を上型板１５のキャビティ５内に注入すると、成形材料はイ矢印のように半導体素子２のフリップチップ接合部の間隙に流入すると共に、ロ矢印のように半導体素子２の背面とキャビティ５の内面との隙間に流入し、半導体素子２のフリップチップ接合部の間隙に封止材３を充填してアンダーフィル封止すると同時に、同じ封止材３で半導体素子２の背面や側面をモールド封止することができるものであり、半導体素子２のフリップチップ接合部の間隙の部分及び半導体素子２の背面や側面を境界面のない封止材３で封止した、既述の図１のような半導体装置Ａを作製することができるものである。そしてこのものにあって、半導体素子２の背面側に封止される封止材３の厚みＴは、半導体素子２の背面とキャビティ５の内面の隙間寸法Ｓ、すなわち半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２〜２倍の範囲に設定されるものである。
【００２８】
このとき、キャビティ５内は減圧されているため、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２の背面とキャビティ５の内面との間の微小な隙間に、空気溜りなどが生じることなく封止材料を良好に流入させることができ、充填不良が発生することなく、短時間で封止材料を充填して封止材３による封止を行なうことができるものである。
【００２９】
通常、半田バンプ６を用いた半導体素子２のフリップチップ接合の間隙寸法Ｌは５０〜９０μｍ程度であり、例えば間隙寸法Ｌ＝８０μｍの場合、半導体素子２の背面にオーバーコートして成形される封止材３の厚みＴは４０〜１６０μｍである。また金バンプ６を用いた半導体素子２のフリプチップ接合の間隙寸法Ｌは１０〜４０μｍ程度が一般的であるが、例えば間隙寸法Ｌ＝２０μｍの場合、半導体素子２の背面にオーバーコートして成形される封止材３の厚みＴは１０〜４０μｍである。このような微小な隙間に封止材料を充填して微小な厚みで封止材３を成形する場合、通常の常圧でのトランスファー封止成形では未充填となり、微小な厚みで封止材３を成形することは不可能である。従って本発明では減圧状態でトランスファー封止成形を行なうものであり、キャビティ５内の減圧度を２７ｈＰａ（２０Ｔｏｒｒ）以下に設定するのが好ましく、より好ましくは１３ｈＰａ（１０Ｔｏｒｒ）以下に設定するのがよい。キャビティ５内の減圧度は低いほど好ましく、０Ｐａであることが理想的である。
【００３０】
ここで、半導体素子２の背面とキャビティ５の内面との隙間寸法Ｓが半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２未満であると、溶融した封止材料のキャビティ５内での流れは、半導体素子２のフリップチップ接合部の間隙に流入するイ矢印の流れが先に進行し、半導体素子２の背面とキャビティ５の内面との隙間の周囲が封止材料で囲まれて未充填が生じ易くなり、半導体素子２の背面に封止不良が発生するおそれがある。逆に半導体素子２の背面とキャビティ５の内面との隙間寸法Ｓが半導体素子２のフリップチップ接合部の間隙寸法Ｌの２倍を超えると、溶融した封止材料のキャビティ５内での流れは、半導体素子２の背面とキャビティ５の内面との隙間に流入するロ矢印の流れが先に進行し、半導体素子２のフリップチップ接合部の間隙の周囲が封止材料で囲まれて未充填が生じ易くなり、半導体素子２のフリップチップ接合部の間隙に封止不良が発生するおそれがある。また本発明の本来の目的である半導体装置の薄型化が損なわれることにもなる。
【００３１】
また、封止材料に配合されるフィラーが、その最大粒径が半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２を超えるものであると、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２の背面とキャビティ５の内面の微小な隙間に封止材料が流入し難くなり、半導体素子２のフリップチップ接合部の間隙や、半導体素子２の背面とキャビティ５の内面の隙間に未充填が生じ、封止不良が発生するおそれがある。このため、封止材料に配合されるフィラーとして、最大粒径が半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２以下であるものを用いるのが好ましいのである。
【００３２】
さらに、上記のようにトランスファー封止成形を行なうにあたって、成形温度すなわち成形金型４の温度は、半導体素子２に設けたバンプ６を構成する金属の融点から５℃低い温度（融点−５℃）よりも低い温度であることが好ましく、融点から１０℃低い温度よりも低い温度であることがより好ましい。成形温度がこの温度を超えて高いと、インターポーザー１に半導体素子２をフリップチップ接合しているバンプ６の強度が弱くなり、トランスファー成形時の溶融封止材料の注入圧力に対してフリップチップ接合が外れ、半導体素子２の脱落やフリップチップ接合不良などのトラブルを生じ易くなるものである。成形温度の下限は特に設定されるものではないが、封止材料を硬化させる温度よりも高い温度である必要はある。
【００３３】
図３は本発明の他の実施の形態を示すものであり、インターポーザー１の上に複数の半導体素子２をマトリクスアレイ状に配置し、各半導体素子２をフェースダウンでフリップチップ接合して搭載してある。そしてこの複数の半導体素子２を搭載したインターポーザー１を上記と同様にしてトランスファー成形金型４のキャビティ５にセットし、減圧状態でキャビティ５内に封止材料を注入するトランスファー封止成形を行なうことによって、図３（ａ）のように、各半導体素子２のフリップチップ接合部の間隙の部分及び各半導体素子２の背面や側面を封止材３で一括して封止する。このように各半導体素子２を封止した後、成形金型４から取り出し、隣り合う半導体素子２の間の箇所でインターポーザー１及び封止材３をダイシング工程で切断することによって（切断箇所を図３（ａ）に鎖線で示す）、各半導体素子２を搭載した部分を分割して個片化し、図３（ｂ）のような半導体装置Ａを得ることができるものである。
【００３４】
このようにして、インターポーザー１上の複数の半導体素子２を一括して封止成形した後、切断して切り離すことによって、多数の半導体装置Ａを同時に製造することができるものであり、高い生産性で多数の半導体装置Ａを製造することができるものである。また半導体装置Ａの品種変更やサイズ変更をする場合、封止成形する成形金型４を特に変更することなく、インターポーザー１上の半導体素子２の配置や、切断位置を変更することによって対処することができるものであり、半導体装置Ａの設計変更にフレキシブルに対応することができるものである。
【００３５】
【実施例】
次に、本発明を実施例によって具体的に説明する。
【００３６】
（実施例１）
０．２５ｍｍピッチで１２０個の共晶半田バンプ（融点１８３℃）を周辺部に設けた、８ｍｍ×８ｍｍ×厚さ０．３ｍｍの半導体素子を用いた。またインターポーザーとして５０ｍｍ×５０ｍｍ×厚さ０．２ｍｍのＦＲ−５タイプのエポキシ樹脂プリント配線板を用いた。そしてこのインターポーザーの片面に４列×４列のマトリクスアレイ配置で半導体素子をフリップチップ接合し、フェースダウンで搭載した。このインターポーザーは、後記のように個片化することによって１０．５ｍｍ×１０．５ｍｍのパッケージとなるように設計した回路形成がしてある。また半導体素子とインターポーザーの間のフリップチップ接合部の間隙寸法は７０〜７５μｍであった。
【００３７】
次に、この半導体素子を搭載したインターポーザーを成形金型にセットしてクランプした。この成形金型として、封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．５ｍｍのキャビティを形成したものを用いた。そしてキャビティ内を真空ポンプで引いて減圧した状態で、表１に示す配合の封止材料を６．９ＭＰａ（７０ｋｇｆ／ｃｍ２）の成形圧で３分間トランスファー成形することによって、図３（ａ）のように各半導体素子を封止材で一括して封止した。これを成形金型から取り出して、１７５℃で５時間アフターキュアー処理を行なった後、ダイシングカットして個片化を行なうことによって、図３（ｂ）の構成のフリップチップタイプＣＳＰパッケージの半導体装置を得た。
【００３８】
ここで、トランスファー成形は、成形温度１７０℃、キャビティの減圧度１．３ｈＰａ（１Ｔｏｒｒ）で行ない、封止材料のフィラーとして、平均粒径５μｍ、最大粒径２１μｍのシリカを用いた。そして、封止成形して得られた半導体装置を切断して、半導体素子の背面にオーバーコートして封止された封止材の厚みを測定したところ、１３０μｍであり、フリップチップ接合部の間隙寸法の１．８倍であった。
【００３９】
【表１】
【００４０】
【表２】
【００４１】
【表３】
【００４２】
（実施例２、実施例３）
キャビティの減圧度を表２のように設定して、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４３】
（実施例４、実施例５）
成形温度を表２のように設定して、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４４】
（実施例６）
封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．４２ｍｍのキャビティを形成した成形金型を用いてトランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４５】
（実施例７）
０．２５ｍｍピッチで８００個の共晶半田バンプ（融点１８３℃）をアレイ状に設けた、８ｍｍ×８ｍｍ×厚さ０．２ｍｍの半導体素子を用いた。またインターポーザーとして３５ｍｍ×３５ｍｍ×厚さ０．４ｍｍのＦＲ−５タイプのエポキシ樹脂プリント配線板を用いた。そしてこのインターポーザーに半導体素子をフリップチップ接合し、フェースダウンで搭載した。半導体素子とインターポーザーの間のフリップチップ接合部の間隙寸法は８０〜８５μｍであった。
【００４６】
あとは、封止材料を注入する注入空間の寸法が２７ｍｍ×２７ｍｍ×０．４ｍｍのキャビティを形成した成形金型を用い、実施例１と同様にしてトランスファー成形を行なうことによって、図１（ａ）の構成のフリップチップタイプＢＧＡパッケージの半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４７】
（比較例１）
実施例１と同様にしてインターポーザーに半導体素子を搭載した。そしてまず、浸入型アンダーフィル封止材料（松下電工株式会社製「ＣＶ５１８３Ｆ」）を各半導体素子のフリップチップ接合部の間隙に注入し、１００℃、１時間の条件で硬化させた。
【００４８】
このようにアンダーフィル封止をした後、半導体素子を搭載したインターポーザーを実施例１と同じ成形金型にセットし、実施例１と同様にしてトランスファー成形を行ない、図４（ｂ）の構成の半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４９】
（比較例２）
キャビティの減圧を行なわないで、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５０】
（比較例３、比較例４）
最大粒径が表２のように大きいフィラーを配合した封止材料を用いて、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５１】
（比較例５）
封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．４ｍｍのキャビティを形成した成形金型を用いてトランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５２】
（比較例６）
封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．６５ｍｍのキャビティを形成した成形金型を用いてトランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５３】
上記の実施例１〜７及び比較例１〜６で得た半導体装置について、パッケージ厚、アンダーフィル部充填性、オーバーコート部充填性、耐半田性、温度サイクル信頼性、ＰＣＴ信頼性を測定した。
【００５４】
ここで、パッケージ厚は、トランスポーザーと封止部の厚みの合計厚である。オーバーコート部充填性は、半導体素子の背面側の面積に対して封止材が充填されている面積割合を目視で測定し、充填率として算出して評価した。またアンダーフィル部充填性は、トランスポーザーを剥がして、半導体素子の接合側の面積に対して封止材が充填されている面積割合を目視で測定し、充填率として算出して評価した。耐半田性は試料数１１個で試験を行ない、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）が定めるレベル２をクリアするとき「◎」、レベル３をクリアするとき「○」、レベル３をクリアできないとき「×」と評価した。温度サイクル信頼性は、−６５℃で１５分間、室温で５分間、１５０℃で１５分間を１サイクルとして、１１個の試料について寒熱サイクル試験を２０００サイクルまで行ない、不良発生までのサイクル回数をカウントして評価した。ＰＣＴ信頼性は、１２１℃、２気圧でプレッシャクッカーテストを行ない、不良発生までの時間を測定して評価した。これらの結果を表４に示す。
【００５５】
【表４】
【００５６】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置は、半導体素子のフリップチップ接合部の間隙の他に、半導体素子の背面側を薄い厚みの封止材で未充填なく封止されており、フリップチップ接合における薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、界面なく封止された半導体装置を得ることができるものである。
【００５７】
本発明の請求項２に係る半導体装置の製造方法は、半導体素子のフリップチップ接合部の微小な間隙や、半導体素子の背面側の微小な隙間に未充填なく封止材料を充填して成形することができ、フリップチップ接合における薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、界面のない封止を行なった半導体装置を製造することができるものである。
【００５８】
また請求項３の発明によって、半導体素子のフリップチップ接合部の微小な間隙や、半導体素子の背面側の微小な隙間に、未充填なく封止材料を充填して成形することができるものである。
【００５９】
また請求項４の発明によって、フリップチップ接合しているバンプの強度を低下させないで成形を行なうことができ、トランスファー成形時の溶融封止材料の注入圧力でフリップチップ接合が外れるようなことを防止することができるものである。
【００６０】
また請求項５の発明によって、多数の半導体装置を同時に製造することができるものであり、高い生産性で製造を行なうことができるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すものであり、（ａ），（ｂ），（ｃ）はそれぞれ断面図である。
【図２】同上のトランスファー成形を示す断面図である。
【図３】同上の他の実施の形態を示すものであり、（ａ），（ｂ）はそれぞれ断面図である。
【図４】従来例を示すものであり、（ａ），（ｂ），（ｃ）はそれぞれ断面図である。
【符号の説明】
１ インターポーザー
２ 半導体素子
３ 封止材
４ 成形金型
５ キャビティ
６ バンプ
【発明の属する技術分野】
本発明は、インターポーザーに半導体素子をフリップチップ実装すると共に封止して形成される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
インターポーザーなどの基板に半導体素子を実装するにあたって、従来では、半導体素子の電極と基板の端子とを金線やアルニミウム細線で接続するいわゆるワイヤボンディング法が主として用いられてきた。しかし、近年、半導体分野の進展に伴い、より高速な信号を効率よく伝達するために、ワイヤボンディング法に代わって、フリップチップ接合法が脚光を浴びている。
【０００３】
フリップチップ接合は、例えば図４（ａ）に示すＦＣ−ＣＳＰ（Ｆｌｉｐ Ｃｈｉｐ−Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）のように、半導体素子２に半田や金などでバンプ６を形成し、インターポーザー１に半導体素子２をフェースダウンで搭載し、インターポーザー１の端子にこのバンプ６を接合することによって、バンプ６と端子を金属結合によって直接、電気的に接続するようにしたものである。そしてこの際、半導体素子２の表面を湿度から保護したり、バンプ６を機械的ストレスから保護したりするために、通常、半導体素子２とインターポーザー１との間の微細な間隙を樹脂で埋めるアンダーフィルと呼ばれる封止が行なわれる。このアンダーフィルの形成は、インターポーザー１と半導体素子２の間は１５〜１００μｍ程度の微細な間隙であるので、低粘度液状材料の封止材３ａを毛細管現象によって注入させた後、加熱硬化させることによって行なうのが一般的である。１１はインターボーザー１に設けた外部接続用の半田ボールである。
【０００４】
このようにインターポーザー１に半導体素子２をフリップチップ接合した半導体装置は、従来のワイヤボンディングした半導体装置に比べて、電気的接続の性能に優れるだけでなく、ワイヤボンディングを保護するための厚い封止材の層が不要であり、モバイル端末機の用途に要求の高い薄型パッケージを容易に実現することができるという利点も有する。しかし、インターポーザー１と半導体素子２の間の微細な間隙に低粘度液状材料の封止材３ａを毛細管現象で注入させるのに時間がかかるために、アンダーフィルの生産性に問題があり、また毛細管現象という自然現象に頼るために、バンプパターンやフラックス残りなどの影響を受けて低粘度液状材料の封止材３ａの流動性が変化し、ボイドがアンダーフィルに残って信頼性低下につながるおそれがあるという問題がある。さらに半導体素子２は背面側が露出しているので、この部分にマーキングを行なうことができず、また半導体装置をマウントする際のピックアップ性に問題を有する。
【０００５】
また、上記のようにインターポーザー１と半導体素子２の間隙に低粘度液状材料の封止材３ａでアンダーフィルを形成した後、図４（ｂ）のように、半導体素子２の背面側にも封止材３ｂをモールド成形して封止することも行なわれている。この場合には、半導体素子２は全面が封止されているので、マーキング性やピックアップ性の問題はなくなるが、アンダーフィル封止の工程とモールド封止の工程の両方が必要となって、生産性が一層低下するという問題があり、またアンダーフィルの封止材３ａとモールド封止の封止材３ｂの間に界面ができるため、界面剥離が発生し易いなど、耐半田性などにおいて新たに問題が生じるおそれがある。
【０００６】
そこで、減圧化が可能な成形金型を用い、半導体素子２をフリップチップ接合したインターポーザー１を成形金型のキャビティ内にセットし、減圧状態でキャビティ内に封止材を注入することによって、図４（ｃ）のようにインターポーザー１と半導体素子２の間の間隙に封止材３を充填すると共に半導体素子２の背面側を封止材３で封止するようにした半導体装置が提案されている（特許文献１参照）。
【０００７】
【特許文献１】
特開平７−７４１９４号公報
【０００８】
【発明が解決しようとする課題】
特許文献１の発明では、減圧状態でモールド成形を行なうことによって、インターポーザー１と半導体素子２の間の微細な間隙に封止材３を充填することが可能になり、インターポーザー１と半導体素子２の間隙と半導体素子２の背面側とを同一の封止材３で同時に封止することができるものである。従ってこのものでは封止材３に界面が存在せず、界面剥離が発生することがなくなって、耐半田性などの信頼性を高く得ることができるものである。
【０００９】
しかし、このように半導体素子２の背面側を封止材３で封止すると、この封止材３の厚みＴで半導体装置の全体としての厚みが厚くなり、インターポーザー１に半導体素子２をフェースダウンでフリップチップ接合して形成される半導体装置の薄型という特長が損なわれてしまうという問題を有するものであった。
【００１０】
本発明は上記の点に鑑みてなされたものであり、薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、未充填なく封止した半導体装置及びその製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置は、インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載し、半導体素子２のフリップチップ接合部に形成される間隙及び半導体素子２の背面側を同一材料で封止して形成される半導体装置において、半導体素子２の背面側に封止される封止材３の厚みを半導体素子２のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲に設定し、封止材３として最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２以下のフィラーを配合したものを用いて成ることを特徴とするものである。
【００１２】
本発明の請求項２に係る半導体装置の製造方法は、半導体素子２をフェースダウンで配置すると共にフリップチップ接合したインターポーザー１をトランスファー成形金型４のキャビティ５内にセットし、最大粒径が半導体素子２のフリップチップ接合部に形成される間隙の寸法の１／２以下のフィラーを配合した封止材料を減圧状態のキャビティ５内に注入することによって、半導体素子２のフリップチップ接合部の間隙に封止材３を充填すると共に半導体素子２の背面側を半導体素子２のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲の厚みに封止材３で封止することを特徴とするものである。
【００１３】
また請求項３の発明は、請求項２において、封止材３を注入する際のキャビティ５内の減圧度を２７ｈＰａ以下に設定することを特徴とするものである。
【００１４】
また請求項４の発明は、請求項２又は３において、トランスファー成形温度を、半導体素子２をインターポーザー１にフリップチップ接合するバンプ６の金属の融点より５℃以上低い温度に設定することを特徴とするものである。
【００１５】
また請求項５の発明は、請求項２乃至４のいずれかにおいて、インターポーザー１上に複数の半導体素子２を搭載し、各半導体素子２を一括して封止材３で封止した後、隣り合う半導体素子２間においてインターポーザー１を切断して分割することを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１７】
インターポーザー１としては、有機基板、セラミック基板、フレキシブル基板等や、これらと金属基板を組み合わせたものなどを例示することができるが、インターポーザー１として通常使用できるものであれば、何でもよい。
【００１８】
また半導体素子２としては、シリコンベアチップなどの任意の半導体ベアチップを用いることができるものであり、その片側の回路形成面に半田や金などの金属材料でバンプ６が設けてある。
【００１９】
そして、インターポーザー１の上に半導体素子２を回路形成面がインターポーザー１の側を向くフェースダウンで配置し、半導体素子２をバンプ６でフリップチップ接合することによって、インターポーザー１の上に搭載するようにしてある。
【００２０】
ここで、図１（ａ）のように、半導体素子２を単体で用い、インターポーザー１に直接、半導体素子２をフェースダウンでフリップチップ接合するようにすることができるが、図１（ｂ）（ｃ）のように他の受動部品１２も同時に搭載されたいわゆるモジュールとして用いるようにしてもよい。図１（ｂ）の実施の形態では、インターポーザー１の上に受動部品１２を介して半導体素子２がフェースダウンでフリップチップ接合してあり、受動部品１２を金線等のワイヤー１３でインターポーザー１に接続することによって、半導体素子２を受動部品１２を介してインターポーザー１に電気的に接続するようにしてある。また図１（ｃ）の実施の形態では、半導体素子２の上に受動部品１２を搭載すると共に受動部品１２の上に半導体素子２がフェースダウンでフリップチップ接合して上下二つの半導体素子２を有するモジュールとして用いるようにしてあり、下側の半導体素子２はインターポーザー１にフェースダウンで直接フリップチップ接合してある。受動部品１２はワイヤー１３でインターポーザー１に接続してあり、上側の半導体素子２は受動部品１２を介してインターポーザー１に電気的に接続するようにしてある。このように、半導体素子２をインターポーザー１に直接的にフェースダウンでフリップチップ接合するようにしてもよく、あるいは半導体素子２を受動部品１２などを介して間接的にフェースダウンでフリップチップ接合するようにしてもよいものであり、要するに本発明では、少なくとも一つの半導体素子２がフェースダウンでフリップチップ接合されることによって、インターポーザー１に搭載されていればよいものである。
【００２１】
上記のようにフェースダウンでフリップチップ接合した半導体素子２の回路形成面には、フリップチップ接合部においてバンプ６の厚みにほぼ相当する空隙が間隙として形成されている。そして本発明において、半導体素子２のフリップチップ接合部の間隙に封止材３を充填してアンダーフィル封止すると共に、同じ封止材３で半導体素子２の背面や側面をモールド封止することによって、図１のような半導体装置Ａを作製するようにしてあり、半導体素子２の背面側に封止される封止材３の厚みＴは、半導体素子２のフリップチップ接合部に形成される間隙の寸法（間隙の厚み）Ｌの１／２〜２倍の範囲に設定してある（Ｌ×１／２≦Ｔ≦Ｌ×２）。尚、図１（ｃ）のように半導体素子２を複数段重ねた場合、背面側の封止材３の厚みＴとフリップチップ接合部の間隙寸法Ｌの関係が問題になる半導体素子２は、上段の半導体素子２である。また図１にはインターポーザー１の背面に半田ボール１１を設けたものを示したが、ランドにより接続されるタイプなど、他の接続方式で外部接続されるものであってもよい。さらに図１はＣＳＰタイプのものを示しているが、端部まで封止材３で封止されていないＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）のタイプのものであってもよい。
【００２２】
このように半導体素子２の背面側の封止材３の厚みＴをフリップチップ接合部の間隙寸法Ｌの１／２〜２倍の範囲に設定することによって、半導体素子２の背面側の封止材３の厚みＴを十分に薄くすることができるものであり、封止材３の厚みで半導体装置Ａの全体としての厚みが厚くなるようなことはないものである。従って、インターポーザー１に半導体素子２をフェースダウンでフリップチップ接合して形成される半導体装置Ａの、薄型という特長が損なわれることを防ぐことができるものである。
【００２３】
次に、半導体素子２のフリップチップ接合部の間隙及び半導体素子２の背面側を封止成形する方法について説明する。図２はトランスファー成形金型４を示すものであり、上下一対の型板１５，１６から形成してある。上型板１５の下面と下型板１６の上面にはそれぞれキャビティ５を形成する凹部が設けてあり、このキャビティ５にゲート１７を介してランナー１８が接続してある。またキャビティのゲート１７と反対側には真空ポンプ（図示省略）に連結される吸引路１９が接続してある。さらに、これらのキャビティ５、ランナー１８、吸引路１９を囲むように型板１５，１６の間にパッキン２０を設け、成形金型４の型板１５，１６を型締めしたときにキャビティ５からの空気漏れがパッキン２０で防止できるようにしてある。
【００２４】
そしてまず、半導体素子２をフェースダウンで配置すると共にバンプ６でフリップチップ接合し、インターポーザー１の上に半導体素子２を搭載する。次に、成形金型４を開いて、搭載した半導体素子２が上になるようにインターポーザー１を下型板１６のキャビティ５にセットした後、下型板１６の上に上型板１５を閉じる。そして、上下の型板１５，１６間がパッキン２０で密閉され、且つ上下の型板１５，１６のクランプが行なわれない状態で、真空ポンプを作動させて吸引路１９を通してキャビティ５内の脱気を行なうと同時に、成形金型４のポット（図示省略）に封止材料のタブレットを投入してポット内の空気漏れを防ぎ、１〜５秒保持して真空度を高めた後、上下の型板１５，１６をクランプし、ポットのプランジャ（図示省略）を作動させて、ランナー１８からゲート１７を介して溶融した封止材料を上型板１５のキャビティ５内に注入する。
【００２５】
ここで、上下の型板１５，１６をクランプして成形金型４を型締めした状態で、キャビティ５内にセットしたインターポーザー１に搭載されている半導体素子２の背面とキャビティ５の対向する内面との間の隙間寸法Ｓは、この半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２〜２倍の範囲に設定してある（Ｌ×１／２≦Ｓ≦Ｌ×２）。
【００２６】
また、封止材料としては、トランスファー成形による半導体封止に適用可能なものを用いることができるものであり、例えばエポキシ樹脂組成物、シリコーン樹脂組成物、不飽和ポリエステル樹脂組成物などを使用することができる。封止材料には一般にシリカなどのフィラーを配合したものが使用されるが、このフィラーとしては、最大粒径が半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２以下であるものを用いるのが好ましい。フィラーの最大粒径の下限値は特に設定されないが、微細過ぎると粘度上昇を起こし、封止成形の際の流動性が悪くなって充填不足を起こすおそれがあるので、１μｍ程度以上であることが好ましい。
【００２７】
上記のようにキャビティ５内を減圧状態にして、封止材料を上型板１５のキャビティ５内に注入すると、成形材料はイ矢印のように半導体素子２のフリップチップ接合部の間隙に流入すると共に、ロ矢印のように半導体素子２の背面とキャビティ５の内面との隙間に流入し、半導体素子２のフリップチップ接合部の間隙に封止材３を充填してアンダーフィル封止すると同時に、同じ封止材３で半導体素子２の背面や側面をモールド封止することができるものであり、半導体素子２のフリップチップ接合部の間隙の部分及び半導体素子２の背面や側面を境界面のない封止材３で封止した、既述の図１のような半導体装置Ａを作製することができるものである。そしてこのものにあって、半導体素子２の背面側に封止される封止材３の厚みＴは、半導体素子２の背面とキャビティ５の内面の隙間寸法Ｓ、すなわち半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２〜２倍の範囲に設定されるものである。
【００２８】
このとき、キャビティ５内は減圧されているため、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２の背面とキャビティ５の内面との間の微小な隙間に、空気溜りなどが生じることなく封止材料を良好に流入させることができ、充填不良が発生することなく、短時間で封止材料を充填して封止材３による封止を行なうことができるものである。
【００２９】
通常、半田バンプ６を用いた半導体素子２のフリップチップ接合の間隙寸法Ｌは５０〜９０μｍ程度であり、例えば間隙寸法Ｌ＝８０μｍの場合、半導体素子２の背面にオーバーコートして成形される封止材３の厚みＴは４０〜１６０μｍである。また金バンプ６を用いた半導体素子２のフリプチップ接合の間隙寸法Ｌは１０〜４０μｍ程度が一般的であるが、例えば間隙寸法Ｌ＝２０μｍの場合、半導体素子２の背面にオーバーコートして成形される封止材３の厚みＴは１０〜４０μｍである。このような微小な隙間に封止材料を充填して微小な厚みで封止材３を成形する場合、通常の常圧でのトランスファー封止成形では未充填となり、微小な厚みで封止材３を成形することは不可能である。従って本発明では減圧状態でトランスファー封止成形を行なうものであり、キャビティ５内の減圧度を２７ｈＰａ（２０Ｔｏｒｒ）以下に設定するのが好ましく、より好ましくは１３ｈＰａ（１０Ｔｏｒｒ）以下に設定するのがよい。キャビティ５内の減圧度は低いほど好ましく、０Ｐａであることが理想的である。
【００３０】
ここで、半導体素子２の背面とキャビティ５の内面との隙間寸法Ｓが半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２未満であると、溶融した封止材料のキャビティ５内での流れは、半導体素子２のフリップチップ接合部の間隙に流入するイ矢印の流れが先に進行し、半導体素子２の背面とキャビティ５の内面との隙間の周囲が封止材料で囲まれて未充填が生じ易くなり、半導体素子２の背面に封止不良が発生するおそれがある。逆に半導体素子２の背面とキャビティ５の内面との隙間寸法Ｓが半導体素子２のフリップチップ接合部の間隙寸法Ｌの２倍を超えると、溶融した封止材料のキャビティ５内での流れは、半導体素子２の背面とキャビティ５の内面との隙間に流入するロ矢印の流れが先に進行し、半導体素子２のフリップチップ接合部の間隙の周囲が封止材料で囲まれて未充填が生じ易くなり、半導体素子２のフリップチップ接合部の間隙に封止不良が発生するおそれがある。また本発明の本来の目的である半導体装置の薄型化が損なわれることにもなる。
【００３１】
また、封止材料に配合されるフィラーが、その最大粒径が半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２を超えるものであると、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２の背面とキャビティ５の内面の微小な隙間に封止材料が流入し難くなり、半導体素子２のフリップチップ接合部の間隙や、半導体素子２の背面とキャビティ５の内面の隙間に未充填が生じ、封止不良が発生するおそれがある。このため、封止材料に配合されるフィラーとして、最大粒径が半導体素子２のフリップチップ接合部の間隙寸法Ｌの１／２以下であるものを用いるのが好ましいのである。
【００３２】
さらに、上記のようにトランスファー封止成形を行なうにあたって、成形温度すなわち成形金型４の温度は、半導体素子２に設けたバンプ６を構成する金属の融点から５℃低い温度（融点−５℃）よりも低い温度であることが好ましく、融点から１０℃低い温度よりも低い温度であることがより好ましい。成形温度がこの温度を超えて高いと、インターポーザー１に半導体素子２をフリップチップ接合しているバンプ６の強度が弱くなり、トランスファー成形時の溶融封止材料の注入圧力に対してフリップチップ接合が外れ、半導体素子２の脱落やフリップチップ接合不良などのトラブルを生じ易くなるものである。成形温度の下限は特に設定されるものではないが、封止材料を硬化させる温度よりも高い温度である必要はある。
【００３３】
図３は本発明の他の実施の形態を示すものであり、インターポーザー１の上に複数の半導体素子２をマトリクスアレイ状に配置し、各半導体素子２をフェースダウンでフリップチップ接合して搭載してある。そしてこの複数の半導体素子２を搭載したインターポーザー１を上記と同様にしてトランスファー成形金型４のキャビティ５にセットし、減圧状態でキャビティ５内に封止材料を注入するトランスファー封止成形を行なうことによって、図３（ａ）のように、各半導体素子２のフリップチップ接合部の間隙の部分及び各半導体素子２の背面や側面を封止材３で一括して封止する。このように各半導体素子２を封止した後、成形金型４から取り出し、隣り合う半導体素子２の間の箇所でインターポーザー１及び封止材３をダイシング工程で切断することによって（切断箇所を図３（ａ）に鎖線で示す）、各半導体素子２を搭載した部分を分割して個片化し、図３（ｂ）のような半導体装置Ａを得ることができるものである。
【００３４】
このようにして、インターポーザー１上の複数の半導体素子２を一括して封止成形した後、切断して切り離すことによって、多数の半導体装置Ａを同時に製造することができるものであり、高い生産性で多数の半導体装置Ａを製造することができるものである。また半導体装置Ａの品種変更やサイズ変更をする場合、封止成形する成形金型４を特に変更することなく、インターポーザー１上の半導体素子２の配置や、切断位置を変更することによって対処することができるものであり、半導体装置Ａの設計変更にフレキシブルに対応することができるものである。
【００３５】
【実施例】
次に、本発明を実施例によって具体的に説明する。
【００３６】
（実施例１）
０．２５ｍｍピッチで１２０個の共晶半田バンプ（融点１８３℃）を周辺部に設けた、８ｍｍ×８ｍｍ×厚さ０．３ｍｍの半導体素子を用いた。またインターポーザーとして５０ｍｍ×５０ｍｍ×厚さ０．２ｍｍのＦＲ−５タイプのエポキシ樹脂プリント配線板を用いた。そしてこのインターポーザーの片面に４列×４列のマトリクスアレイ配置で半導体素子をフリップチップ接合し、フェースダウンで搭載した。このインターポーザーは、後記のように個片化することによって１０．５ｍｍ×１０．５ｍｍのパッケージとなるように設計した回路形成がしてある。また半導体素子とインターポーザーの間のフリップチップ接合部の間隙寸法は７０〜７５μｍであった。
【００３７】
次に、この半導体素子を搭載したインターポーザーを成形金型にセットしてクランプした。この成形金型として、封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．５ｍｍのキャビティを形成したものを用いた。そしてキャビティ内を真空ポンプで引いて減圧した状態で、表１に示す配合の封止材料を６．９ＭＰａ（７０ｋｇｆ／ｃｍ２）の成形圧で３分間トランスファー成形することによって、図３（ａ）のように各半導体素子を封止材で一括して封止した。これを成形金型から取り出して、１７５℃で５時間アフターキュアー処理を行なった後、ダイシングカットして個片化を行なうことによって、図３（ｂ）の構成のフリップチップタイプＣＳＰパッケージの半導体装置を得た。
【００３８】
ここで、トランスファー成形は、成形温度１７０℃、キャビティの減圧度１．３ｈＰａ（１Ｔｏｒｒ）で行ない、封止材料のフィラーとして、平均粒径５μｍ、最大粒径２１μｍのシリカを用いた。そして、封止成形して得られた半導体装置を切断して、半導体素子の背面にオーバーコートして封止された封止材の厚みを測定したところ、１３０μｍであり、フリップチップ接合部の間隙寸法の１．８倍であった。
【００３９】
【表１】
【表２】
【表３】
（実施例２、実施例３）
キャビティの減圧度を表２のように設定して、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４３】
（実施例４、実施例５）
成形温度を表２のように設定して、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４４】
（実施例６）
封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．４２ｍｍのキャビティを形成した成形金型を用いてトランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４５】
（実施例７）
０．２５ｍｍピッチで８００個の共晶半田バンプ（融点１８３℃）をアレイ状に設けた、８ｍｍ×８ｍｍ×厚さ０．２ｍｍの半導体素子を用いた。またインターポーザーとして３５ｍｍ×３５ｍｍ×厚さ０．４ｍｍのＦＲ−５タイプのエポキシ樹脂プリント配線板を用いた。そしてこのインターポーザーに半導体素子をフリップチップ接合し、フェースダウンで搭載した。半導体素子とインターポーザーの間のフリップチップ接合部の間隙寸法は８０〜８５μｍであった。
【００４６】
あとは、封止材料を注入する注入空間の寸法が２７ｍｍ×２７ｍｍ×０．４ｍｍのキャビティを形成した成形金型を用い、実施例１と同様にしてトランスファー成形を行なうことによって、図１（ａ）の構成のフリップチップタイプＢＧＡパッケージの半導体装置を得た。そして得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４７】
（比較例１）
実施例１と同様にしてインターポーザーに半導体素子を搭載した。そしてまず、浸入型アンダーフィル封止材料（松下電工株式会社製「ＣＶ５１８３Ｆ」）を各半導体素子のフリップチップ接合部の間隙に注入し、１００℃、１時間の条件で硬化させた。
【００４８】
このようにアンダーフィル封止をした後、半導体素子を搭載したインターポーザーを実施例１と同じ成形金型にセットし、実施例１と同様にしてトランスファー成形を行ない、図４（ｂ）の構成の半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００４９】
（比較例２）
キャビティの減圧を行なわないで、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５０】
（比較例３、比較例４）
最大粒径が表２のように大きいフィラーを配合した封止材料を用いて、トランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５１】
（比較例５）
封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．４ｍｍのキャビティを形成した成形金型を用いてトランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５２】
（比較例６）
封止材料を注入する注入空間の寸法が４５ｍｍ×４５ｍｍ×０．６５ｍｍのキャビティを形成した成形金型を用いてトランスファー成形を行なうようにした他は、実施例１と同様にして半導体装置を得た。得られた半導体装置の半導体素子の背面のオーバーコート封止材の厚みを表３に示す。
【００５３】
上記の実施例１〜７及び比較例１〜６で得た半導体装置について、パッケージ厚、アンダーフィル部充填性、オーバーコート部充填性、耐半田性、温度サイクル信頼性、ＰＣＴ信頼性を測定した。
【００５４】
ここで、パッケージ厚は、トランスポーザーと封止部の厚みの合計厚である。オーバーコート部充填性は、半導体素子の背面側の面積に対して封止材が充填されている面積割合を目視で測定し、充填率として算出して評価した。またアンダーフィル部充填性は、トランスポーザーを剥がして、半導体素子の接合側の面積に対して封止材が充填されている面積割合を目視で測定し、充填率として算出して評価した。耐半田性は試料数１１個で試験を行ない、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）が定めるレベル２をクリアするとき「◎」、レベル３をクリアするとき「○」、レベル３をクリアできないとき「×」と評価した。温度サイクル信頼性は、−６５℃で１５分間、室温で５分間、１５０℃で１５分間を１サイクルとして、１１個の試料について寒熱サイクル試験を２０００サイクルまで行ない、不良発生までのサイクル回数をカウントして評価した。ＰＣＴ信頼性は、１２１℃、２気圧でプレッシャクッカーテストを行ない、不良発生までの時間を測定して評価した。これらの結果を表４に示す。
【００５５】
【表４】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置は、半導体素子のフリップチップ接合部の間隙の他に、半導体素子の背面側を薄い厚みの封止材で未充填なく封止されており、フリップチップ接合における薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、界面なく封止された半導体装置を得ることができるものである。
【００５７】
本発明の請求項２に係る半導体装置の製造方法は、半導体素子のフリップチップ接合部の微小な間隙や、半導体素子の背面側の微小な隙間に未充填なく封止材料を充填して成形することができ、フリップチップ接合における薄型の特長を保持しつつ、半導体素子のフリップチップ接合部の間隙及び半導体素子の背面側を同一材料で、界面のない封止を行なった半導体装置を製造することができるものである。
【００５８】
また請求項３の発明によって、半導体素子のフリップチップ接合部の微小な間隙や、半導体素子の背面側の微小な隙間に、未充填なく封止材料を充填して成形することができるものである。
【００５９】
また請求項４の発明によって、フリップチップ接合しているバンプの強度を低下させないで成形を行なうことができ、トランスファー成形時の溶融封止材料の注入圧力でフリップチップ接合が外れるようなことを防止することができるものである。
【００６０】
また請求項５の発明によって、多数の半導体装置を同時に製造することができるものであり、高い生産性で製造を行なうことができるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すものであり、（ａ），（ｂ），（ｃ）はそれぞれ断面図である。
【図２】同上のトランスファー成形を示す断面図である。
【図３】同上の他の実施の形態を示すものであり、（ａ），（ｂ）はそれぞれ断面図である。
【図４】従来例を示すものであり、（ａ），（ｂ），（ｃ）はそれぞれ断面図である。
【符号の説明】
１ インターポーザー
２ 半導体素子
３ 封止材
４ 成形金型
５ キャビティ
６ バンプ
Claims (5)
- インターポーザー上に半導体素子をフェースダウンで配置すると共にフリップチップ接合して搭載し、半導体素子のフリップチップ接合部に形成される間隙及び半導体素子の背面側を同一材料で封止して形成される半導体装置において、半導体素子の背面側に封止される封止材の厚みを半導体素子のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲に設定し、封止材として最大粒径が半導体素子のフリップチップ接合部の間隙寸法の１／２以下のフィラーを配合したものを用いて成ることを特徴とする半導体装置。
- 半導体素子をフェースダウンで配置すると共にフリップチップ接合したインターポーザーをトランスファー成形金型のキャビティ内にセットし、最大粒径が半導体素子のフリップチップ接合部に形成される間隙の寸法の１／２以下のフィラーを配合した封止材料を減圧状態のキャビティ内注入することによって、半導体素子のフリップチップ接合部の間隙に封止材を充填すると共に半導体素子の背面側を半導体素子のフリップチップ接合部の間隙寸法の１／２〜２倍の範囲の厚みに封止材で封止することを特徴とする半導体装置の製造方法。
- 封止材を注入する際のキャビティ内の減圧度を２７ｈＰａ以下に設定することを特徴とする請求項２に記載の半導体装置の製造方法。
- トランスファー成形温度を、半導体素子をインターポーザーにフリップチップ接合するバンプ金属の融点より５℃以上低い温度に設定することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
- インターポーザー上に複数の半導体素子を搭載し、各半導体素子を一括して封止材で封止した後、隣り合う半導体素子間においてインターポーザーを切断して分割することを特徴とする請求項２乃至４のいずれかに記載の半導体装置の製造方法。
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