CN100440488C - 中间芯片模块、半导体器件、电路基板、电子设备 - Google Patents

中间芯片模块、半导体器件、电路基板、电子设备 Download PDF

Info

Publication number
CN100440488C
CN100440488C CNB2004100798573A CN200410079857A CN100440488C CN 100440488 C CN100440488 C CN 100440488C CN B2004100798573 A CNB2004100798573 A CN B2004100798573A CN 200410079857 A CN200410079857 A CN 200410079857A CN 100440488 C CN100440488 C CN 100440488C
Authority
CN
China
Prior art keywords
chip
electrode
intermediate chip
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2004100798573A
Other languages
English (en)
Other versions
CN1601727A (zh
Inventor
松井邦容
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2003335675A external-priority patent/JP4238685B2/ja
Priority claimed from JP2003386512A external-priority patent/JP2005150437A/ja
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1601727A publication Critical patent/CN1601727A/zh
Application granted granted Critical
Publication of CN100440488C publication Critical patent/CN100440488C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种中间芯片，用于取得半导体芯片间的电连接，具有：具有第一面和第二面的基板；向该基板的所述的一面侧突出的贯通电极；在所述基板的第二面侧，在俯视的状态下，配置在与所述贯通电极不同的位置上的柱电极；配置在所述基板中或所述基板面上，使所述贯通电极和所述柱电极导通的布线部。根据本发明，在三维芯片层叠技术中，使再配置布线成为可能。

Description

中间芯片模块、半导体器件、电路基板、电子设备
技术领域
本发明涉及用于取得半导体芯片间的电连接的中间芯片、具有由该中间芯片进行电连接的半导体芯片的半导体器件、电路基板、电子设备。此外，本发明涉及中间芯片模块、半导体器件、电路基板、电子设备。
背景技术
现在，在移动电话、笔记本电脑、PDA(Personal data assistance)等具有便携性的电子设备中，为了小型化和轻量化，谋求设置在内部的半导体芯片等各种电子元件的小型化，极端限制安装该电子元件的空间。因此，例如在半导体芯片中，对其封装方法下工夫，现在提供称作CSP(Chip ScalePackage)的超小型封装。使用CSP技术制造的半导体芯片的安装面积可以与半导体芯片的面积同等程度，所以实现了高密度安装。
此外，预想到所述电子设备今后更加要求小型化和多功能化，有必要进一步提高半导体芯片的安装密度。在相关背景下，提出三维芯片层叠技术。该三维芯片层叠技术是层叠具有同样功能的半导体芯片、或具有不同功能的半导体芯片，通过用布线连接各半导体芯片件，谋求半导体芯片的高密度安装的技术(例如，参照日本特开2002-170919号公报、日本特开2002-100727号公报)。
可是，在三维芯片层叠技术中，伴随着半导体芯片的高密度化，端子间间隔变窄，所以难以把它与外部端子连接，因此，产生再配置布线的必要性。
可是，在日本特开2002-170919号公报中记载的技术中，各半导体芯片的接合部位于同一位置，所以只用该技术，无法进行再配置布线。此外，在日本特开2002-100727号中记载的技术中，通过在半导体芯片上进行再配置布线，对外部端子的连接变得容易，但是对半导体电路上又进行布线加工，所以制造工序变得复杂，产生成品率下降的新问题。
此外，在三维芯片层叠技术中，当层叠焊盘配置、芯片尺寸不同的不同种类的芯片时，再配置布线成为必要。此外，要求使三维芯片层叠时的处理变得容易，不引起成品率下降，能高效制造的技术。此外，也希望提高三维芯片层叠时的设计上和构造上的自由度，容易实现半导体器件的特性提高。
发明内容
本发明的第一形态是鉴于所述事实而提出的，其目的在于：在三维芯片层叠技术中，使再配置布线成为可能，作为对半导体芯片的制造工序不带来不良影响的技术，提供用于取得半导体芯片间的电连接的中间芯片、具有该中间芯片的半导体器件、电路基板、电子设备。
为了实现所述目的，本发明的第一形态的中间芯片，用于取得半导体芯片间的电连接，具有：具有第一面和第二面的基板；在该基板的所述第一面侧突出的贯通电极；在所述基板的所述第二面侧，在俯视的状态下，配置在与所述贯通电极不同的位置上的柱电极；配置在所述基板中或所述基板面上，使所述贯通电极和所述柱电极导通的布线部，所述布线部在与所述贯通电极不同的方向上延伸。
在所述中间芯片中，所述贯通电极也可以在所述第二面侧突出。
根据该中间芯片，通过在其一方的面一侧和另一方的面一侧分别连接半导体芯片，不会对半导体芯片的制造工序带来影响，能通过该中间芯片，三维安装半导体芯片。此外，在中间芯片上设置布线部，改变贯通电极和柱电极的位置，所以通过把布线部放到所需的位置，能在半导体芯片间进行再配置布线。
此外，在所述中间芯片中，希望基板由硅构成。
据此，中间芯片的热膨胀率变为与由硅构成的半导体芯片的热膨胀率相同，因此，防止中间芯片和半导体芯片之间的热膨胀率差引起的连接部剥离、破裂等问题。
此外，在所述中间芯片中，可以形成多个由贯通电极、柱电极和使它们导通的布线部构成的组。
据此，用一个中间芯片能同时进行多个半导体芯片间的电连接。
此外，在所述中间芯片中，在俯视的状态下，不同组的布线部可以交叉。
据此，复杂的再配置布线成为可能。
此外，在所述中间芯片中，多个贯通电极可以与一个布线部导通。
据此，一方的半导体芯片的多个电极和另一方的半导体芯片的一个电极的电连接成为可能。
此外，在所述中间芯片中，多个柱电极可以与一个布线部导通。
据此，一方的半导体芯片的一个电极可以与另一方的半导体芯片的多个电极的电连接成为可能。
须指出的是，在这样的中间芯片中，所述贯通电极、柱电极、布线部中的至少一个由铜形成对导电性有利。
本发明的第一形态的半导体器件由以下部分构成：具有第一贯通电极的第一半导体芯片；具有在俯视状态下配置在与所述第一贯通电极不同的位置的第二贯通电极的第二半导体芯片；具有第三贯通电极和配置在与所述第三贯通电极不同的位置的柱电极、把它们相互连接的布线部的中间芯片；在所述中间芯片的一方的面上，所述第三贯通电极和所述第一半导体芯片的所述贯通电极连接，在所述中间芯片的另一方的面上，从所述第三贯通电极通过所述布线部连接的所述柱电极与所述第二半导体芯片的所述第二贯通电极连接。把具有上述的中间芯片和半导体芯片的半导体器件定义为“中间芯片模块”。
根据本半导体器件，对半导体芯片的制造工序不产生影响，通过所述中间芯片能三维安装半导体芯片。此外，通过把中间芯片的布线部放到所需的位置，能在半导体芯片间进行再配置布线。
此外，在所述半导体器件中，层叠多个中间芯片，各芯片的规定电极彼此导通。
据此，当需要在一个中间芯片中无法对应的复杂的再配置布线时，能通过组合多个中间芯片，使它成为可能。
此外，在所述半导体器件中，第一半导体芯片和第二半导体芯片可以是不同种类的芯片。
据此，三维安装的半导体器件的半导体器件的构造上的自由度提高，因此，能谋求多功能化等特性的提高。
此外，在所述半导体器件中，中间芯片的基板希望是与第一半导体芯片的基板或第二半导体芯片的基板大致相同的厚度、大致相同的尺寸。
据此，由于基板的公共化成为可能，能降低制造成本。此外，因为芯片的厚度几乎标准化，所以层叠它们而构成的半导体器件的高度几乎由层叠的芯片数决定，因此，搭载该半导体器件的设备的设计标准化。
本发明的第一形态的电路基板安装所述半导体器件。
根据该电路基板，因为通过中间芯片，安装三维安装了半导体芯片的半导体器件，所以实现高密度化，此外，半导体器件在半导体芯片间再配置布线，所以关于对电路基板的安装的自由度高。
本发明的第一形态的电子设备具有所述半导体器件。
根据该电子设备，具有通过中间芯片，三维安装了半导体芯片的半导体器件，所以高密度化成为可能，半导体器件在半导体芯片间再配置布线，所以对电子设备内的安装的自由度高。
本发明的第二形态是鉴于所述事实提出的，其目的在于：提供在三维芯片层叠技术中能容易进行再配置布线，并且芯片的处理变得容易，能实现高的制造效率的中间芯片模块、半导体器件、安装了该半导体器件的电路基板、电子设备。
为了解决所述课题，本发明的第二形态的半导体器件具有层叠多个中间芯片模块的层叠体，所述中间芯片模块是接合中间芯片与半导体芯片并使其一体化的中间芯片模块，所述中间芯片是用于取得半导体芯片间的电连接的中间芯片，具有：具有第一面和第二面的基板；在该基板的所述第一面侧突出的贯通电极；在所述基板的所述第二面侧，在俯视的状态下，配置在与所述贯通电极不同的位置上的柱电极；配置在所述基板中或所述基板面上，使所述贯通电极和所述柱电极导通的布线部，所述布线部在与所述贯通电极不同的方向上延伸。
根据本发明的第二形态，通过把能电连接多个芯片间的中间芯片和半导体芯片一体化，模块化，芯片强度提高，抑制成品率的下降，三维芯片层叠时的处理变得容易。而且，形成多种彼此不同形态的中间芯片模块，只通过适当组合多种中间芯片模块中任意的中间芯片模块，就能容易制造各种形态的半导体器件，能提高三维芯片层叠时的设计上的自由度和构造上的自由度。因此，能谋求多功能化等的特性提高。此外，通过包含中间芯片的中间芯片模块，能容易进行规定芯片间的再配置布线。
在本发明的第二形态的中间芯片模块中，在所述半导体芯片的有源面和背面中至少一方的面上接合所述中间芯片。
根据本发明的第二形态，通过在半导体芯片中具有元件部和电路部的有源面和背面中的任意一面上接合中间芯片，能形成不同形态的中间芯片模块，能提高三维芯片层叠时的设计上的自由度和构造上的自由度。而且，通过在半导体芯片的有源面一侧接合中间芯片，在半导体芯片的有源面上能通过中间芯片容易地连接其他半导体芯片(或中间芯片或中间芯片模块)，能容易进行包含再配置布线的半导体器件的制造。此外，通过在半导体芯片的有源面一侧连接中间芯片，能保护有源面的元件部或电路部。同样，通过在半导体芯片的背面一侧接合中间芯片，在该半导体芯片的背面通过中间芯片能容易连接其他半导体芯片。
在本发明的第二形态的中间芯片模块中，在所述中间芯片和所述半导体芯片之间设置中间层。
根据本发明的第二形态，通过在中间芯片和半导体芯片之间设置中间层，该中间层成为增强层，能防止芯片的翘曲(挠曲)或破损等问题的发生。特别是在中间芯片模块和其他芯片或其他中间芯片模块的接合时或安装时，能防止芯片的翘曲或破损等问题的发生。通过这样设置用于增强芯片的中间层，使处理变得容易，能防止成品率的下降。须指出的是，中间层除了增强芯片，还可以设置为用于提高芯片彼此的接合强度，防止芯片间或布线间的短路，进行中间芯片模块全体的厚度调整，按照各目的，选择使用的中间层的形成用材料。
在本发明的第二形态的中间芯片模块中，作为所述中间层，至少包含由绝缘膜构成的层。
根据本发明的第二形态，中间层通过包含绝缘膜，能防止芯片层叠时的芯片间的短路，能进一步提高中间芯片模块的可靠性。
在本发明的第二形态的中间芯片模块中，所述中间芯片包含无源元件。
即在中间芯片(中间芯片模块)中可以包含电阻元件、电容器或线圈等无源元件。而且，中间芯片和半导体芯片分别能电连接在所述无源元件上，从而能通过无源元件连接芯片彼此，据此，能进一步提高半导体器件的设计上的自由度或构造上的自由度。
在本发明的第二形态的中间芯片模块中，所述无源元件设置在所述中间芯片的表面背面中的至少一方的面上。
据此，用在中间芯片的表面背面上设置无源元件的简易结构，能形成各种中间芯片模块，能电连接芯片彼此间。而且，通过从多种中间芯片模块中组合任意的中间芯片模块，接合，能容易地制造各种半导体器件。
在本发明的第二形态的中间芯片模块中，在所述中间芯片上设置不同种类的多个无源元件。
据此，能容易地形成各种中间芯片模块，能进一步提高组合中间芯片模块而制造的半导体器件的设计的自由度和构造的自由度。而且，当在中间芯片的表面背面两面分别设置无源元件时，也能采用设置在表面一侧的第一无源元件和设置在背面一侧的第二无源元件的种类不同的结构，只在中间芯片的表面一侧(或只在背面一侧)设置多个无源元件时，能采用多个无源元件的种类彼此不同的结构。
本发明的第二形态的半导体器件具有：层叠多个把能电连接多个芯片之间的中间芯片和半导体芯片接合、一体化的中间芯片模块的层叠体。
根据本发明，把能电连接多个芯片之间的中间芯片和半导体芯片一体化，模块化，形成中间芯片模块，能用层叠多个中间芯片模块的简易结构容易地制造半导体器件。而且，形成多种形态彼此不同的中间芯片模块，只通过从多种中间芯片模块中适当组合任意的中间芯片模块，就能容易地制造各种形态的半导体器件，能提高三维芯片层叠时的设计上的自由度或构造上的自由度。因此，能谋求多功能化等特性的提高。此外，通过包含中间芯片的中间芯片模块，能容易地进行规定芯片间的再配置布线。此外，通过模块化，芯片强度提高，抑制成品率的下降，三维芯片层叠时的处理变得容易。
在本发明第二形态的半导体器件中，能采用层叠彼此相同种类的中间芯片模块的结构，也能采用层叠不同种类的中间芯片模块的结构。在任意结构中，能容易制造各种形态的半导体器件，能提高三维芯片层叠时的设计上的自由度或构造上的自由度。这里，中间芯片模块为不同种类包括：柱电极和贯通电极的俯视图中的位置不同时、构成中间芯片模块的芯片的层叠结构不同时、构成中间芯片模块的半导体芯片或中间芯片的种类(构造)分别不同时、构成中间芯片模块的芯片的大小(大小的组合)不同时、中间芯片模块自身的大小不同时。
本发明的第二形态的电路基板安装有所述半导体器件。
根据本发明的第二形态，安装有层叠中间芯片模块而形成的半导体器件，所以能实现高密度化，能提供关于安装的自由度高的电路基板。
本发明的第二形态的电子设备具有所述的半导体器件。
根据本发明的第二形态，安装有层叠中间芯片模块而形成的半导体器件，所以能实现高密度化，能提供关于安装的自由度高的电子设备。
附图说明
图1是表示本发明第一形态的中间芯片的实施例1的图。
图2A、B是表示中间芯片的实施例2的图。
图3是表示本发明第一形态的半导体器件一例的图。
图4是表示本发明第一形态的半导体器件其他例子的图。
图5是表示本发明第一形态的半导体器件其他例子的图。
图6A～J是表示半导体芯片的贯通电极和柱电极的制造方法的一例的模式图。
图7A～H是表示中间芯片的贯通电极和柱电极的制造方法的一例的模式图。
图8是本发明第一形态的电路基板的一实施例的概略结构图。
图9是本发明第一形态的电子设备的一实施例的概略结构图。
图10A～C是表示制造本发明第二形态的半导体芯片的工序一例的模式图。
图11A～E是表示制造本发明第二形态的中间芯片的工序一例的模式图。
图12A～D是表示本发明第二形态的中间芯片模块的制造工序一例的模式图。
图13A、B是表示本发明第二形态的芯片层叠工序的一例的模式图。
图14A、B是表示本发明第二形态的中间芯片模块的制造工序其他例子的模式图。
图15A～D是表示本发明第二形态的中间芯片模块的其他实施例的模式图。
图16A～C是表示本发明第二形态的中间芯片模块的其他实施例的模式图。
具体实施方式
(第一形态)
下面，详细说明本发明的第一形态。
在本说明书中，“中间芯片”的用语指用于取得多个半导体芯片间的电连接的芯片。“中间芯片”有时也称作“连接用中间芯片”。
图1是表示本发明第一形态的中间芯片的实施例1的图，图1中的符号101是中间芯片。该连接用中间芯片101具有：由硅构成的基板102、在基板102的背面一侧突出的贯通电极103、设置在基板102的表面一侧的柱电极104、使贯通电极103和柱电极导通的布线部105。须指出的是，贯通电极103突出的一侧可以为基板102的表面一侧，设置柱电极104的一侧可以是基板102的背面一侧。
在本实施例中，贯通基板102内形成贯通电极103，其一端一侧向基板102背面一侧突出，另一端一侧向基板102的表面一侧突出。柱电极104配置在与所述贯通电极103的突出部103a在俯视状态下不同的位置。
布线部105形成在基板102的表面一侧，连接贯通电极103的另一端部和柱电极104之间，使它们之间导通。而且，根据这样的结构，连接用中间芯片101从所述贯通电极103的突出部103a的位置到柱电极104的位置进行再配置布线。
须指出的是，在图1所示的连接用中间芯片101中，由贯通电极103、柱电极104和使它们导通的布线部105构成的组，形成多个(2组)，据此，如后所述，能只用该连接用中间芯片101就能进行半导体芯片间的不同的多组(2组)端子间的连接。
此外，虽然在图1中未特别表示，但是可以在一个布线部105上使多个贯通电极103和一个柱电极104导通，相反，在一个布线部105上，可以使一个贯通电极103和多个柱电极104导通。在一个布线部105上，可以使多个贯通电极103和一个柱电极104导通。据此，能只用该连接用中间芯片101就能进行一方的半导体芯片的一个或多个电极和另一方的半导体芯片的一个或多个电极的电连接。
图2A是表示本发明中间芯片的实施例2的图，图2A中的符号130是中间芯片。该连接用中间芯片130与图1所示的中间芯片101只之间的不同点在于，由贯通电极、柱电极以及布线部构成的组中之一时多层布线结构。该连接用中间芯片130中，其基板131由硅基板131a和形成其上的由层间绝缘膜构成的绝缘层131b形成，在这样的结构的基板131上形成3组由贯通电极、柱电极和布线部构成的组。
在这些组中的一个组A中，贯通电极132把与其突出部132a相反一侧的端部延伸到硅基板131a的表面上，在那里与布线部133连接(导通)。而且，布线部133在硅基板131a的表面上饶到所需的位置，在那里与形成在绝缘层131b的表面上的柱电极134连接(导通)。根据这样的结构，由贯通电极132、布线部133和柱电极构成的构造成为所述多层布线构造。
此外，在所述3组中的其他一组B中，其贯通电极132、柱电极134、布线部133成为与所述中间芯片101的贯通电极103、柱电极104、布线部105相同的结构。可是，组B的贯通电极132贯通硅基板131a和绝缘层131b，使一方的端部在绝缘层131b上露出。而且，通过在绝缘层131b上形成柱电极134、布线部133，成为与贯通电极132连接(导通)的结构。
此外，另一组C也成为与所述组B几乎相同的结构。可是，在组C中，在其贯通电极132的与突出部132a相反一侧的端部形成柱电极134，因此，在连接在该贯通电极132上的布线部133上形成两个柱电极134、134a。
这里，所述3组中的组A和组C中，各布线部133如图2B所示，配置为非接触，并且在俯视状态下交叉。即在本实施例中，通过使一方的组为多层布线构造，能实现非接触并且在俯视状态下交叉的再配置布线。
因此，通过具有这样的多层布线构造，本实施例的连接用中间芯片130能实现复杂的再配置布线。
下面，说明使用这样的连接用中间芯片101、130的本发明的半导体器件。
图3是表示具有图1所示的连接用中间芯片101的半导体器件一例的图，图3中的符号140是半导体器件。该半导体器件140成为按顺序层叠第一半导体芯片141、连接用中间芯片101、第二半导体芯片142、连接用中间芯片106、第三半导体芯片143的构造。
第一半导体芯片141、第二半导体芯片142、第三半导体芯片143都是在元件部或电路部(未图示)之外，作为三维安装用的连接构件，把贯通电极144、柱电极145作为连接用电极而形成。即这些半导体芯片141、142、143在形成有元件部或电路部的基板的有源面一侧形成柱电极145，使与该柱电极145导通的贯通电极144向与有源面相反一侧的面(背面)突出。须指出的是，在本例子中的半导体器件140中，第一半导体芯片141、第二半导体芯片142形成与基板形状相同，第三半导体芯片143形成比基板形状小。
而连接用中间芯片101是图1所示的构造，连接用中间芯片106对于连接用中间芯片101，只变更贯通电极103、柱电极104、布线部105的位置。
而且，半导体芯片一侧的柱电极145和连接用中间芯片101、106一侧的贯通电极103通过例如无铅焊锡(未图示)连接，此外，半导体芯片一侧的贯通电极144和连接用中间芯片101、106一侧的柱电极104例如通过无铅焊锡(未图示)连接，从而这些半导体芯片141、142、143和连接用中间芯片101、106层叠在一起。
根据这样的结构，通过连接用中间芯片101、106依次层叠各半导体芯片141、142、143，能对形成在俯视状态下不同的位置上的各贯通电极103和柱电极104的位置进行再配置布线。而且，在本例子中，通过连接用中间芯片106使不同大小的异种芯片即第二半导体芯片142和第三半导体芯片143层叠，所以能提高三维安装的半导体器件140的构造上的自由度，因此，能谋求半导体器件140的多功能化等特性的提高。
须指出的是，在本例子中，形成各半导体芯片141、142、143的基板、形成连接用中间芯片101、106的基板都是硅基板。通过这样的结构，连接用中间芯片101、106的热膨胀率变为与半导体芯片141、142、143的热膨胀率相同，因此，能防止半导体芯片141、142、143和连接用中间芯片101、106之间的热膨胀率差引起的电极间的连接部(焊锡)的剥离等。
此外，形成第一半导体芯片141和第二半导体芯片142的基板、形成连接用中间芯片101、106的基板都为相同的厚度，并且相同形状的基板。据此，能使基板公共化，能谋求制造成本的降低。此外，几乎能使芯片的厚度标准化，所以层叠它们而形成的半导体器件140的高度几乎由层叠的芯片数决定。因此，能把搭载该半导体器件140的设备的容纳空间的设计标准化为例如芯片厚度的倍数。
图4是表示具有图1所示的连接用中间芯片101的半导体器件其他例子的图，图4中的符号150是半导体器件。该半导体器件150成为按顺序层叠第四半导体芯片151、连接用中间芯片107、第五半导体芯片152、连接用中间芯片108和连接用中间芯片106、第六半导体芯片153的构造。
在本例子的半导体器件160中，成为在第五半导体芯片152和第六半导体芯片153之间，第五半导体芯片152的一个柱电极154a的位置和第六半导体芯片153的一个贯通电极155a的位置在俯视状态下几乎位于相同的位置，并且在不连接它们时应用的构造。
即当要使用一个连接中间芯片层叠第五半导体芯片152和第六半导体芯片153时，在该连接中间芯片中，用于连接在第五半导体芯片152的柱电极154a上的贯通电极和用于连接在第六半导体芯片153的贯通电极155a上的柱电极设置在相同的位置，因此，它们之间短路。因此，作为连接中间芯片，通过层叠使用连接用中间芯片108和连接用中间芯片106，能防止这样的短路，各电极间的再配置布线成为可能。
通过这样组合多个(两个)连接用中间芯片108、106，用一个中间芯片无法对应的复杂的再配置布线成为可能，因此，能很大提高再配置的自由度。
图5是表示具有图2A、B所示的连接用中间芯片130的半导体器件一例的图，图5中的符号160是半导体器件。该半导体器件160成为按顺序层叠第七半导体芯片161、所述连接用中间芯片130、第八半导体芯片162和第九半导体芯片163的构造。
在本例子的半导体器件160中，对于第七半导体芯片161，第八半导体芯片162和第九半导体芯片163为异种芯片，关于第八、第九半导体芯片162、163，都层叠在连接用中间芯片130上。而且，使第七半导体芯片161的一个柱电极165a与第八、第九半导体芯片162、163的各贯通电极164a、164a导通。
即在本例子的半导体器件160中，通过使用所述连接用中间芯片130，使俯视状态下交叉的再配置布线成为可能。因此，不层叠多个，用一个连接用中间芯片130就能实现在图3、图4所示的连接用中间芯片101、106、107、108那样的单层构造中变成困难的复杂的再配置布线，据此，能很大提高再配置的自由度。
须指出的是，半导体器件当然也包含此前表示的层叠的半导体芯片作为一个封装而模块化的中间芯片模块。
下面，根据制造方法，说明由这样的结构构成的半导体器件140、150、160的各半导体芯片的贯通电极和柱电极的构造。
首先，说明形成贯通电极和柱电极前的半导体芯片的结构。在图6A中，在形成由未图示的晶体管、存储元件、其他电子元件构成的集成电路的硅基板110的表面上，形成绝缘膜112。
该绝缘膜112例如由硅基板110的材料Si(硅)的氧化膜(SiO2)形成。
在绝缘膜112上形成由硼磷硅酸玻璃(以下称作BPSG)构成的层间绝缘膜114。在层间绝缘膜114上，形成在未图示的位置与形成在基板110上的集成电路电连接的作为电极的电极焊盘116。按顺序层叠由Ti(钛)构成的第一层116a、由TiN(氮化钛)构成的第二层116b、由AlCu(铝/铜)构成的第三层116e、由TiN构成的第四层(帽状层)116d，形成该电极焊盘116。
通过溅射，在层间绝缘膜114的整个面上形成由第一层116a～第四层116d构成的层叠构造，使用抗蚀剂等，构图为规定的形状(例如圆形)，从而形成电极焊盘116。须指出的是，在本例子中，以通过所述层叠构造形成电极焊盘116的情形为例进行说明，但是电极焊盘116可以只由Al形成。可是，当然希望使用电阻低的铜形成。此外，电极焊盘116并不局限于所述结构，按照必要的电特性、物理特性、化学特性，可以适当变更。须指出的是，成为在电极焊盘116的下方不形成电子电路的构造。
此外，在层间绝缘膜114上覆盖电极焊盘116，形成作为绝缘层的钝化膜118。该钝化膜118能通过SiO2(氧化硅)、SiN(氮化硅)、聚酰亚胺树脂等形成。
关于钝化膜118，用SiO2或SiN形成。此外，作为钝化膜118的膜厚，希望为0.5μm以上。
下面，按顺序说明对于以上的结构的半导体芯片，形成贯通电极和柱电极的各工序。首先，通过旋转镀膜法、浸渍法、喷涂镀膜法等方法，在钝化膜118上的整个面上涂敷抗蚀剂(省略图示)。须指出的是，该抗蚀剂用于给覆盖电极焊盘116的钝化膜118开口，可以是光致抗蚀剂、电子射线抗蚀剂、X射线抗蚀剂的任意一个，可以是正型或负型。
在钝化膜118上涂敷抗蚀剂后，进行它的预烘焙后，使用形成规定图案的掩模进行曝光处理和显影处理，把抗蚀剂构图为规定形状。须指出的是，按照电极焊盘116的开口形状和基板110上形成的孔的截面形状，设定抗蚀剂的形状。抗蚀剂的构图结束后，进行后烘焙后，如图6B所示，蚀刻覆盖电极焊盘116的钝化膜118的一部分，形成开口部H1。图6B是表示把钝化膜118开口，形成开口部H1的状态的剖视图。
须指出的是，对蚀刻适合使用干蚀刻，具体而言，适合使用反应性离子蚀刻(RIE：Reactive Ion Etching)。可是，作为蚀刻，也能使用湿蚀刻。开口尺寸设定为比下一工序中形成在电极焊盘116上的开口直径和形成在基板110上的孔的直径大，比焊盘尺寸小的尺寸，例如90μm左右。然后，通过剥离液或灰化，除去抗蚀剂。须指出的是，此前的工序与以往的半导体芯片的加工没有任何不同。
如果以上的工序结束，就在电极焊盘116、其下的层间绝缘膜114和绝缘膜112上形成开口部H2。据此，使基板110的一部分露出。该开口是使用抗蚀剂，用与所述同样的光刻工艺开口为所需的尺寸。图6C是表示把电极焊盘、层间绝缘膜114、绝缘膜112开口，使基板110的一部分露出的状态的剖视图。须指出的是，开口部H2的开口直径是比开口部H小，比下一工序中开口的插头直径还大的尺寸，例如60μm左右。
接着，在基板整个面上形成成为硅的干蚀刻时的掩模的蚀刻掩模119。作为材料，用SiO2或SiN形成。或者可以是它们的层叠膜。作为膜厚，从足以实现穿孔到基板的孔深度的选择比计算，希望为2μm以上。之所以为2μm以上，是因为在确保所述选择比上是必要的。蚀刻掩模的开口使用抗蚀剂，用与所述同样的光刻工艺进行图案的形成。图6D是表示把蚀刻掩模开口为规定大小的状态的剖视图。该直径设定与插头直径同等程度，例如30μm左右。
以该蚀刻掩模119为掩模，通过干蚀刻，如图6E所示，对基板110穿孔。须指出的是，这里，作为干蚀刻，除了RIE，也能使用ICP(InductivelyCoupled Plasma)。图6E是表示对基板110穿孔，形成孔部H3的状态的剖视图。须指出的是，关于孔部H3的深度，按照最终形成的半导体芯片的厚度，适当设定，例如为深度70μm左右。
此外，如图6E所示，如果在基板110上形成孔部H3，就通过干蚀刻，在穿孔时对蚀刻掩模119缓慢蚀刻，在孔部H3的形成结束时，残留膜几乎没有。图6E以后在钝化膜118上包含蚀刻掩模的残留膜119，但是省略蚀刻掩模的残留膜119进行图示。
以上的工序结束后，就在钝化膜118上和孔部H3的内壁和底面形成绝缘膜120。图6F是表示在电极焊盘116的上方和孔部H3的内壁和底面形成绝缘膜120的状态的剖视图。
该绝缘膜120用于防止电流泄漏的发生、氧和水分等引起的基板110的侵蚀等而设置，通过使用PECVD(Plasma Enhanced Chemical VaporDeposition)形成的四乙氧基硅烷(以下称作TEOS)即PE-TEOS形成。作为该绝缘膜120的厚度，例如为2μm左右。须指出的是，作为绝缘膜120，代替PE-TEOS，能使用通过臭氧CVD形成的TEOS(O3-TEOS)或通过溅射形成的氧化硅。
接着，通过旋转镀膜法、浸渍法、喷涂镀膜法等方法，在钝化膜118上的整个面上涂敷抗蚀剂(未图示)。或者可以使用干膜抗蚀剂。须指出的是，该抗蚀剂用于对电极焊盘116的一部分的上方开口，可以是光致抗蚀剂、电子射线抗蚀剂、X射线抗蚀剂，可以是正型或负型。
在钝化膜118上涂敷抗蚀剂后，进行它的预烘焙后，使用形成规定图案的掩模进行曝光处理和显影处理，把抗蚀剂构图为残留抗蚀剂的形状例如以孔部H3为中心的圆环形状。
如果抗蚀剂的构图结束，则进行后烘焙后，用蚀刻除去覆盖电极焊盘116的一部分的绝缘膜120，露出电极焊盘116的一部分。须指出的是，对蚀刻希望使用干蚀刻，特别希望使用反应性离子蚀刻。此外，作为蚀刻，也能使用湿蚀刻。
须指出的是，这时，也一并除去构成电极焊盘116的第四层116d。
图6G是表示除去覆盖电极焊盘116的绝缘膜120的一部分的状态的剖视图。如图6G所示，电极焊盘116的上方为外径80μm左右、内径79μm左右的圆环状的开口部H4，成为电极焊盘116的一部分露出的状态。通过该开口部H4，能连接以后的工序中形成的连接端子(电极部)和电极焊盘116。因此，如果是电极焊盘116，就可以在形成孔部H3的部位以外的地方形成开口部H4，也可以相邻。
在本例子中，以在电极焊盘116的大致中央形成孔部H3的情形为例进行说明。因此，开口部H4包围该孔部H3，即增大电极焊盘116的露出面积在减小电极焊盘116和后面形成的连接端子的连接电阻这一点是所希望的。此外，孔部H3的形成位置可以不是电极焊盘的大致中央，可以形成多个孔。须指出的是，除去覆盖电极焊盘116的绝缘膜120的一部分，使电极焊盘116的一部分露出后，通过剥离液把除去时使用的抗蚀剂除去。
如果以上的工序结束，就在电极焊盘116的露出部和孔部H3的内壁和底部形成底层膜122。这里，底层膜122由阻碍层和种层构成，首先形成阻碍层后，在阻碍层上形成种层，从而成膜。这里，阻碍层由Ti和TiN形成，种层由Cu形成。
它们由IMP(离子金属等离子体)法或真空蒸镀、溅射、离子电镀法等PVD(Physical Vapor Deposition)法形成。须指出的是，在本阶段中，在晶片整个面形成阻碍层和种层，最后用蚀刻除去不要的部分。
图6H是表示形成底层膜122的状态的剖视图。构成底层膜122的阻碍层的膜厚例如为0.1μm，种层的膜厚例如为0.3μm左右。须指出的是，这里所谓的不要的部分是指除了电极焊盘116的钝化膜118上形成的阻碍层和种层。
底层膜122的形成结束后，接着进行构图，以内径120μm使形成连接端子的区域露出，此外形成抗蚀剂。基于抗蚀剂的构图工序与从前的工艺完全相同。这里使用的抗蚀剂使用对以下进行的电镀的抗电镀性高的材料，此外膜厚也形成为柱电极的高度以上。接着，使用电化学电镀法(ECP)，对孔部H3内部和电极焊盘116上进行电镀处理，用铜掩埋孔部H3内部，并且在电极焊盘116上形成突出形状的作为金属层的柱电极124，高度为10μm左右。这样，形成在电极焊盘116上方与电极焊盘116电连接，并且成为基板110的表面一侧的外部电极的所述半导体芯片的柱电极124。须指出的是，在柱电极124上，作为焊锡，形成无铅的焊锡，例如SnAg(未图示)。
接着，剥离抗蚀剂，通过蚀刻除去阻碍层和种层的不要部分(省略图示)，形成图6I所示的状态。须指出的是，一般用湿方式，通过蚀刻液进行种层的蚀刻。此外，阻碍层也可以用湿方式，但是也可以是基于RIE的干蚀刻。这时为了防止柱电极124被蚀刻，也可以包围柱电极124形成抗蚀剂后，进行蚀刻。
然后，把基板110的背面薄膜化，直到基板110的厚度变为50μm左右，直到掩埋孔部H3的铜(贯通电极)在基板的背面露出，据此，连接在柱电极124上的贯通电极部分从基板110的背面露出。在薄膜化中，单独采用机械研磨或化学蚀刻、湿蚀刻或干蚀刻，或并用。通过机械研磨或化学蚀刻、湿蚀刻或干蚀刻，除去从基板110的背面突出的金属部分的端面的绝缘层120和底层122，据此，如图6J所示，形成与柱电极124电连接的贯通电极126。
然后，通过切片，分割成个体，取得具有柱电极124和贯通电极126的各半导体芯片。
下面，根据制造方法说明所述半导体器件140、150、160的中间芯片的贯通电极和柱电极的构造。须指出的是，在本例子中，特别说明图1所示的单层构造的中间芯片。
首先如图7A所示，准备由硅构成的基板170。这里，该基板170与所述硅基板110不同，不形成由各种元件构成的集成电路。因此，中间芯片的制造与所述半导体芯片完全不同地另外形成，所以中间芯片的成品率不影响半导体芯片的成品率。
准备这样的基板170后，在它的单面或两面和侧面，把热氧化膜或由基于等离子体TEOS等的SiO2构成的氧化膜171形成1μm左右的厚度。接着，在该氧化膜171上的规定位置形成成为再配置布线的导电图案172。例如通过按顺序层叠由Ti(钛)构成的第一层、由TiN(氮化钛)构成的第二层、由Al构成的第三层，形成导电层，再通过把该导电层构图为规定图案，形成该导电图案172。
接着，覆盖该导电图案172，形成由SiO2或SiN构成的钝化膜173，把它构图，对形成柱电极和贯通电极的区域的钝化膜开口。
图7A是表示在2处把钝化膜开口的状态的剖视图。须指出的是，钝化膜并不一定必要，可以原封不动进入下一工序。
接着，在钝化膜上形成抗蚀剂(未图示)，通过干蚀刻，把导电图案172、其下的绝缘膜171开口为比钝化膜的开口部小的直径例如60μm。据此，能形成开口部H6。
接着，通过剥离液把抗蚀剂剥离后，通过等离子体TEOS法等，沉积由蚀刻掩模用的SiO2构成的氧化膜174。
在该蚀刻掩模上再形成抗蚀剂(未图示)，通过光刻、蚀刻工艺，在比开口部H6更内侧形成与贯通电极同等直径的开口部H7。然后，通过剥离液剥离抗蚀剂。
图7B表示对导电图案172、绝缘膜171开口，然后沉积由蚀刻掩模用的SiO2构成的氧化膜174，形成开口部H7的状态的剖视图。
然后，以该蚀刻掩模174为掩模，进行RIE等干蚀刻，把基板170穿孔，形成孔部H8。
须指出的是，这里，作为干蚀刻，除了RIE，还能使用ICP(InductivelyCoupled Plasma)。图7C是表示把基板170穿孔，形成孔部H3的状态的剖视图。须指出的是，按照最终形成的半导体芯片的厚度，适当设定孔部H8的深度，例如深度为70μm左右。
这时，蚀刻掩模174在穿孔时被缓慢蚀刻，在孔部H8的形成结束时，几乎没有残留膜。
接着，如图7D所示，在氧化膜174上和孔部H8的内壁面以及底面上形成由SiO2或SiN或它们的层叠膜构成的绝缘膜175。
该绝缘膜175用于防止电流泄漏的发生、氧和水分等引起的基板170的侵蚀等而设置，通过使用PECVD(Plasma Enhanced Chemical VaporDeposition)形成的四乙氧基硅烷(以下称作TEOS)即PE-TEOS形成。作为该绝缘膜175的厚度，例如为2μm左右。须指出的是，作为绝缘膜175，代替PE-TEOS，能使用通过臭氧CVD形成的TEOS(O3-TEOS)或通过溅射形成的氧化硅。
接着，形成抗蚀剂层(未图示)，再使用掩模把它曝光和显影，成为所需图案形状。然后，把该所需图案形状作为掩模，对绝缘膜175蚀刻，如图7E所示，在孔部H8的周围形成圆环状的开口部9，并且在形成柱电极的位置形成开口部H10。关于开口部H9、H10的形成，通过干蚀刻，在其底部使导电图案172露出。然后，通过剥离液把抗蚀剂剥离。
接着，如图7F所示，在导电图案172的露出部(包含开口部H9、H10的内壁)和孔部H8的内壁和底部形成底层膜176。这里，底层膜176与所述底层膜122同样，由阻碍层和种层构成，作为阻碍层，使用Ti和TiN，作为种层，使用Cu。它们由IMP(离子金属等离子体)法或真空蒸镀、溅射、离子电镀法等PVD(Physical Vapor Deposition)法形成。须指出的是，在本阶段中，在晶片整个面形成阻碍层和种层，最后用蚀刻除去不要的部分。
接着，使包围开口部8和H9的内侧和开口部H10露出，形成抗蚀图，使用电化学电镀(ECP)法对孔部H8和H9的内部和开口部H10内实施电镀处理。这里使用的抗蚀剂使用耐电镀性高的，此外膜厚也形成在柱电极的高度以上。据此，如图7G所示，用铜掩埋孔部H8内部，并且在开口部H9内也掩埋铜。此外，与此同时，在开口H10内也掩埋铜，形成柱电极。这里，在不同的工序中进行对孔部H8内和开口部H9内的掩埋、对开口部H10内的掩埋，这时在对孔部H8内和开口部H9内的掩埋中使用掩埋性好的电镀材料，在对开口部H10内的掩埋中使用调平性好的电镀材料。
这样，通过掩埋在孔部H8内和开口部H9内的铜，形成贯通电极177，此外通过掩埋在开口部H10内的铜，形成柱电极178。连接贯通电极177和柱电极178的导电图案172成为布线部179。须指出的是，在柱电极178上，作为焊锡，形成无铅的焊锡，例如SnAg(未图示)。
接着，剥离抗蚀剂，通过蚀刻除去底层176(阻碍层和种层)的不要部分(省略图示)。须指出的是，一般用湿方式，通过蚀刻液进行种层的蚀刻。此外，阻碍层也可以用湿方式，但是也可以是基于RIE的干蚀刻。这时为了防止柱电极178被蚀刻，也可以包围柱电极124形成抗蚀剂后，进行蚀刻。
然后，把基板170的背面薄膜化，直到贯通电极177在基板的背面露出，据此，形成其突出部。在该薄膜化中单独采用机械研磨或化学蚀刻，或并用。如图7H所示，通过机械研磨或蚀刻除去从基板170的背面突出的金属部分的端面的绝缘层75和底层176，据此，取得与柱电极178电连接的贯通电极177。
然后，通过切片，分割成个体，取得具有柱电极178、贯通电极177和使它们之间导通的布线布179的中间芯片。
层叠这样制作的半导体芯片和中间芯片，通过接合贯通电极的顶端部、柱电极的表面，能取得图3或图4所示的层叠中间芯片和半导体芯片的半导体器件。
下面，说明具有所述半导体器件140的电路基板和电子设备的例子。
图8是表示本发明的电路基板一实施例的概略结构的立体图。如图8所示，在该实施例的电路基板1000上搭载有所述半导体器件140。
须指出的是，半导体器件140一般安装层叠后封装化的半导体装置，但是也可以原封不动地安装层叠的半导体器件。在图8中，为了容易理解安装在电路基板上的形态，省略封装，原封不动地表示所述半导体器件。
电路基板1000由玻璃环氧树脂基板等有机类基板构成，由铜等构成的布线图案(未图示)变为所需的电路，在这些布线图案上连接电极焊盘(未图示)。而且，在该电极焊盘上，通过封装化时一次安装的基板，电连接半导体器件140的所述第一半导体芯片141的贯通电极144，从而把半导体器件140安装在电路基板1000上。
在这样的结构的电路基板1000上，具有安装密度高，并且进行再配置布线的半导体器件140，所以实现小型化、轻量化，布线连接的可靠性也高。
图9是表示作为本发明电子设备的一实施例的移动电话的结构的立体图。如图9所示，该移动电话2000在其壳体内部配置所述半导体器件140或所述电路基板1000。
在这样的结构的移动电话2000(电子设备)中，具有安装密度高，并且进行再配置布线的半导体器件140，所以实现小型化、轻量化，布线连接的可靠性也高。
须指出的是，作为电子设备，并不局限于所述移动电话，能应用于各种电子设备。例如能应用于笔记本电脑、液晶放映机、多媒体个人电脑(PC)和工程工作站(EWS)、寻呼机、文字处理器、电视机、取景器型或监视器直视型录像机、电子记事本、电子计算器、汽车巡航装置、POS终端、具有触摸屏的装置等电子设备。
(第二形态)
下面，根据制造方法，说明本发明第二形态的中间芯片模块的一实施例。首先，参照图10A～C的模式图，说明构成中间芯片模块的半导体芯片(半导体晶片)的制造工序的概略。
如图10A所示，准备用于形成半导体芯片的半导体芯片形成用基板即硅基板(晶片)210。须指出的是，在硅基板210的表面(有源面)一侧形成包含晶体管或存储元件的元件部和电路部，但是未图示。
接着，如图10B所示，在形成在硅基板210的表面规定位置的开口部掩埋铜等导电性材料，形成以后成为贯通电极的电极部243。须指出的是，硅基板210和电极部243通过绝缘膜彼此处于绝缘状态。电极部243在所述元件部和电路部之外另外设置，作为三维安装的连接构件使用。而且，在硅基板210中形成有元件部和电路部的有源面(表面)一侧，突出设置构成电极部243的一部分的柱电极245。包含柱电极245的电极部243与元件部和电路部电连接。
接着，如图10C所示，按照必要使硅基板210变薄。
这里，电极部243与形成在硅基板210上的多个半导体芯片分别对应设置。在图10A～C所示的例子中，在硅基板210上形成两个半导体芯片241、241，关于这两个半导体芯片241、241，各形成2个电极部243。
下面，参照图11A～E所示的模式图，说明形成构成中间芯片模块的中间芯片的中间芯片形成工序的概略。中间芯片是用于电连接半导体芯片之间的构件。
如图11A所示，准备用于形成中间芯片的中间芯片形成用基体材料即硅基板(晶片)207。须指出的是，在硅基板207的表面一侧形成未图示的绝缘膜。
接着，如图11B所示，在形成在硅基板207的表面规定位置的开口部中掩埋铜等导电性材料，形成以后成为贯通电极的电极部206。电极部206具有设置在硅基板207的表面一侧的柱电极204，对于掩埋在开口部中的电极部(后面描述的贯通电极203)通过布线部205电连接。须指出的是，这里，硅基板207和电极部206通过绝缘膜处于彼此绝缘的状态。
接着，如图11C所示，使硅基板207变薄，再除去硅基板207的背面一侧，使硅基板207变薄，从而如图11D所示，设置在硅基板207的内部的导电性材料即电极部206的一部分从背面一侧突出，形成贯通电极(第一端子)203。如上所述，设置在硅基板207的表面一侧的柱电极204和贯通电极203通过布线部205电连接。
须指出的是，这时，在硅基板207背面即贯通电极203突出的一侧，使贯通电极203突出后，在整个面上形成绝缘膜，然后只露出贯通电极203的顶端部分(未图示)。即除了电连接的电极以外，处于由绝缘膜覆盖的状态。作为电极露出方法，有干蚀刻或研磨、或它们并用的方法。
这里，电极部206与形成在硅基板207上的多个中间芯片分别对应设置。在图11A～E所示的例子中，在硅基板207中形成两个中间芯片201，关于两个中间芯片201，分别形成两个电极部206。
接着，如图11E所示，根据中间芯片201，切断(切片)硅基板207，进行芯片化。据此，从一个硅基板207形成多个能电连接半导体芯片之间的中间芯片。
须指出的是，贯通电极203突出的一侧为硅基板207的表面一侧，设置柱电极204的一侧可以为硅基板207的背面一侧。
在本实施例中，贯通硅基板207形成贯通电极203，从而其一端一侧向硅基板207的背面一侧突出，另一端一侧在硅基板207的表面一侧露出。柱电极204与所述贯通电极203的突出部203a在俯视状态下配置在不同的位置，但是也可以配置在相同的位置。布线部205形成在硅基板207的表面一侧，通过连接贯通电极203的另一端部和柱电极204之间，使它们之间导通。而且，根据这样的结构，中间芯片201从所述贯通电极203的突出部203a的位置到柱电极204的位置进行再配置布线。
须指出的是，在图11A～E所示的中间芯片201中，形成多个(2组)由贯通电极203、柱电极204和使它们导通的布线部205构成的组，据此，如后所述，能只用中间芯片201就进行半导体芯片间的不同的多组(2组)端子间的连接。此外，虽然在图11A～E中未特别表示，但是在一个布线部205上可以使多个贯通电极203和一个柱电极204导通，相反，可以使一个布线部205上一个贯通电极203和多个柱电极204导通。
还可以在一个布线部205上使多个贯通电极203和一个柱电极204导通。据此，只用连接用中间芯片201就能进行一方的半导体芯片的一个或多个电极和另一方的半导体芯片的一个或多个电极的电连接。此外，在中间芯片201的背面一侧预先形成绝缘膜，该绝缘膜作为在以下的工序中说明的层叠时的中间层起作用，能使芯片间绝缘。
下面，参照图12A～D，说明接合通过参照图10A～C说明的工序形成的半导体芯片(本导体晶片)241、参照图11A～E说明的工序而形成的中间芯片201的工序。
如图12A所示，对于包含多个半导体芯片241的硅基板210连接多个中间芯片201。在本实施例中，在半导体芯片241上堆叠(层叠)中间芯片201。然后，对半导体芯片241，把中间芯片201对齐，把中间芯片201的贯通电极203的突出部(第一端子)203a、半导体芯片241、241的柱电极245通过无铅焊锡电连接。无铅焊锡预先设置在贯通电极203的突出部203a和柱电极245中的至少一方上，通过回流焊接，统一加热中间芯片201和半导体芯片241，加热接合贯通电极203和柱电极245。
接着，如图12B所示，在中间芯片201的硅基板207和半导体芯片241的硅基板210之间，填充灌充填料208作为中间层。然后，填充的灌充填料208硬化。据此，包含半导体芯片241和中间芯片201的层叠体全体的强度增加。这里，作为中间层，通过设置由绝缘膜构成的层，把芯片间绝缘，能防止短路等问题的发生。
连接中间芯片201和半导体芯片241后，如图12C所示，除去硅基板210的背面一侧，使其变薄，设置在硅基板210的内部的导电性材料即电极部243的一部分从背面一侧突出，形成贯通电极244。
设置在硅基板210表面一侧的柱电极245和贯通电极244电连接。
须指出的是，这时，在基板210的背面即贯通电极244突出的一侧使贯通电极244突出后，在整个面上形成绝缘膜后，只使贯通电极244的顶端部分露出(未图示)。即除了电连接的电极以外，处于由绝缘膜覆盖的状态。作为电极露出方法，有干蚀刻或研磨、或它们并用的方法。
如上所述，在包含多个半导体芯片241的硅基板210上连接多个中间芯片201后，按照中间芯片201的尺寸，切断(切片)硅基板210，形成单个芯片(层叠体)。通过以上的工序，如图12D所示，形成把中间芯片201和半导体芯片241接合一体化的中间芯片模块250。这里，中间芯片201设置在半导体芯片241的有源面一侧，所以能通过中间芯片201保护设置在半导体芯片241的有源面一侧的元件部和电路部。
上述的制造方法是在半导体芯片(半导体晶片)上层叠芯片化的中间芯片后，切片的方法，但是也可以使用最初使半导体芯片和中间芯片各自的端子(电极)露出，切片，芯片化后，在芯片的状态下，分别接合，形成图12D所示的形状的方法。
通过形成接合中间芯片201和半导体芯片241，一体化的层叠体中间芯片模块250，处理变得容易。此外，在中间芯片201和半导体芯片241之间填充作为中间层的灌充填料208，所以形成的包含中间芯片、半导体芯片以及灌充填料的层叠体的强度提高。能减少芯片的翘曲，使此后的作业变得容易。
下面，参照图13A、B，说明把通过上述工序形成的中间芯片模块250一次安装到各种封装用的基板即基板(环氧树脂、玻璃环氧树脂、陶瓷、玻璃、硅等)PB上，封装的工序。这里，作为基板PB，使用陶瓷，但是它把二次安装时的接合材料即焊锡球预先形成为与实施例匹配的形状。例如BGA(球格阵列)形状。
如图13A所示，在基板PB上层叠多个中间芯片模块250，形成由中间芯片模块构成的层叠体。这里，按顺序层叠5个中间芯片模块250-1、250-2、250-3、250-4、250-5。
须指出的是，在图13A所示的例子中，作为中间芯片模块250，包含对于图12D所示的形态，变更了各电极的形成位置的，以颠倒上下方向的状态层叠。即在图13A、B所示的实施例中，成为层叠不同种类的中间芯片模块250的结构。
而且，层叠的多个中间芯片模块250中，构成第一中间芯片模块250(例如250-1)的半导体芯片241的贯通电极244与构成与第一中间芯片模块250(例如250-1)相邻的第二中间芯片模块250(250-2)的中间芯片201的柱电极204电连接。在本实施例中，对于先连接在基板PB上的中间芯片模块250(例如250-1)，把接着层叠的中间芯片模块250(250-2)对齐，把先连接在基板PB上的中间芯片模块250(250-1)的贯通电极244和接着层叠的中间芯片模块250(250-2)的柱电极204通过无铅焊锡电连接。须指出的是，最下级的中间芯片模块250-1的柱电极204与基板PB的端子P1通过无铅焊锡电连接。无铅焊锡预先设置在贯通电极244的突出部244a和柱电极204中至少一方上，把中间芯片模块250(250-1～250-5)层叠规定数量(5级)后，通过回流焊接，统一加热多个中间芯片模块250(250-1～250-5)，加热接合多个贯通电极244和多个柱电极204。这样，在基板PB上形成由多个中间芯片模块250(250-1～250-5)构成的层叠体。这里，在本实施例中，层叠多个具有彼此同等结构的中间芯片模块250，所以成为半导体芯片241和中间芯片201相互层叠的结构。须指出的是，当层叠多个中间芯片模块时，能采用一边临时固定，一边层叠，然后统一回流焊接的结构。
须指出的是，该接合方法并不局限于回流法，也可以是倒装焊接等加压加热方法。
而除了层叠中间芯片模块250(250-1～250-5)的结构，也可以在多个中间芯片模块250的任意之间(例如250-5和250-3之间)配置中间芯片201，通过中间芯片201连接中间芯片模块250-2和中间芯片250-3。或者，在中间芯片模块250彼此的任意之间(例如250-3和250-4之间)设置半导体芯片241，形成层叠体。即能适当组合中间芯片201、半导体芯片241和中间芯片模块250，形成层叠体。
而且，如图13B所示，在中间芯片模块250(250-1～250-5)之间、最下级的中间芯片模块250-1和基板PB之间，填充灌充填料208作为中间层。然后，填充的灌充填料208硬化。据此，由多个芯片构成的层叠体全体的强度增加。
作为灌充填料208，一般是环氧树脂类，但是这时，除了绝缘性以外，还考虑材料的物理特性即硬化后的残留应力和弹性模量，选择材料。
然后，通过整体模塑，能成为层叠中间芯片模块的封装。
须指出的是，在本实施例中，是在基板PB上临时固定多个中间芯片模块250，层叠后，统一回流(加热接合)，连接中间芯片模块250的结构，但是也可以通过交替进行在基板PB上(或先连接在基板PB上的中间芯片模块250上)配置中间芯片模块250的工序、回流(加热接合)的工序，在基板PB上依次层叠中间芯片模块250，在基板PB以外的地方，经过包含回流焊接的工序形成中间芯片模块250的层叠体后，把层叠体连接在基板PB上。或者，使用回流以外的倒装焊接等加压加热方式，经过与上述同样的工艺形成层叠体。当然这时，能适当组合中间芯片201和半导体芯片241，形成层叠体。
如上所述，通过把能电连接多个芯片间的中间芯片201和半导体芯片241一体化，模块化，芯片强度提高，能进一步防止芯片的翘曲(挠曲)或破损等问题的发生。因此，抑制成品率下降，三维芯片层叠时的处理变得容易。而且，通过只层叠模块化的中间芯片模块250的简单结构，就能制造半导体器件，能提高三维芯片层叠时的设计上的自由度和构造上的自由度。因此，能谋求多功能化等特性的提高。此外，通过包含中间芯片201的中间芯片模块250，能容易进行规定芯片间的再配置布线。
此外，通过在中间芯片201和半导体芯片241之间设置灌充填料208，能进一步防止芯片的翘曲(挠曲)或破损等问题的发生，特别在中间芯片模块250和其他芯片或其他中间芯片模块250的接合时或安装时，能防止芯片的翘曲或破损等问题的发生。须指出的是，作为在中间芯片201和半导体芯片241之间设置的绝缘材料层(中间层)，除了增强芯片，为了提高芯片彼此间的接合强度，防止芯片间或布线间的短路，进行中间芯片模块250全体的厚度调整而设置，按照各目的，选择使用的中间层形成用材料。
此外，作为中间层的形成材料，除了所述的绝缘膜(SiO2或SiN等)或填料(环氧树脂等有机类树脂)以外，也可以夹着间隔材料。
在所述实施例中，是对包含多个半导体芯片241的硅基板210连接多个中间芯片201后，按照中间芯片201的大小和连接位置，切断(切片)的结构，但是如图14A所示，可以对包含多个中间芯片201的硅基板207连接多个半导体芯片241后，按照半导体芯片241的大小和连接位置，切断(切片)，如图14B所示，分为单个，形成中间芯片模块250。这里，在图14A所示的例子中，通过使硅基板207变薄，贯通电极203从硅基板207的背面一侧突出，然后，对贯通电极203电连接半导体芯片241的柱电极245。然后，在所述切片前或后，把半导体芯片241的硅基板210变薄，贯通电极244突出，并且在硅基板207和硅基板210之间填充灌充填料208。
须指出的是，在所述实施例中，说明中间芯片模块250如图15A所示的模式图所示，在一个半导体芯片241的有源面(表面)上接合一个中间芯片201，一体化，但是例如如图15B所示，在半导体芯片241的背面接合中间芯片201，作为中间芯片模块250。或者，如图15C所示，可以是在一个半导体芯片241的表面背面分别接合中间芯片201，用两个中间芯片201夹着半导体芯片241的结构，也可以交替层叠多个半导体芯片241和中间芯片201。即中间芯片模块250具有至少一个中间芯片201、至少一个半导体芯片241，其层叠结构是任意的。如图15D所示，在大型中间芯片201(例如图11D所示的切片前的中间芯片(晶片))的一方的面上接合多个半导体芯片241。在图15D所示的例子中，在中间芯片201的表面一侧接合两个半导体芯片241，在背面一侧接合一个半导体芯片241。这时，接合在中间芯片201的表面一侧上的多个(两个)半导体芯片241的种类彼此不同，可以相同。当然，可以在大型半导体芯片(晶片)241的一方的面(或表面背面两面)上接合多个中间芯片201。
因此，在图13A、B所示的实施例中，是层叠电极形成位置彼此不同的多个中间芯片模块250的结构，但是如图15A～D所示，作为中间芯片模块250，形成多个芯片的层叠结构分别不同的、构成中间芯片模块的半导体芯片241或中间芯片201的种类(构造)分别不同的、构成中间芯片模块的芯片的大小(大小的组合)分别不同的、中间芯片模块自身的大小分别不同的模块，从多个中间芯片模块250中选择任意的中间芯片模块250，层叠。
这样形成多种彼此不同形态的中间芯片模块250，通过适当组合多种中间芯片模块250中任意的中间芯片模块250，能容易制造各种形态的半导体器件，能提高设计上的自由度和构造上的自由度。
须指出的是，当层叠中间芯片模块250时，当然能层叠同种的中间芯片模块。
图16A～C是表示作为构成中间芯片模块250的芯片，包含具有无源元件的中间芯片201’的结构的模式图。
即在中间芯片模块250上可以包含电阻元件或电容器或线圈等无源元件。而且，通过能把中间芯片和半导体芯片连接在无源元件上，通过无源元件能连接芯片彼此间，据此，能提高设计上的自由度和构造上的自由度。
图16A是表示具有层叠没有设置无源元件的中间芯片201、设置无源元件的中间芯片201’的结构的中间芯片模块250的模式图。中间芯片模块250可以是把中间芯片201和包含无源元件的中间芯片201’接合，一体化。此外，作为中间芯片模块250，可以是不包含无源元件的中间芯片201的层叠体、包含无源元件的中间芯片201的层叠体。须指出的是，在图16A所示的例子中，中间芯片201的背面和中间芯片201’的表面接合，但是也可以是中间芯片201的表面和中间芯片201’的背面接合的结构。作为中间芯片模块250，可以是把多个中间芯片201和一个中间芯片201’接合，一体化的结构，可以是把一个中间芯片201和多个中间芯片201’接合，一体化的结构，可以是把多个中间芯片201和多个中间芯片201’接合，一体化的结构。
图16B是表示具有层叠半导体芯片241、设置无源元件的中间芯片201’的结构的中间芯片模块250的模式图。中间芯片模块250可以是接合半导体芯片241和中间芯片201’，一体化的。须指出的是，在图16B所示的例子中，接合半导体芯片241的背面和中间芯片201’的表面，但是也可以是接合半导体芯片241的表面和中间芯片201’的背面的结构。作为中间芯片模块250，可以是接合多个半导体芯片241和一个中间芯片201’，一体化的结构，也可以是接合一个半导体芯片241和多个中间芯片201’，一体化的结构，也可以是接合多个半导体芯片241和多个中间芯片201’，一体化的结构。
图16C是表示具有层叠中间芯片201、半导体芯片241、设置无源元件的中间芯片201’的结构的中间芯片模块250的模式图。中间芯片模块250是把中间芯片201、半导体芯片241和中间芯片201’接合，一体化。须指出的是，在图16C所示的例子中，按顺序层叠中间芯片201、半导体芯片241和中间芯片201’，但是层叠顺序是任意的。作为中间芯片模块250，除了各接合一个中间芯片201、半导体芯片241和中间芯片201’的结构，也可以是适当组合多个中间芯片201、半导体芯片241和中间芯片201’，一体化的结构。
在参照图16A～C说明的实施例中，无源元件可以设置在中间芯片201’的表面，可以设置在背面，可以设置在表面背面两面。据此，能容易形成各种中间芯片模块250。而且，通过从多种中间芯片模块250中组合任意的中间芯片模块250，能容易制造具有各种构造的半导体器件。
此外，在所述实施例中，在中间芯片201’上可以设置不同种类的多个无源元件。例如，当在中间芯片201’的表面背面分别设置无源元件时，能采用设置在表面一侧的第一无源元件和设置在背面一侧的第二无源元件的种类不同的结构，只在中间芯片201’的表面一侧(或只在背面一侧)设置多个无源元件时，能采用多个无源元件的种类彼此不同的结构。据此，能容易地形成各种中间芯片模块250，能进一步提供组合中间芯片模块250制造的半导体器件的设计的自由度和构造的自由度。
须指出的是，如上所述，中间芯片201的柱电极204和贯通电极203的俯视图中的位置根据布线部205，设置在彼此不同的位置，所以通过把该布线部205绕到所需的位置，能容易地在半导体芯片241间或中间芯片模块250间进行再配置布线。须指出的是，可以设置多个中间芯片201的布线部，不同组的布线部在俯视观察时交叉。
分别通过硅形成中间芯片形成用基体材料即基板207、半导体芯片形成用基体材料即基板210，据此，热膨胀率彼此相同。因此，能防止中间芯片201和半导体芯片241间的热膨胀率差引起的连接部剥离或破裂等问题。
此外，通过使基板207和基板210为大致相同的厚度，基板的公共化成为可能，能降低制造成本。此外，芯片的厚度几乎标准化，所以层叠它们的半导体器件的高度几乎由层叠的芯片数决定，因此，搭载该半导体器件的设备的设计标准化。须指出的是，半导体芯片的贯通电极和中间芯片的贯通电极的制造方法如上所述。
下面，说明具有本发明的半导体器件140的电路基板和电子设备的例子。
图8是表示本发明的电路基板的一实施例的概略结构的立体图。如图8所示，在实施例的电路基板1000上搭载所述半导体器件140。须指出的是，一般半导体器件140安装层叠后封装化的，但是可以原封不动安装层叠的半导体器件。在图8中，为了容易理解安装在电路基板上的形态，省略封装，原封不动地表示所述半导体器件。
电路基板1000由玻璃环氧树脂基板等有机类基板构成，由铜构成的布线图案(未图示)变为所需的电路，在布线图案上连接电极焊盘(未图示)。而且，在该电极焊盘上，通过封装化时一次安装的基板，电连接半导体器件140的所述第一半导体芯片241的贯通电极244，从而把半导体器件140安装在电路基板1000上。
在这样的结构的电路基板1000上，具有安装密度高，并且进行再配置布线的半导体器件140，所以实现小型化、轻量化，布线连接的可靠性也高。
图9是表示作为本发明电子设备的一实施例的移动电话的结构的立体图。如图9所示，该移动电话2000在其壳体内部配置所述半导体器件140或所述电路基板1000。
在这样的结构的移动电话2000(电子设备)中，具有安装密度高，并且进行再配置布线的半导体器件202，所以实现小型化、轻量化，布线连接的可靠性也高。
须指出的是，作为电子设备，并不局限于所述移动电话，能应用于各种电子设备。例如能应用于笔记本电脑、液晶放映机、多媒体个人电脑(PC)和工程工作站(EWS)、寻呼机、文字处理器、电视机、取景器型或监视器直视型录像机、电子记事本、电子计算器、汽车巡航装置、POS终端、具有触摸屏的装置等电子设备。
以上说明了本发明的优选实施例，但是本发明并不局限于这些实施例。在不脱离本发明的宗旨的范围中，能进行结构的附加、省略、置换和其他变更。只要造本发明的技术构思的范围内都包括在本发明的保护范围内。

Claims (24)

1.一种中间芯片，用于取得半导体芯片间的电连接，具有：
具有第一面和第二面的基板；
在该基板的所述第一面侧突出的贯通电极；
在所述基板的所述第二面侧，在俯视的状态下，配置在与所述贯通电极不同的位置上的柱电极；
配置在所述基板中或所述基板面上，使所述贯通电极和所述柱电极导通的布线部，
所述布线部在与所述贯通电极不同的方向上延伸。
2.根据权利要求1所述的中间芯片，其中：
所述基板由硅构成。
3.根据权利要求1所述的中间芯片，其中：
形成多个由所述贯通电极、所述柱电极和使它们导通的所述布线部构成的组。
4.根据权利要求3所述的中间芯片，其中：
在俯视的状态下，不同组的所述布线部交叉。
5.根据权利要求1所述的中间芯片，其中：
多个所述贯通电极与一个所述布线部导通。
6.根据权利要求1所述的中间芯片，其中：
多个所述柱电极与一个所述布线部导通。
7.根据权利要求1所述的中间芯片，其中：
所述贯通电极、所述柱电极、所述布线部中的至少一个由铜形成。
8.根据权利要求1所述的中间芯片，其中，所述贯通电极也在所述基板的第二面侧突出。
9.一种半导体器件，由以下部分构成：具有第一贯通电极的第一半导体芯片；
具有在俯视状态下配置在与所述第一贯通电极不同的位置上的第二贯通电极的第二半导体芯片；
具有第三贯通电极和配置在与所述第三贯通电极不同的位置上的柱电极、以及把它们相互连接的布线部的中间芯片；
在所述中间芯片的一方的面上，所述第三贯通电极和所述第一半导体芯片的所述贯通电极连接；
在所述中间芯片的另一方的面上，从所述第三贯通电极通过所述布线部连接的所述柱电极与所述第二半导体芯片的所述第二贯通电极连接。
10.根据权利要求9所述的半导体器件，其中：
层叠多个所述中间芯片，上部的芯片与下部的芯片之间的贯通电极与柱电极导通。
11.根据权利要求9所述的半导体器件，其中：
所述第一半导体芯片和所述第二半导体芯片是不同种类的芯片。
12.根据权利要求9所述的半导体器件，其中：
所述中间芯片的厚度与所述第一半导体芯片以及所述第二半导体芯片的任一个相同。
13.根据权利要求9所述的半导体器件，其中，在所述中间芯片和所述第一半导体芯片以及所述第二半导体芯片的至少任意一个间设置中间层。
14.根据权利要求13所述的半导体器件，其中：作为所述中间层，至少包含由绝缘膜构成的层。
15.根据权利要求9所述的半导体器件，其中：所述中间芯片包含无源元件。
16.根据权利要求15所述的半导体器件，其中：所述无源元件设置在所述中间芯片的表面背面中的至少一方的面上。
17.根据权利要求15所述的半导体器件，其中：
在所述中间芯片上设置有彼此种类不同的多个无源元件。
18.一种电路基板，其中，安装有权利要求9所述的半导体器件。
19.一种电子设备，其中，具有权利要求9所述的半导体器件。
20.一种半导体器件，具有层叠多个中间芯片模块的层叠体，
所述中间芯片模块是接合中间芯片与半导体芯片并使其一体化的中间芯片模块，
所述中间芯片是用于取得半导体芯片间的电连接的中间芯片，具有：
具有第一面和第二面的基板；
在该基板的所述第一面侧突出的贯通电极；
在所述基板的所述第二面侧，在俯视的状态下，配置在与所述贯通电极不同的位置上的柱电极；
配置在所述基板中或所述基板面上，使所述贯通电极和所述柱电极导通的布线部，
所述布线部在与所述贯通电极不同的方向上延伸。
21.根据权利要求20所述的半导体器件，其中：层叠有多个相同种类的所述中间芯片模块。
22.根据权利要求20所述的半导体器件，其中：层叠有多个不同种类的所述中间芯片模块。
23.一种电路基板，其中，安装有权利要求20所述的半导体器件。
24.一种电子设备，其中，具有权利要求20所述的半导体器件。
CNB2004100798573A 2003-09-26 2004-09-23 中间芯片模块、半导体器件、电路基板、电子设备 Expired - Lifetime CN100440488C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003335675A JP4238685B2 (ja) 2003-09-26 2003-09-26 半導体装置、回路基板、電子機器
JP2003335675 2003-09-26
JP2003386512A JP2005150437A (ja) 2003-11-17 2003-11-17 中間チップモジュール、半導体装置、回路基板、及び電子機器
JP2003386512 2003-11-17

Publications (2)

Publication Number Publication Date
CN1601727A CN1601727A (zh) 2005-03-30
CN100440488C true CN100440488C (zh) 2008-12-03

Family

ID=34575883

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100798573A Expired - Lifetime CN100440488C (zh) 2003-09-26 2004-09-23 中间芯片模块、半导体器件、电路基板、电子设备

Country Status (4)

Country Link
US (1) US7193308B2 (zh)
KR (1) KR100687980B1 (zh)
CN (1) CN100440488C (zh)
TW (1) TWI251313B (zh)

Families Citing this family (201)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
JP2003243797A (ja) * 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd モジュール部品
JP4170313B2 (ja) * 2005-05-24 2008-10-22 シャープ株式会社 半導体装置の製造方法
US8154131B2 (en) * 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7521806B2 (en) * 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7781886B2 (en) * 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
JP5253158B2 (ja) * 2005-06-14 2013-07-31 キューファー アセット リミテッド． エル．エル．シー． ポストおよびペネトレーション相互接続
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
KR20070048330A (ko) * 2005-11-04 2007-05-09 삼성전자주식회사 칩형 전기 소자 및 이를 포함하는 표시 장치
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
KR100809689B1 (ko) * 2006-06-16 2008-03-06 삼성전자주식회사 기판 관통 전극을 내재한 인터페이스 칩을 실장하는 반도체장치
CN101553903B (zh) * 2006-10-17 2012-08-29 丘费尔资产股份有限公司 晶片通孔形成方法
US7705613B2 (en) * 2007-01-03 2010-04-27 Abhay Misra Sensitivity capacitive sensor
US7884485B1 (en) * 2007-02-14 2011-02-08 Flir Systems, Inc. Semiconductor device interconnect systems and methods
US7803693B2 (en) * 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
US7598163B2 (en) * 2007-02-15 2009-10-06 John Callahan Post-seed deposition process
US7705632B2 (en) * 2007-02-15 2010-04-27 Wyman Theodore J Ted Variable off-chip drive
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7850060B2 (en) * 2007-04-05 2010-12-14 John Trezza Heat cycle-able connection
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US7960210B2 (en) 2007-04-23 2011-06-14 Cufer Asset Ltd. L.L.C. Ultra-thin chip packaging
US7528492B2 (en) * 2007-05-24 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Test patterns for detecting misalignment of through-wafer vias
US8476735B2 (en) 2007-05-29 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable semiconductor interposer for electronic package and method of forming
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US7825517B2 (en) 2007-07-16 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for packaging semiconductor dies having through-silicon vias
US7973413B2 (en) 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US8350382B2 (en) * 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
KR100870864B1 (ko) * 2007-10-02 2008-11-28 삼성전기주식회사 웨이퍼 레벨 패키지 제조방법
US8476769B2 (en) * 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US7701065B2 (en) * 2007-10-26 2010-04-20 Infineon Technologies Ag Device including a semiconductor chip having a plurality of electrodes
US8227902B2 (en) * 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US7588993B2 (en) 2007-12-06 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment for backside illumination sensor
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US8671476B2 (en) * 2008-02-05 2014-03-18 Standard Textile Co., Inc. Woven contoured bed sheet with elastomeric yarns
US8853830B2 (en) * 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US8288872B2 (en) 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
US8399273B2 (en) * 2008-08-18 2013-03-19 Tsmc Solid State Lighting Ltd. Light-emitting diode with current-spreading region
US20100062693A1 (en) * 2008-09-05 2010-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Two step method and apparatus for polishing metal and other films in semiconductor manufacturing
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8653648B2 (en) * 2008-10-03 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Zigzag pattern for TSV copper adhesion
US7928534B2 (en) 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8624360B2 (en) 2008-11-13 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling channels in 3DIC stacks
US8158456B2 (en) * 2008-12-05 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming stacked dies
US7989318B2 (en) 2008-12-08 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking semiconductor dies
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8264077B2 (en) * 2008-12-29 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Backside metal of redistribution line with silicide layer on through-silicon via of semiconductor chips
US7910473B2 (en) * 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
US8399354B2 (en) * 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
US8501587B2 (en) 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8314483B2 (en) 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US8820728B2 (en) * 2009-02-02 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier
US8704375B2 (en) * 2009-02-04 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structures and methods for through substrate vias
US8531565B2 (en) * 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
US7932608B2 (en) * 2009-02-24 2011-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via formed with a post passivation interconnect structure
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
US8643149B2 (en) * 2009-03-03 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Stress barrier structures for semiconductor chips
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US8344513B2 (en) 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via
US8232140B2 (en) * 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
US8329578B2 (en) 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8432038B2 (en) * 2009-06-12 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US8158489B2 (en) * 2009-06-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of TSV backside interconnects by modifying carrier wafers
US8871609B2 (en) * 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
US9305769B2 (en) 2009-06-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling method
US8247906B2 (en) 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8264066B2 (en) 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
TWI517268B (zh) * 2009-08-07 2016-01-11 半導體能源研究所股份有限公司 端子構造的製造方法和電子裝置的製造方法
US8859424B2 (en) 2009-08-14 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier and method of manufacturing
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8252665B2 (en) 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
CN102033877A (zh) * 2009-09-27 2011-04-27 阿里巴巴集团控股有限公司 检索方法和装置
US8647925B2 (en) * 2009-10-01 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Surface modification for handling wafer thinning process
US8264067B2 (en) * 2009-10-09 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via (TSV) wire bond architecture
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
US7969013B2 (en) * 2009-10-22 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via with dummy structure and method for forming the same
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8283745B2 (en) 2009-11-06 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside-illuminated image sensor
US8405201B2 (en) 2009-11-09 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure
US10297550B2 (en) 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8252682B2 (en) * 2010-02-12 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for thinning a wafer
US8390009B2 (en) 2010-02-16 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitting diode (LED) package systems
US8237272B2 (en) * 2010-02-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US20110204517A1 (en) * 2010-02-23 2011-08-25 Qualcomm Incorporated Semiconductor Device with Vias Having More Than One Material
US8222139B2 (en) 2010-03-30 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) processing of through-silicon via (TSV) and contact plug simultaneously
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8507940B2 (en) 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
US8174124B2 (en) 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US9293366B2 (en) 2010-04-28 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias with improved connections
US8519538B2 (en) 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8866301B2 (en) 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8471358B2 (en) 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8362591B2 (en) 2010-06-08 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and methods of forming the same
US8411459B2 (en) 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
US8500182B2 (en) 2010-06-17 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Vacuum wafer carriers for strengthening thin wafers
US8896136B2 (en) 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
US8319336B2 (en) 2010-07-08 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of etch microloading for through silicon vias
US8338939B2 (en) 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach
US8999179B2 (en) 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
US8722540B2 (en) 2010-07-22 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling defects in thin wafer handling
US9299594B2 (en) 2010-07-27 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate bonding system and method of modifying the same
US8674510B2 (en) 2010-07-29 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure having improved power and thermal management
US8846499B2 (en) 2010-08-17 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Composite carrier structure
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8507358B2 (en) 2010-08-27 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Composite wafer semiconductor
US8693163B2 (en) 2010-09-01 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Cylindrical embedded capacitors
US8928159B2 (en) 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8502338B2 (en) 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides
US8928127B2 (en) 2010-09-24 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Noise decoupling structure with through-substrate vias
KR101195462B1 (ko) * 2010-09-27 2012-10-30 에스케이하이닉스 주식회사 반도체 패키지 및 이의 제조방법
US8525343B2 (en) 2010-09-28 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with through-silicon via (TSV) and method of forming the same
US9190325B2 (en) 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
US8580682B2 (en) 2010-09-30 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective TSV formation
US8836116B2 (en) 2010-10-21 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging of micro-electro-mechanical systems (MEMS) and complementary metal-oxide-semiconductor (CMOS) substrates
US8519409B2 (en) 2010-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Light emitting diode components integrated with thermoelectric devices
KR101143637B1 (ko) * 2010-11-18 2012-05-09 에스케이하이닉스 주식회사 내부 연결 구조를 포함하는 반도체 소자
US8567837B2 (en) 2010-11-24 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Reconfigurable guide pin design for centering wafers having different sizes
US9153462B2 (en) 2010-12-09 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spin chuck for thin wafer cleaning
US8773866B2 (en) 2010-12-10 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Radio-frequency packaging with reduced RF loss
US8236584B1 (en) 2011-02-11 2012-08-07 Tsmc Solid State Lighting Ltd. Method of forming a light emitting diode emitter substrate with highly reflective metal bonding
US9059262B2 (en) 2011-02-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including conductive structures through a substrate and methods of making the same
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US8716128B2 (en) 2011-04-14 2014-05-06 Tsmc Solid State Lighting Ltd. Methods of forming through silicon via openings
US8546235B2 (en) 2011-05-05 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including metal-insulator-metal capacitors and methods of forming the same
US8674883B2 (en) 2011-05-24 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna using through-silicon via
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8587127B2 (en) 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US8552485B2 (en) 2011-06-15 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having metal-insulator-metal capacitor structure
US8766409B2 (en) 2011-06-24 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for through-silicon via (TSV) with diffused isolation well
US8531035B2 (en) 2011-07-01 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect barrier structure and method
US8872345B2 (en) 2011-07-07 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
US8604491B2 (en) 2011-07-21 2013-12-10 Tsmc Solid State Lighting Ltd. Wafer level photonic device die structure and method of making the same
US8445296B2 (en) 2011-07-22 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for end point determination in reactive ion etching
US8809073B2 (en) 2011-08-03 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for de-embedding through substrate vias
US9159907B2 (en) 2011-08-04 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid film for protecting MTJ stacks of MRAM
US8748284B2 (en) 2011-08-12 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing decoupling MIM capacitor designs for interposers
US8525278B2 (en) 2011-08-19 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device having chip scale packaging
US8546886B2 (en) 2011-08-24 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the device performance by forming a stressed backside dielectric layer
US8604619B2 (en) 2011-08-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via keep out zone formation along different crystal orientations
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
US8803322B2 (en) * 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US9087838B2 (en) 2011-10-25 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a high-K transformer with capacitive coupling
US8659126B2 (en) 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
US8896089B2 (en) 2011-11-09 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers for semiconductor devices and methods of manufacture thereof
US10381254B2 (en) 2011-11-29 2019-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer debonding and cleaning apparatus and method
US11264262B2 (en) 2011-11-29 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer debonding and cleaning apparatus
US9390949B2 (en) 2011-11-29 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer debonding and cleaning apparatus and method of use
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8546953B2 (en) 2011-12-13 2013-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via (TSV) isolation structures for noise reduction in 3D integrated circuit
US8890293B2 (en) 2011-12-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring for through vias
US8580647B2 (en) 2011-12-19 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Inductors with through VIAS
US8618631B2 (en) 2012-02-14 2013-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip ferrite bead inductor
US10180547B2 (en) 2012-02-23 2019-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Optical bench on substrate
US9618712B2 (en) 2012-02-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Optical bench on substrate and method of making the same
US9293521B2 (en) 2012-03-02 2016-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Concentric capacitor structure
US8860114B2 (en) 2012-03-02 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a fishbone differential capacitor
US9312432B2 (en) 2012-03-13 2016-04-12 Tsmc Solid State Lighting Ltd. Growing an improved P-GaN layer of an LED through pressure ramping
US9139420B2 (en) 2012-04-18 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device structure and methods of forming same
US9583365B2 (en) 2012-05-25 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnects for three dimensional integrated circuit
US9490133B2 (en) 2013-01-24 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Etching apparatus
US9484211B2 (en) 2013-01-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etchant and etching process
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
US8975735B2 (en) * 2013-08-08 2015-03-10 Infineon Technologies Ag Redistribution board, electronic component and module
US9082757B2 (en) 2013-10-31 2015-07-14 Freescale Semiconductor, Inc. Stacked semiconductor devices
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9711379B2 (en) 2014-04-30 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D stacked-chip package
US9331021B2 (en) 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9754918B2 (en) 2014-05-09 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9449837B2 (en) 2014-05-09 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width
JP6429647B2 (ja) * 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
EP3367764A4 (en) * 2015-10-19 2019-06-26 Hitachi Metals, Ltd. MULTILAYER CERAMIC SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME
CN115424980B (zh) * 2022-11-04 2023-02-07 成都复锦功率半导体技术发展有限公司 一种芯片双面互连的堆叠封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081038A (en) * 1998-04-07 2000-06-27 Shinko Electric Industries Co., Ltd. Semiconductor chip package structure
CN1299518A (zh) * 1998-09-28 2001-06-13 株式会社日立制作所 半导体封装及其倒装芯片接合法
US6359790B1 (en) * 1999-07-01 2002-03-19 Infineon Technologies Ag Multichip module having a silicon carrier substrate
JP2002170854A (ja) * 2000-11-30 2002-06-14 Hitachi Cable Ltd 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6079763A (ja) 1983-10-07 1985-05-07 Hitachi Ltd 半導体装置
JPS63156348A (ja) 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3651346B2 (ja) 2000-03-06 2005-05-25 カシオ計算機株式会社 半導体装置およびその製造方法
WO2001082367A1 (fr) 2000-04-20 2001-11-01 Hitachi, Ltd. Circuit integre et procede de fabrication
JP2002100727A (ja) 2000-09-12 2002-04-05 Nokia Mobile Phones Ltd 半導体装置および電子装置
JP3447690B2 (ja) 2000-12-04 2003-09-16 日本電気株式会社 半導体チップの積層実装方法
JP2002261232A (ja) 2001-03-01 2002-09-13 Hitachi Ltd 半導体装置
JP2003086733A (ja) 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法およびそれを用いた電子機器
JP2003092375A (ja) 2001-09-19 2003-03-28 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法およびその検査方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081038A (en) * 1998-04-07 2000-06-27 Shinko Electric Industries Co., Ltd. Semiconductor chip package structure
CN1299518A (zh) * 1998-09-28 2001-06-13 株式会社日立制作所 半导体封装及其倒装芯片接合法
US6359790B1 (en) * 1999-07-01 2002-03-19 Infineon Technologies Ag Multichip module having a silicon carrier substrate
JP2002170854A (ja) * 2000-11-30 2002-06-14 Hitachi Cable Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI251313B (en) 2006-03-11
KR20050030864A (ko) 2005-03-31
KR100687980B1 (ko) 2007-02-27
TW200512894A (en) 2005-04-01
CN1601727A (zh) 2005-03-30
US7193308B2 (en) 2007-03-20
US20050104219A1 (en) 2005-05-19

Similar Documents

Publication Publication Date Title
CN100440488C (zh) 中间芯片模块、半导体器件、电路基板、电子设备
JP3908146B2 (ja) 半導体装置及び積層型半導体装置
US7452751B2 (en) Semiconductor device and method of manufacturing the same
CN101388373B (zh) 半导体装置及其制造方法
JP3908148B2 (ja) 積層型半導体装置
CN110660680B (zh) 半导体结构的形成方法
US20050101116A1 (en) Integrated circuit device and the manufacturing method thereof
JP2004311948A (ja) 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法
KR102511808B1 (ko) 반도체 디바이스 및 제조 방법
US7141493B2 (en) Semiconductor device, method of manufacturing three-dimensional stacking type semiconductor device, circuit board, and electronic instrument
CN106653735A (zh) 半导体器件及其制造方法
US8940631B1 (en) Methods of forming coaxial feedthroughs for 3D integrated circuits
CN107546210A (zh) 半导体封装件及其制造方法
US20050179120A1 (en) Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
CN102190279B (zh) 半导体装置
CN103117267B (zh) 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法
CN112349682A (zh) 半导体器件及其制造方法
JP4304905B2 (ja) 半導体装置の製造方法
JP4292748B2 (ja) 半導体装置の製造方法
CN116169030B (zh) 芯片封装结构及其制备方法、电子设备
US20240203921A1 (en) Semiconductor substrate structure, semiconductor structure and manufacturing method thereof
JP4238685B2 (ja) 半導体装置、回路基板、電子機器
JP2005150437A (ja) 中間チップモジュール、半導体装置、回路基板、及び電子機器
JP4175241B2 (ja) 半導体装置の製造方法
CN112599492A (zh) 一种厚转接板结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20081203