JP4175241B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関するものである。

現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯性を有する電子機器では、小型化及び軽量化のため、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られており、さらにその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが提供されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度でよいため、高密度実装を実現するものとなっている。

また、前記電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度をさらに高める必要がある。かかる背景の下、三次元チップ積層技術が提案されてきた。この三次元チップ積層技術は、同様の機能を有する半導体チップどうし、又は異なる機能を有する半導体チップどうしを積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る技術である（例えば、特許文献１、特許文献２参照）。
特開２００２−１７０９１９号公報 特開２００２−１００７２７号公報

ところで、三次元チップ積層技術においては、半導体チップの高密度化に伴って端子間ピッチが狭くなってきていることなどから、これを外部端子に接続することが困難になってきている。また、パッド配置、ダイサイズの異なる異種類のチップを積層する場合にも再配置配線の必要がある。また、三次元チップ積層する際のハンドリングを容易にし、歩留まりの低下を招かずに効率良く製造できる技術が要望されている。また、三次元チップ積層する際の設計上及び構造上の自由度を向上して半導体装置の特性向上を容易に実現することも要望されている。

本発明は前記事情に鑑みてなされたもので、三次元チップ積層技術において再配置配線を容易に行うことができ、しかもチップのハンドリングが容易となり、高い製造効率を実現できる半導体装置の製造方法及び半導体装置、その半導体装置を実装した回路基板及び電子機器を提供することを目的とする。

上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体チップ間を電気的に接続可能な中間チップを用いて所定チップどうしを接合し、前記中間チップ及び前記所定チップを含む積層体を形成する積層工程を有することを特徴とする。
本発明によれば、半導体チップ間を電気的に接続可能な中間チップを使って半導体チップを含む所定チップどうしを接合することで、半導体チップを含む所定チップ間での再配置配線を容易に行うことができる。また、中間チップ及び所定チップを含む積層体を形成することで、積層体の強度が向上してハンドリングが容易となり、歩留まりの低下を防止することができる。

本発明の半導体装置の製造方法において、前記中間チップと前記半導体チップとを接合して一体化した中間チップモジュールを形成する中間チップモジュール形成工程を有し、前記所定チップは、前記半導体チップ、前記中間チップ、及び前記中間チップモジュールを含むことを特徴とする。
すなわち、半導体チップどうし、中間チップと半導体チップとを一体化した中間チップモジュールどうし、及び中間チップどうしを中間チップを介して接合する構成を採用することもできる。更には、半導体チップ、中間チップ、及び中間チップモジュールのうちの任意の２つのチップどうしを中間チップを介して接合することができ、三次元チップ積層する際の設計上の自由度や構造上の自由度を向上することができる。したがって、多機能化等の特性向上を図ることも可能となる。また、半導体チップと中間チップとを接合して中間チップモジュールを形成することにより、チップの強度が向上するため、チップの破損等の不都合を防止できる。また、中間チップを半導体チップのうち素子部や回路部が設けられている能動面側に接続することにより、その能動面の素子部や回路部を保護することができる。なお、中間チップを介して接合される半導体チップどうしは互いに異種のチップでもよいし、同種のチップでもよい。同様に、中間チップを介して接合される中間チップモジュールどうしは互いに異種のチップでもよいし、同種のチップでもよい。ここで、中間チップモジュールが異種であるとは、上記ポスト電極と貫通電極との平面視における位置が異なる場合や、チップの積層構成が異なる場合、あるいはチップの大きさが異なる場合を含む。

本発明の半導体装置の製造方法において、前記積層工程は、前記中間チップモジュールを複数積層する工程を含むことを特徴とする。
すなわち、中間チップと半導体チップとを接合して一体化した中間チップモジュールを予め形成し、その中間チップモジュールを複数積層するようにしてもよく、三次元チップ積層する際のハンドリングが容易となり、設計上の自由度や構造上の自由度を更に向上することができる。また、中間チップモジュールの強度は向上されているので、接合時におけるチップの反りや破損等の不都合の発生を防止できる。

本発明の半導体装置の製造方法において、前記中間チップを形成する中間チップ形成工程を有し、前記中間チップ形成工程は、中間チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させて第１の端子を設ける工程を有し、前記中間チップモジュール形成工程は、前記第１の端子と前記半導体チップとを接続する工程を有することを特徴とする。
これによれば、中間チップ形成用基材を薄膜化するだけで、半導体チップと接続される第１の端子を中間チップ形成用基材の表面に露出させることができ、中間チップと半導体チップとを効率良く電気的に接続することができる。また、第１の端子は中間チップ形成用基材の中に配置される導電性材料に接続されているので、その導電性材料を介して再配置配線を容易に行うことができる。

本発明の半導体装置の製造方法において、前記中間チップを形成する中間チップ形成工程を有し、前記中間チップ形成工程は、中間チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させた後、該中間チップ形成用基材の裏面側に絶縁膜を形成し、その後前記導電性材料の一部を露出させて第１の端子を設ける工程を有し、前記中間チップモジュール形成工程は、前記第１の端子と前記半導体チップとを接続する工程を有することを特徴とする。
これによれば、中間チップ形成用基材を薄膜化するだけで、半導体チップと接続される第１の端子を中間チップ形成用基材より突出させることができる。そして、絶縁膜を設けることにより、積層したチップ間のショート（短絡）を回避できる。そして、導電性材料の一部を露出させることにより、中間チップと半導体チップとを電気的に接続することができる。また、第１の端子は中間チップ形成用基材の中に配置される導電性材料に接続されているので、その導電性材料を介して再配置配線を容易に行うことができる。

本発明の半導体装置の製造方法において、前記中間チップと前記半導体チップとを接続した後、半導体チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させて第２の端子を設ける工程を有することを特徴とする。
これによれば、半導体チップ形成用基材を薄膜化するだけで、第２の端子を半導体チップ形成用基材の表面に露出させることができ、半導体チップと他の所定チップや配線基板等とを効率良く電気的に接続することができる。また、第２の端子は半導体チップ形成用基材の中に配置される導電性材料に接続されているので、その導電性材料を介して再配置配線を容易に行うことができる。

本発明の半導体装置の製造方法において、前記中間チップと前記半導体チップとを接続した後、半導体チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させた後、該半導体チップ形成用基材の裏面側に絶縁膜を形成し、その後前記導電性材料の一部を露出させて第２の端子を設ける工程を有することを特徴とする。
これによれば、半導体チップ形成用基材を薄膜化するだけで、第２の端子を半導体チップ形成用基材より突出させることができる。そして、絶縁膜を設けることにより積層したチップ間のショート（短絡）を回避できる。そして、導電性材料の一部を露出させることにより、半導体チップと他の所定チップや配線基板等とを電気的に接続することができる。また、第２の端子は半導体チップ形成用基材の中に配置される導電性材料に接続されているので、その導電性材料を介して再配置配線を容易に行うことができる。

本発明の半導体装置の製造方法において、前記積層体を所定の大きさに切断するダイシング工程を有することを特徴とする。
これによれば、所望の大きさを有する積層体を形成することができ、ハンドリングを容易にし、三次元チップ積層を効率良く行うことができる。

本発明の半導体装置の製造方法において、前記半導体チップを複数含むウエハに対して複数の前記中間チップを接続した後、該中間チップに応じて切断することを特徴とする。
すなわち、半導体チップを複数含む大型のウエハ上に設定された複数の接続領域のそれぞれに、比較的小型の中間チップを接続し、その後に中間チップのサイズに応じて切断する構成を採用することができ、所望の大きさを有する積層体（中間チップモジュール）を効率良く製造することができる。

本発明の半導体装置の製造方法において、前記中間チップを複数含むウエハに対して複数の前記半導体チップを接続した後、該半導体チップに応じて切断することを特徴とする。
すなわち、中間チップを複数含む大型のウエハ上に設定された複数の接続領域のそれぞれに、比較的小型の半導体チップを接続し、その後に半導体チップのサイズに応じて切断する構成を採用することもでき、この場合においても、所望の大きさを有する積層体（中間チップモジュール）を効率良く製造することができる。

本発明の半導体装置の製造方法において、前記所定チップどうしの間に充填材を配置する工程を有することを特徴とする。
これによれば、積層体の強度を向上することができ、ハンドリングが容易になるとともに、歩留まりの低下を防止することができる。

本発明の半導体装置の製造方法において、前記積層体を形成した後、該積層体を加熱して前記チップどうしを加熱接合することを特徴とする。
これによれば、積層体を構成する複数のチップを一括して接合することができ、製造効率を向上することができる。

本発明の半導体装置の製造方法において、前記形成した積層体を所定の基板に接続することを特徴とする。
これによれば、予め形成した積層体を配線基板（プリント配線板）やマザーボードをはじめとする所定の基板に接続するだけで半導体装置を効率良く製造することができる。

本発明の半導体装置の製造方法において、所定の基板上に複数の前記チップを順次積層して接合することを特徴とする。
すなわち、積層体を予め形成した後、所定の基板にその積層体を接続する構成の他に、所定の基板上に、中間チップや所定チップを順次積層し、所定の基板上において積層体を形成する構成を採用することも可能であり、この場合においても、半導体装置を効率良く製造することができる。

本発明の半導体装置は、半導体チップ間を電気的に接続可能な中間チップを用いて接合された複数の所定チップを含む積層体を備えたことを特徴とする。
本発明によれば、半導体チップ間を電気的に接続可能な中間チップを使って半導体チップを含む所定チップどうしを接合することで、半導体チップを含む所定チップ間での再配置配線を容易に行うことができる。また、中間チップ及び所定チップを含む積層体を形成することで、積層体の強度が向上してハンドリングが容易となり、歩留まりの低下を防止することができる。

本発明の回路基板は、上記記載の半導体装置が実装されていることを特徴とする。
本発明によれば、中間チップを介して所定チップどうしが接合された積層体が三次元実装されているため、高密度化が実現され、実装に関する自由度の高い半導体装置を提供することができる。

本発明の電子機器は、上記記載の半導体装置を有することを特徴とする。
本発明によれば、中間チップを介して所定チップを含む積層体が三次元実装された半導体装置を有しているので、高密度化が実現され、実装に関する自由度の高い電子機器を提供することができる。

以下、本発明の半導体装置の製造方法の一実施形態について説明する。まず、図１に示す模式図を参照しながら、半導体装置を構成する半導体チップ（半導体ウエハ）の製造工程の概略について説明する。
図１（ａ）に示すように、半導体チップを形成するための半導体チップ形成用基材であるシリコン基板（ウエハ）１０が用意される。なお、シリコン基板１０の表面（能動面）側には、トランジスタやメモリ素子を含む素子部や回路部が形成されているが、図示されていない。
次いで、図１（ｂ）に示すように、シリコン基板１０の表面の所定位置に形成された開口部に銅などの導電性材料が埋め込まれ、電極部４３が形成される。電極部４３は、前記素子部や回路部とは別に設けられたものであって、三次元実装の接続部材として用いられる。そして、シリコン基板１０のうち、素子部及び回路部が形成されている能動面（表面）側に、電極部４３の一部を構成するポスト電極４５が突出するように設けられる。ポスト電極４５を含む電極部４３は、その素子部及び回路部に電気的に接続されている。
次いで、図１（ｃ）に示すように、必要に応じて、シリコン基板１０が薄肉化される。

ここで、電極部４３は、シリコン基板１０に形成される複数の半導体チップのそれぞれに対応して設けられる。図１に示す例では、シリコン基板１０には２つの半導体チップ４１、４１が形成されており、その２つの半導体チップ４１、４１のそれぞれについて電極部４３が２つずつ形成される。

次に、図２に示す模式図を参照しながら、半導体装置を構成する中間チップを形成する中間チップ形成工程の概略について説明する。中間チップとは、半導体チップ間を電気的に接続するものである。
図２（ａ）に示すように、中間チップを形成するための中間チップ形成用基材であるシリコン基板（ウエハ）７が用意される。なお、シリコン基板７の表面側には絶縁膜が形成されている。
次いで、図２（ｂ）に示すように、シリコン基板７の表面の所定位置に形成された開口部に銅などの導電性材料が埋め込まれ、電極部６が形成される。電極部６は、シリコン基板７の表面側に設けられたポスト電極４を備えており、開口部に埋め込まれた電極部（後述する貫通電極３）に対して配線部５を介して電気的に接続されている。
次いで、図２（ｃ）に示すように、シリコン基板７が薄肉化され、更にシリコン基板７の裏面側を取り除いてシリコン基板７を薄膜化（薄肉化）することで、図２（ｄ）に示すように、シリコン基板７の内部に設けられている導電性材料である電極部６の一部が裏面側より突出して貫通電極（第１の端子）３が形成される。上述したように、シリコン基板７の表面側に設けられたポスト電極４と貫通電極３とは配線部５を介して電気的に接続されている。
なおこの際、基板７の裏面すなわち貫通電極３が突出した側に、貫通電極３を突出させた後、基板７の裏面の全面に絶縁膜を形成した後、貫通電極の先端部分のみを露出させている。すなわち、電気的に接続する電極以外は、絶縁膜で覆われた状態である。こうすることにより、積層したチップ間のショート（短絡）を回避できる。電極を露出する方法としては、ドライエッチングや研磨、あるいはこれらを併用する方法などが挙げられる。

ここで、電極部６は、シリコン基板７に形成される複数の中間チップのそれぞれに対応して設けられる。図２に示す例では、シリコン基板７には２つの中間チップ１、１が形成されており、その２つの中間チップ１、１のそれぞれについて電極部６が２つずつ形成される。

次いで、図２（ｅ）に示すように、シリコン基板７が、中間チップ１に応じて切断（ダイシング）され、チップ化される。これにより、１つのシリコン基板７から、半導体チップ間を電気的に接続可能な中間チップが複数（ここでは２つ）形成される。

なお、貫通電極３が突出した側をシリコン基板７の表面側とし、ポスト電極４が設けられた側をシリコン基板７の裏面側としてもよいのはもちろんである。

貫通電極３は、本実施形態ではその一端側がシリコン基板７の裏面側に突出し、他端側がシリコン基板７の表面側に露出するように、シリコン基板７を貫通して形成されたものである。ポスト電極４は、前記貫通電極３の突出部３ａとは平面視した状態で異なる位置に配置されている。配線部５は、シリコン基板７の表面側に形成されたもので、貫通電極３の他端部とポスト電極４との間を引き回されることにより、これらの間を導通させるものである。そして、このような構成のもとに中間チップ１は、前記貫通電極３の突出部３ａの位置からポスト電極４の位置にまで再配置配線を行う。

なお、図２に示した中間チップ１では、貫通電極３とポスト電極４とこれらを導通させる配線部５とからなる組が複数（２組）形成されており、これによって後述するように半導体チップ間の異なる複数組（２組）の端子間の接続を、この中間チップ１のみで行うことができるようになっている。また、特に図２には示していないものの、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよく、逆に、一つの配線部５に一つの貫通電極３と複数のポスト電極４とを導通させるようにしてもよい。更に、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよい。このようにすれば、一方の半導体チップの一又は複数の電極と、他方の半導体チップの一又は複数の電極との電気的接続を、この接続用中間チップ１のみで行うことができる。

次に、図１を参照して説明した工程により形成された半導体チップ（半導体ウエハ）４１と、図２を参照して説明した工程により形成された中間チップ１とを接合する工程について、図３を参照しながら説明する。
図３（ａ）に示すように、複数の半導体チップ４１を含むシリコン基板１０に対して、複数の中間チップ１が接続される。本実施形態では、半導体チップ４１の上に中間チップ１が配置（積層）される。そして、半導体チップ４１に対して中間チップ１をアライメントしつつ、中間チップ１の貫通電極３の突出部（第１の端子）３ａと、半導体チップ４１、４２のポスト電極４５とが、例えば鉛フリーのはんだを介して電気的に接続される。鉛フリーはんだは貫通電極３の突出部３ａ及びポスト電極４５のうち少なくとも一方に予め設けられており、リフローソルダリングによって、中間チップ１及び半導体チップ４１が一括して加熱され、貫通電極３とポスト電極４５とが加熱接合される。
なお、この接合方法はリフロー法に限るものではなく、フリップチップボンディングのような加圧加熱方式でもよい。

次に、図３（ｂ）に示すように、中間チップ１のシリコン基板７と、半導体チップ４１のシリコン基板１０との間に、充填材としてアンダーフィル材８が充填される。そして、充填したアンダーフィル材８が硬化される。これにより、半導体チップ４１及び中間チップ１を含む積層体全体の強度が増す。
アンダーフィル材８としてはエポキシ系が一般的であるが、この際、絶縁性以外に、材料そのものの物性、すなわち、硬化後の残留応力や弾性率を考慮して材料の選定を行う。

中間チップ１と半導体チップ４１とが接続された後、図３（ｃ）に示すように、シリコン基板１０の裏面側が取り除かれて薄肉化され、シリコン基板１０の内部に設けられている導電性材料である電極部４３の一部が裏面側より突出して貫通電極（第２の端子）４４が形成される。シリコン基板１０の表面側に設けられたポスト電極４５と貫通電極４４とは電気的に接続されている。
なおこの際、基板１０の裏面すなわち貫通電極４４が突出した側に、貫通電極４４を突出させた後、基板１０の裏面の全面に絶縁膜を形成した後、貫通電極４４の先端部のみを露出している。すなわち、電気的に接続する電極以外は、絶縁膜で覆われた状態にある。こうすることにより、積層したチップ間のショート（短絡）を回避できる。電極を露出する方法としては、ドライエッチングや研磨、あるいはこれらを併用する方法などが挙げられる。

以上のようにして、複数の半導体チップ４１を含むシリコン基板１０に複数の中間チップ１を接続した後、中間チップ１の大きさに応じて、シリコン基板１０が切断（ダイシング）されてチップ（積層体）が個片化される。以上の工程により、図３（ｄ）に示すように、中間チップ１と半導体チップ４１とを接合して一体化した中間チップモジュール５０が形成される。ここで、中間チップ１は半導体チップ４１の能動面側に設けられているので、半導体チップ４１の能動面に設けられている素子部や回路部を中間チップ１によって保護することができる。

中間チップ１と半導体チップ４１とを接合して一体化した積層体である中間チップモジュール５０を形成したことにより、ハンドリングが容易となる。また、中間チップ１と半導体チップ４１との間にはアンダーフィル材８が充填されているので、形成された中間チップ、半導体チップ、及びアンダーフィル材を含む積層体の強度は向上される。更にはチップの反りが低減でき、その後の積層をし易くできる。

次に、図４を参照しながら、上述した工程により形成された中間チップモジュール５０を様々なパッケージ用の基板である基板（エポキシ、ガラエポ、セラミックス、ガラス、シリコンなど）ＰＢに一次実装し、パッケージ化する工程について説明する。
ここでは基板ＰＢとして、セラミックスを用いるが、これには二次実装する際の接合材であるハンダボールなどが、実装形態に合わせた形状に予め形成されている。例えばＢＧＡ（ボールグリッドアレイ）などである。
図４（ａ）に示すように、基板ＰＢ上に中間チップモジュール５０が複数積層され、中間チップモジュール５０からなる積層体が形成される。ここでは、５つの中間チップモジュール５０−１、５０−２、５０−３、５０−４、５０−５がこの順で積層されている。なお、図４（ａ）に示す例においては、中間チップモジュール５０として、図３（ｄ）に示した形態のものに対してそれぞれの電極の形成位置が変更されているものが含まれており、上下方向に反転した状態で積層されている。

そして、積層される複数の中間チップモジュール５０のうち、第１の中間チップモジュール５０（例えば５０−１）を構成する半導体チップ４１の貫通電極（第２の端子）４４と、その第１の中間チップモジュール５０（５０−１）に隣接する第２の中間チップモジュール５０（５０−２）を構成する中間チップ１のポスト電極４とが電気的に接続される。本実施形態では、先に基板ＰＢに接続された中間チップモジュール５０（例えば５０−１）に対して、次に積層される中間チップモジュール５０（５０−２）をアライメントしつつ、先に基板ＰＢに接続されている中間チップモジュール５０（５０−１）の貫通電極４４と、次に積層される中間チップモジュール５０（５０−２）のポスト電極４とが、例えば鉛フリーのはんだを介して電気的に接続される。なお、最下段の中間チップモジュール５０−１のポスト電極４は、基板ＰＢの端子Ｐ１と鉛フリーのはんだを介して電気的に接続されている。鉛フリーのはんだは貫通電極４４の突出部４４ａ及びポスト電極４のうち少なくとも一方に予め設けられており、中間チップモジュール５０（５０−１〜５０−５）を所定数（５段）積層した後、リフローソルダリングによって、複数の中間チップモジュール５０（５０−１〜５０−５）が一括して加熱され、複数の貫通電極４４と複数のポスト電極４とのそれぞれが加熱接合される。こうして、複数の中間チップモジュール５０（５０−１〜５０−５）からなる積層体が基板ＰＢ上に形成される。ここで、本実施形態においては、互いに同等の構成を有する中間チップモジュール５０を複数積層しているため、半導体チップ４１と中間チップ１とが交互に積層されている構成となっている。なお、複数の中間チップモジュールを積層する場合、フラックス等を用いて仮止めしつつ積層し、その後にリフローソルダリングする構成を採用することができる。

一方、中間チップモジュール５０（５０−１〜５０−５）どうしを積層する構成の他に、複数の中間チップモジュール５０どうしの任意の間（例えば５０−２と５０−３との間）に中間チップ１を配置し、その中間チップ１を介して中間チップモジュール５０−２と中間チップ５０−３とを接続するようにしてもよい。あるいは、中間チップモジュール５０どうしの任意の間（例えば５０−３と５０−４との間）に半導体チップ４１を介在させるようにして積層体を形成するようにしてもよい。つまり、積層体は、中間チップ１、半導体チップ４１、及び中間チップモジュール５０を適宜組み合わせて形成することができる。

そして、図４（ｂ）に示すように、中間チップモジュール５０（５０−２〜５０−５）どうしの間、及び最下段の中間チップモジュール５０−１と基板ＰＢとの間に、充填材としてアンダーフィル材８が充填される。そして、充填したアンダーフィル材８が硬化される。これにより、複数のチップからなる積層体全体の強度が増す。

なお本実施形態においては、基板ＰＢ上に複数の中間チップモジュール５０を例えば仮止めしつつ積層した後、一括してリフロー（加熱接合）することで各中間チップモジュール５０を接続する構成であるが、例えば、基板ＰＢ上（あるいは先に基板ＰＢに接続されている中間チップモジュール５０上）に中間チップモジュール５０を配置する工程と、リフロー（加熱接合）する工程とを交互に行うことで基板ＰＢ上に中間チップモジュール５０を順次積層するようにしてもよいし、基板ＰＢ以外のところで、リフローソルダリングを含む工程を経て中間チップモジュール５０の積層体を形成した後、その積層体を基板ＰＢに接続するようにしてもよい。あるいはまた、リフロー以外のフリップチップボンディングなどの加熱加圧方式を用い、上述同様のプロセスを経て、積層体を形成することができる。もちろんこの場合も、中間チップ１や半導体チップ４１を適宜組み合わせて積層体を形成することができる。

以上説明したように、半導体チップ４１間を電気的に接続可能な中間チップ１を使って半導体チップ４１を含む半導体チップモジュール５０どうしを接合することで、半導体チップ４１を含む所定チップ間での再配置配線を容易に行うことができる。また、中間チップ１、半導体チップ４１、及び中間チップモジュール５０を含む積層体を形成することで、積層体の強度が向上してハンドリングが容易となり、歩留まりの低下を防止することができる。また、中間チップモジュール５０を形成してチップの強度を向上させた後、その中間チップモジュール５０どうしを接合することで、接合時におけるチップの反りや破損等の不都合を防止することができる。

なお本実施形態においては、中間チップモジュール５０は、一つの中間チップ１と一つの半導体チップ４１とを接合して一体化したものとして説明したが、もちろん、その数は任意であり、例えば一つの半導体チップ４１の表裏両面のそれぞれに中間チップ１を接続して、半導体チップ４１を二つの中間チップ１で挟んだ構成であってもよいし、半導体チップ４１と中間チップ１とが交互に複数積層されたものであってもよい。つまり、中間チップモジュール５０は、少なくとも一つの中間チップ１と、少なくとも一つの半導体チップ４１とを有していればよい。

なお、中間チップ１を介して接合される半導体チップ４１どうしは互いに異種のチップでもよいし、同種のチップでもよい。同様に、中間チップ１を介して接合される中間チップモジュール５０どうしは互いに異種のチップでもよいし、同種のチップでもよい。ここで、中間チップモジュールが異種であるとは、上記ポスト電極と貫通電極との平面視における位置が異なる場合や、チップの積層構成が異なる場合、あるいはチップの大きさが異なる場合を含む。

本実施形態において、中間チップ１のポスト電極４と貫通電極３との平面視における位置は、配線部５によって互いに異なる位置に設けられているので、この配線部５を所望の位置に引き回すことで、半導体チップ４１間や中間チップモジュール５０間で再配置配線を容易に行うことができる。なお、中間チップ１の配線部を複数設け、異なる組の配線部が平面視において交差してもよい。

中間チップ形成用基材である基板７と、半導体チップ形成用基材である基板１０とはそれぞれシリコンによって形成されており、これにより熱膨張率が互いに同じとなる。したがって、中間チップ１と半導体チップ４１との間での、熱膨張率差に起因する接続部剥離や割れ等の不都合が防止される。

また、シリコン基板７とシリコン基板１０とを略同じ厚みにすることにより、基板の共通化が可能となり、製造コストを低減することができる。また、チップの厚さがほぼ標準化されることから、これらが積層された半導体装置の高さが、積層されたチップの数によってほぼ決まるようになり、したがってこの半導体装置を搭載する機器の設計が標準化される。

上記実施形態においては、半導体チップ４１を複数含むシリコン基板１０に対して複数の中間チップ１を接続した後、中間チップ１の大きさ及び接続位置に応じて切断（ダイシング）する構成であるが、図５（ａ）に示すように、中間チップ１を複数含むシリコン基板７に対して複数の半導体チップ４１を接続した後、半導体チップ４１の大きさ及び接続位置に応じて切断（ダイシング）して、図５（ｂ）に示すように個片化して中間チップモジュール５０を形成してもよい。ここで、図５（ａ）に示す例では、シリコン基板７を薄膜化（薄肉化）することによって、シリコン基板７の裏面側より貫通電極３が突出され、その後、その貫通電極３に対して半導体チップ４１のポスト電極４５が電気的に接続されている。そして、前記ダイシングする前又は後に、半導体チップ４１のシリコン基板１０が薄肉化されて貫通電極４４が突出されるとともに、シリコン基板７とシリコン基板１０との間にアンダーフィル材８が充填される。

以下、半導体チップの製造工程の詳細を図６〜図９を参照しながら説明する。
図６（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ_２）で形成されている。

絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されており、層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、例えばＴｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄが順に積層されて形成されている。

電極パッド１６は、例えばスパッタリングによって第１層１６ａ〜第４層１６ｄからなる積層構造が層間絶縁膜１４上の全面に形成され、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングされることにより、形成されたものである。なお、本例では、電極パッド１６が前記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていてもよい。ただし、電気抵抗の低い銅を用いて形成するのが好ましいのはもちろんである。また、電極パッド１６は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更してもよい。なお、電極パッド１６の下方には電子回路が形成されない構造となっている。

また、層間絶縁膜１４上には電極パッド１６を覆うように、絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ_２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。

パッシベーション膜１８については、ＳｉＯ_２若しくはＳｉＮで形成される。また、パッシベーション膜１８の膜厚としては、０．５μｍ程度以上とするのが好ましい。

次に、以上の構成の半導体チップに対して、貫通電極およびポスト電極を形成するための各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。

パッシベーション膜１８上にレジストを塗布した後、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了した後、ポストベークを行った後、図６（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図６（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。

なお、エッチングにはドライエッチングが好適に用いられ、具体的には、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。ただし、エッチングとしてウェットエッチングを用いることもできる。その開口サイズは、次工程で電極パッド１６に形成される開口の径及び基板１０に形成される孔の径より大きく、パッドサイズより小さいサイズ、例えば９０μｍ程度に設定される。その後、レジストを、剥離液あるいはアッシング等により除去する。なお、ここまでの工程は、従来の半導体チップの加工と何ら異なるところはない。

以上の工程が終了した後、電極パッド１６と、その下の層間絶縁膜１４および絶縁膜１２に開口部Ｈ２を形成する。これにより基板１０の一部を露出させる。この開口はレジストを用い、前述と同様のフォトリソプロセスで所望のサイズに開口する。図６（ｃ）は電極パッドおよび層間絶縁膜１４、絶縁膜１２を開口して、基板１０の一部を露出させた状態を示す断面図である。なおＨ２の開口径は、Ｈ１より小さく、次工程で開口するプラグ径よりも大きいサイズ、例えば６０μｍ程度である。

次に、基板全面にドライエッチング時のマスクとなるエッチングマスク１９を形成する。この材料としては、ＳｉＯ_２もしくはＳｉＮで形成する。あるいはこれらの積層膜でも良い。この膜厚としては、基板に穿孔する穴の深さを実現できるに足る選択比から算出するが、２μｍ以上とするのが望ましい。２μｍ以上とするのは、前述の選択比を確保する上で必要であるからである。このエッチングマスクの開口はレジストを用い、前述と同様のフォトリソプロセスでパターン形成を行う。図７（ａ）はエッチングマスクを所定の大きさに開口した状態を示す断面図である。その径は、プラグ径と同程度、例えば３０μｍ程度に設定される。

このエッチングマスク１９をマスクとして、ドライエッチングにより図７（ｂ）に示すように、基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図７（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、孔部Ｈ３の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。

また、図７（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりエッチングマスク１９は、穿孔時に緩やかにエッチングされ、孔部Ｈ３の形成終了時には、残膜がほとんどなくなっている。図７（ｂ）以降は、パッシベーション１８にエッチングマスクの残膜１９を含め、エッチングマスクの残膜１９を省略して図示している。

以上の工程が終了した後、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に、絶縁膜２０を形成する。図７（ｃ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜２０の厚みとしては、例えば２μｍとされる。なお、絶縁膜２０としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ_３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。

続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１８上の全面に塗布する。あるいは、ドライフィルムレジストを用いても良い。なお、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。

パッシベーション膜１８上にレジストを塗布した後、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の表面の一部のみが露出されるようにレジストが残された形状、例えば孔部Ｈ２を中心とした円環形状にレジストをパターニングする。
レジストのパターニングが終了した後、ポストベークを行った後、エッチングで電極パッド１６の一部を覆う絶縁膜２０を除去し、電極パッド１６の一部を開口する。なお、エッチングにはドライエッチングを用いるのが好ましく、特に反応性イオンエッチングを用いるのが好ましい。また、エッチングとしてウェットエッチングを用いることもできる。なお、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。

図８（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図８（ａ）に示すように、電極パッド１６の上方は、外径が８０μｍ程度、内径が７０μｍ程度の円環状の開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。したがって、開口部Ｈ４は電極パッド１６上であれば、孔部Ｈ３が形成された部位以外の箇所に形成されていればよく、隣接していてもよい。

本例では、電極パッド１６のほぼ中央に孔部Ｈ３を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくするのが、電極パッド１６と後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくてもよく、複数の孔が形成されていてもよい。なお、電極パッド１６を覆う絶縁膜２０の一部を除去して電極パッド１６の一部を露出させたら、除去する際に用いたレジストを剥離液によって除去する。

以上の工程が終了した後、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部に下地膜２２を形成する。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は例えばＴｉおよびＴｉＮによって形成され、シード層はＣｕによって形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。な
お、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。

図８（ｂ）は、下地膜２２を形成した状態を示す断面図である。下地膜２２を構成するバリア層の膜厚は、例えば０．１μｍ程度とされ、シード層の膜厚は、例えば０．３μｍ程度とされる。なお、ここでいう不要部とは、例えば電極パッドを除くパッシベーション膜１８上に形成されているバリア層及びシード層を指す。

下地膜２２の形成を終了した後、次に、接続端子を形成する領域を内径１２０μｍで露出させ、それ以外にレジストが形成されるようにパターニングを行う。レジストによるパターニング工程は従前のプロセスと全く同じである。ここで用いるレジストは、次に行うメッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。次に、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６上にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の、金属層としてのポスト電極４５を高さ１０μｍ程度となるように形成する。このようにして、電極パッド１６の上方に電極パッド１６と電気的に接続され、かつ基板１０の表面側の外部電極となる、前述の半導体チップにおけるポスト電極４５が形成される。なお、このポスト電極４５上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。

次いで、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングによって除去することにより、図９に示すような状態が形成される。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極４５がエッチングされるのを防ぐため、ポスト電極４５を囲むようにレジストを形成した後、エッチングを行ってもよい。

次に、中間チップの製造工程の詳細を図１０〜図１３を参照しながら説明する。
まず、図１０（ａ）に示すようにシリコンからなる基板７を用意する。ここで、この基板７は、前述のシリコン基板１０とは異なり、各種素子からなる集積回路を形成していないものである。したがって、この接続用中間チップの製造は、前記半導体チップとは全く別に形成されることから、この接続用中間チップの歩留まりが半導体チップの歩留まりに影響を及ぼすことはない。

このような基板７を用意した後、これの表面側に表面あるいは両面、側面に熱酸化膜、またはプラズマＴＥＯＳなどによるＳｉＯ_２からなる酸化膜７１を、厚さ１μｍ程度に形成する。続いて、この酸化膜７１上の所定位置に、再配置配線となる導電パターン７２を形成する。この導電パターン７２としては、例えばＴｉ（チタン）からなる第１層と、ＴｉＮ（窒化チタン）からなる第２層と、Ａｌからなる第３層とを順に積層することで導電層を形成し、さらにこの導電層を所望形状にパターニングすることで形成する。

次いで、この導電パターン７２を覆ってＳｉＯ_２またはＳｉＮからなるパッシベーション膜７３を形成し、さらにこれをパターニングしてポストおよび貫通電極を形成する領域のパッシベーション膜開口する。
図１０（ａ）は、パッシベーション膜を２ヶ所開口した状態を示す断面図である。なお、パッシベーション膜は、必ずしも必要ではなく、そのまま次工程に進んでも良い。

次に、パッシベーション上にレジスト（図示せず）を形成し、パッシベーションの開口部より小さい径、例えば６０μｍに導電パターン７２を、さらにはその下の絶縁膜７１をドライエッチングにより開口する。これにより開口部Ｈ６が形成できる。
続いて、剥離液によりレジストを剥離後、プラズマＴＥＯＳ法等により、エッチングマスク用のＳｉＯ_２からなる酸化膜７４を堆積する。
このエッチングマスク上に再びレジスト（図示せず）を形成し、フォト、エッチングプロセスにより、開口部Ｈ６より内側に貫通電極と同等の径の開口部Ｈ７を形成する。この後、剥離液によりレジストを剥離する。
図１０（ｂ）は、導電パターン７２および絶縁膜７１を開口し、そののちエッチングマスク用のＳｉＯ_２からなる酸化膜７４を堆積、開口部Ｈ７を形成した状態の断面図を図示したものである。

そして、このエッチングマスク７４をマスクにしてＲＩＥ等のドライエッチングを行い、基板７を穿孔して孔部Ｈ８を形成する。
なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図１１（ａ）は、基板７を穿孔して、孔部Ｈ８を形成した状態を示す断面図である。なお、孔部Ｈ８の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。
この時点では、エッチングマスク７４は、穿孔時に緩やかにエッチングされ、孔部Ｈ８の形成終了時には、残膜がほとんどなくなっている。

次いで、酸化膜７４上並びに孔部Ｈ８の内壁面及び底面に、図１１（ｂ）に示すようにＳｉＯ_２又はＳｉＮあるいはそれらの積層膜からなる絶縁膜７５を形成する。
この絶縁膜７５は、電流リークの発生、酸素及び水分等による基板７の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜７５の厚みとしては、例えば２μｍとされる。なお、絶縁膜７５としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ_３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。

続いて、レジスト層（図示せず）を形成し、さらにマスクを用いてこれを露光・現像することにより、所望パターン形状にする。そして、この所望パターン形状のレジストをマスクとして絶縁膜７５をエッチングすることにより、図１２（ａ）に示すように、孔Ｈ８の周囲に円環状の開口部Ｈ９を形成するとともに、ポスト電極形成箇所に開口部Ｈ１０を形成する。これら開口部Ｈ９、Ｈ１０については、いずれもドライエッチングによりその底部に導電パターン７２が露出するように形成する。この後、レジストを剥離液によって剥離する。

次いで、図１２（ｂ）に示すように、導電パターン７２の露出部（開口部Ｈ９、Ｈ１０の内壁を含む）並びに孔部Ｈ８の内壁及び底部に下地膜７６を形成する。ここで、下地膜７６は前記下地膜２２と同様に、バリア層及びシード層からなるものであり、バリア層としては例えばＴｉおよびＴｉＮが、またシード層としてはＣｕが用いられている。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。

次いで、開口部Ｈ９に囲まれた部分と開口部Ｈ１０とを露出させるようにしてレジストパターンを形成し、さらに電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ６の内部及び開口部７内にメッキ処理を施す。ここで用いるレジストは、メッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。これにより、図１３（ａ）に示すように孔部Ｈ８内部を銅で埋め込むとともに、開口部Ｈ９内の導電パターン７２上にも銅を埋め込む。また、これと同時に、開口部Ｈ１０内の導電パターン７２上にも銅を埋め込み、ポスト電極を形成する。ここで、孔部Ｈ８内および開口部Ｈ９内への埋め込みと、開口部Ｈ１０内への埋め込みとは別工程で行ってもよく、その場合、孔部Ｈ８内および開口部Ｈ９内への埋め込みには埋め込み性の良いメッキ材料を用い、開口部Ｈ１０内への埋め込みにはレベリング性の良いメッキ材料を用いるのが好ましい。

このようにして孔部Ｈ８内および開口部Ｈ９内に埋め込まれた銅により、貫通電極３が形成され、また、開口部Ｈ１０内に埋め込まれた銅により、ポスト電極４が形成される。さらに、これら貫通電極３とポスト電極４との間を接続する導電パターン７２が、配線部５となる。なお、ポスト電極４上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。

次いで、レジストを剥離し、下地層７６（バリア層及びシード層）の不要部（図示省略）をエッチングにより除去する。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極４がエッチングされるのを防ぐため、ポスト電極４を囲むようにレジストを形成した後、エッチングを行ってもよい。
その後、例えば貫通電極３が基板の裏面に露出するまで基板７の裏面を薄膜化し、これによってその突出部３ａを形成する。この薄膜化には、機械的研磨または化学的なエッチングが単独で採用され、あるいは併用される。さらに、図１３（ｂ）に示すように基板７の裏面から突出した金属部分の端面の、絶縁層７５と下地層７６とを機械的研磨、あるいはエッチング等によって除去し、これによってポスト電極４に電気的に接続された貫通電極３を得る。
そして、ダイシングによって個片化することにより、貫通電極３とポスト電極４とこれらの間を導通させる配線部５とを有した、接続用中間チップを得る。
なお、貫通電極３とポスト電極４とが同じ位置に形成されるような中間チップを得る場合、前述した半導体チップに対する貫通電極及びポスト電極の形成方法と同じ方法を用いればよい。

上記のようにして加工した半導体ウエハと個片化された中間チップとを積層する。
まず、半導体ウエハの各半導体チップ上に、電極の位置をアライメントして中間チップを載せる（図３（ａ）参照）。この際、半導体チップのうち、不良チップの上には中間チップを載せなくてもよい。また、ギャップを均一にするため、不良チップの上に、ダミーチップを載せてもよい。

このようにしてセットされた状態で、半導体ウエハ及び中間チップをリフロー炉に入れ、はんだを溶解させれば、半導体チップ上に形成されたポスト電極と、中間チップの裏面に突出した貫通電極とを、はんだを介して接合することができる。
なおこの際、ベースとなる半導体ウエハ（シリコン基板１０）は、この時点では薄肉化されていないため、半導体ウエハの反りの影響を受けず、位置ずれが少なく、また接合不良などの欠陥を低減することができる。

次に、接合したチップ間にできた空隙にアンダーフィル材を充填する（図３（ｂ）参照）。ディスペンサなどを用い、チップの外周よりアンダーフィル材を充填し、加温することで硬化させる。これにより、素子部や回路部（集積回路）を形成した半導体チップ（能動面）を保護することができ、以降の工程で生じる可能性のある、デバイスへのダメージを低減することが可能となる。

その後、例えば孔部Ｈ３に埋め込んだ銅（貫通電極）が基板の裏面に露出するまで基板１０の裏面を例えば基板１０の厚さが５０μｍ程度となるまで薄膜化し、これによってポスト電極４５に連続した貫通電極部分を基板１０の裏面から突出させる。この薄膜化には、機械的研磨または化学的なエッチング、ウェットあるいはドライエッチングが単独で採用され、あるいは併用される。さらに、基板１０の裏面から突出した金属部分の端面の、絶縁層２０と下地層２２とを機械的研磨、ウェットあるいはドライエッチング等によって除去し、これによってポスト電極４５と電気的に接続された貫通電極が形成される（図３（ｃ）参照）。
そして、ダイシングによって個片化することにより、中間チップモジュールが得られる（図３（ｄ）参照）。

以上のようにして形成した中間チップモジュールを複数段接合する。この場合、積層する半導体チップは、同種のものでも異種のものでも、積層する半導体チップに合わせて、中間チップの電極位置を変えておけば、任意の組み合わせで積層することが可能である。これら中間チップモジュールの積層体をリフロー炉に入れ、はんだを溶解させれば、複数段の中間チップモジュールどうしを鉛フリーのはんだを介して接合することができる（図４（ａ）参照）。

なおこの際、それぞれの中間チップモジュールは、中間チップを積層し、さらにアンダーフィル材が充填されているため、薄いチップをそのまま積層する場合より変形し難く、強度がある。更に個々の半導体チップは中間チップに保護されているためにダメージが少なく、高い歩留まりで積層することが可能となる。なおこの際、各段の接合を一段ずつ行ってももちろんよい。

最後に、接合した中間チップモジュール間にできた空隙にアンダーフィル材を充填する（図４（ｂ）参照）。ディスペンサなどを用い、チップの外周よりアンダーフィル材を充填し、加温することで硬化させる。

なおこの積層時に、最下段にセラミック基板等を置き、一次実装を行い、モールドすることでパッケージ化してももちろんよい。パッケージ化すれば、様々な用途に実装して使用可能な積層半導体装置を製造することができる。

次に、前記の半導体装置４００を備えた回路基板及び電子機器の例について説明する。
図１４は本発明の回路基板の一実施形態の概略構成を示す斜視図である。図１４に示すようにこの実施形態の回路基板１０００には、前記の半導体装置４００が搭載されている。なお、半導体装置４００は、積層後パッケージ化されたものを実装するのが一般的であるが、積層した半導体装置をそのまま実装してもよい。図１４においては、回路基板上に実装された形態がわかりやすいように、パッケージを省略し、前記半導体装置をそのまま示している。
回路基板１０００は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、さらにこれら配線パターンに電極パッド（図示せず）が接続されている。そして、この電気パッドに半導体装置４００における前記第１の半導体チップ４１の貫通電極４４が、パッケージ化する際に一次実装された基板を介して、電気的に接続されることにより、半導体装置４００は回路基板１０００上に実装されたものとなっている。
このような構成の回路基板１０００にあっては、実装密度が高く、しかも再配置配線がなされた半導体装置４００を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。

図１５は本発明の電子機器の一実施形態としての、携帯電話の概略構成を示す斜視図である。図１５に示すようにこの携帯電話３００は、前記の半導体装置４００又は前記回路基板１０００を、その筐体内部に配設したものである。
このような構成の携帯電話３００（電子機器）にあっても、実装密度が高く再配置配線がなされた半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。

なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。

本発明に係る半導体チップを製造する工程の一例を示す模式図である。 本発明に係る中間チップを製造する工程の一例を示す模式図である。 本発明に係る中間チップモジュールの製造工程の一例を示す模式図である。 本発明に係るチップ積層工程の一例を示す模式図である。 本発明に係る中間チップモジュールの製造工程の他の例を示す模式図である。 半導体チップの貫通電極及びポスト電極の製造方法説明図である。 半導体チップの貫通電極及びポスト電極の製造方法説明図である。 半導体チップの貫通電極及びポスト電極の製造方法説明図である。 半導体チップの貫通電極及びポスト電極の製造方法説明図である。 接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。 接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。 接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。 接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。 本発明の回路基板の一実施形態の概略構成図である。 本発明の電子機器の一実施形態の概略構成図である。

符号の説明

１…中間チップ、３…貫通電極（第１の端子）、
７…シリコン基板（中間チップ形成用基材）、８…アンダーフィル材（充填材）、
１０…シリコン基板（半導体チップ形成用基材）、４１…半導体チップ、
４４…貫通電極（第２の端子）、５０…中間チップモジュール、ＰＢ…基板

Claims (10)

1. シリコン基板、前記シリコン基板の一方の面に設けられるポスト電極、及び前記シリコン基板の他方の面に突出部を有し、前記ポスト電極と接続されるように前記シリコン基板に形成された貫通電極を備え、半導体チップ間を電気的に接続可能な中間チップを形成する中間チップ形成工程と、
   前記貫通電極と前記半導体チップとが接続されるように前記中間チップと前記半導体チップとを接続して一体化された中間チップモジュールを形成する中間チップモジュール形成工程と、
   前記中間チップモジュールを用いて所定チップどうしを接合し、前記中間チップ及び前記所定チップを含む積層体を形成する積層工程と、を有し、
   前記所定チップは、前記半導体チップ、前記中間チップ、及び前記中間チップモジュールの少なくとも一つを含み、
   前記中間チップ形成工程は、シリコン基板からなる中間チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させて、前記他方の面に前記貫通電極の突出部を設ける工程を含むことを特徴とする半導体装置の製造方法。
2. 前記中間チップ形成工程における前記突出部を設ける工程は、前記薄膜化して前記導電性材料の一部を突出させた後、前記中間チップ形成用基材の裏面側に絶縁膜を形成し、その後前記導電性材料の一部を露出させることを含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記中間チップと前記半導体チップとを接続した後、半導体チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させて前記半導体チップ形成用基材に貫通電極を設ける工程を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記中間チップと前記半導体チップとを接続した後、半導体チップ形成用基材を薄膜化してその内部に設けられている導電性材料の一部を突出させた後、該半導体チップ形成用基材の裏面側に絶縁膜を形成し、その後前記導電性材料の一部を露出させて前記半導体チップ形成用基材に貫通電極を設ける工程を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
5. 前記半導体チップを複数含むウエハに対して複数の前記中間チップを接続した後、該中間チップに応じて切断することを特徴とする請求項１〜４のいずれか一項記載の半導体装置の製造方法。
6. 前記中間チップを複数含むウエハに対して複数の前記半導体チップを接続した後、該半導体チップに応じて切断することを特徴とする請求項１〜４のいずれか一項記載の半導体装置の製造方法。
7. 前記所定チップどうしの間に充填材を配置する工程を有することを特徴とする請求項１〜６のいずれか一項記載の半導体装置の製造方法。
8. 前記積層体を形成した後、該積層体を加熱して前記チップどうしを加熱接合することを特徴とする請求項１〜７のいずれか一項記載の半導体装置の製造方法。
9. 前記形成した積層体を所定の基板に接続することを特徴とする請求項１〜８のいずれか一項記載の半導体装置の製造方法。
10. 所定の基板上に複数の前記チップを順次積層して接合することを特徴とする請求項１〜８のいずれか一項記載の半導体装置の製造方法。

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