KR101195462B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 제조 공정을 단순화하고 신뢰성을 향상시킬 수 있는 반도체 패키지 및 이의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 일면 상에 본드 핑거가 형성된 기판, 상기 기판의 일면 상에 스택되며 비아홀들을 각각 구비하고 상기 각각의 비아홀들이 상기 기판의 본드 핑거를 노출시키도록 스택된 적어도 둘 이상의 반도체 칩들 및 상기 비아홀들 내에 형성되고 상기 노출된 기판의 본드 핑거로부터 성장된 탄소 나노 튜브로 이루어지며 상기 반도체 칩들과 전기적으로 연결된 관통전극, 상기 반도체 칩들 중 최상부 반도체 칩 상에 형성된 추가 촉매 금속막, 상기 최상부 반도체 칩 상에 상기 최상부 반도체 칩의 관통전극과 상기 추가 촉매 금속막을 전기적으로 연결하도록 형성된 재배선, 상기 최상부 반도체 칩 상에 스택되며, 추가 비아홀들을 각각 구비하고, 상기 각각의 추가 비아홀들이 상기 추가 촉매 금속막을 노출시키도록 스택된 적어도 둘 이상의 추가 반도체 칩들, 상기 추가 비아홀들 내에 형성되고, 상기 노출된 추가 촉매 금속막으로부터 성장된 탄소 나노 튜브로 이루어지며, 상기 추가 반도체 칩들과 전기적으로 연결된 추가 관통전극을 포함한다

Description

반도체 패키지 및 이의 제조방법 {SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 패키지 및 이의 제조방법에 관한 것으로, 보다 상세하게, 제조 공정을 단순화하고 신뢰성을 향상시킬 수 있는 반도체 패키지 및 이의 제조방법에 관한 것이다.
반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 칩 또는 패키지를 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 두배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
일반적으로, 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지기 때문에 동작속도가 느리며, 많은 수의 와이어가 사용되는 것으로 인해 스택된 각 칩의 전기적 특성 열화가 발생되는 취약점을 가지고 있다. 또한, 스택 패키지는 금속 와이어와의 연결을 위해 기판에 추가 면적이 요구됨에 따라 패키지 전체의 크기가 크며, 스택된 반도체 칩들간 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지 전체의 두께가 두껍다.
이에, 상기 금속 와이어를 이용한 스택 패키지의 문제를 극복함과 동시에 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통전극(Through electrode)를 이용한 스택 패키지 구조가 제안되었다.
상기 관통전극은 각 반도체 칩을 식각해서 비아(via)홀을 형성한 후, 상기 비아 내에 도전막을 매립하는 것에 의해 형성된다. 그리고, 이러한 관통전극이 형성된 반도체 칩들을 스택하되, 상기 관통전극에 의해 각 반도체 칩들 간의 전기적인 연결이 이루어지게 스택하여 관통전극을 이용한 스택 패키지 구조를 구현한다.
그러나, 전술한 종래 기술의 경우에는, 상기 반도체 칩에 비아홀을 형성하기 위한 식각 방비 및 상기 비아홀 내에 도전성 물질을 매립하기 위한 도금 장비 등 많은 장비들이 필요하다. 그래서, 전술한 종래 기술의 경우에는, 상기 반도체 칩에 관통전극을 형성하기 위해 다수의 장비들이 요구될 뿐 아니라 각각의 장비에서 서로 다른 공정들을 수행해야하므로 제조 공정이 복잡해진다는 단점이 있다. 그 결과, 전술한 종래 기술의 경우에는, 반도체 패키지 제조시 많은 시간 및 비용이 소요되며, 상기 공정들 중 어느 하나의 공정이라도 제대로 수행되지 않을 경우 반도체 패키지 전체의 수율이 저하된다.
또한, 전술한 종래 기술의 경우에는, 스택된 다수개의 반도체 칩들의 각 관통전극들 간을 전기적으로 연결시키기 위해 상기 관통전극들 사이에 솔더 또는 기타 접속부재를 형성해주어야 하는 한계가 있다. 이로 인해, 전술한 종래 기술의 경우에는 반도체 패키지의 제조시 많은 시간 및 비용이 소요되며, 상기 접속부재가 형성된 부분에서 불량이 발생되어 반도체 칩들의 각 관통전극들 간에 전기적인 연결이 제대로 이루어지지 않을 가능성이 있다.
본 발명은 제조 공정을 단순화할 수 있는 반도체 패키지 및 이의 제조방법을 제공한다.
또한, 본 발명은 신뢰성을 향상시킬 수 있는 반도체 패키지 및 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지는, 일면 상에 본드 핑거가 형성된 기판, 상기 기판의 일면 상에 스택되며 비아홀들을 각각 구비하고 상기 각각의 비아홀들이 상기 기판의 본드 핑거를 노출시키도록 스택된 적어도 둘 이상의 반도체 칩들 및 상기 비아홀들 내에 형성되고 상기 노출된 기판의 본드 핑거로부터 성장된 탄소 나노 튜브로 이루어지며 상기 반도체 칩들과 전기적으로 연결된 관통전극을 포함한다.
상기 본드 핑거는 Co, Mo 및 Fe 중 어느 하나로 형성된다.
상기 본드 핑거 상에 형성된 촉매 금속막을 더 포함한다.
상기 촉매 금속막은 Co, Mo 및 Fe 중 어느 하나로 형성된다.
상기 비아홀에 의해 노출된 반도체 칩의 내측면 상에 형성된 절연막을 더 포함한다.
상기 반도체 칩들 중 최하부에 배치된 반도체 칩과 상기 기판의 일면 사이 및 상기 반도체 칩들의 사이에 각각 개재된 접착제를 더 포함한다.
상기 반도체 칩들 중 최상부에 배치된 반도체 칩 상에 형성된 추가 촉매 금속막, 상기 최상부에 배치된 반도체 칩 상에 스택되며 추가 비아홀들을 각각 구비하고 상기 각각의 추가 비아홀들이 상기 추가 촉매 금속막을 노출시키도록 스택된 적어도 둘 이상의 추가 반도체 칩들 및 상기 추가 비아홀들 내에 형성되고 상기 노출된 추가 촉매 금속막으로부터 성장된 탄소 나노 튜브로 이루어지며 상기 추가 반도체 칩들과 전기적으로 연결된 추가 관통전극을 더 포함한다.
상기 최상부에 배치된 반도체 칩 상에 상기 최상부에 배치된 반도체 칩의 관통전극과 상기 추가 촉매 금속막을 전기적으로 연결하도록 형성된 재배선을 더 포함한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 본드 핑거가 형성된 기판의 일면 상에 비아홀들을 각각 구비한 적어도 둘 이상의 반도체 칩들을 상기 각각의 비아홀들이 상기 기판의 본드 핑거를 노출시키도록 스택하는 단계, 상기 노출된 기판의 본드 핑거로부터 탄소 나노 튜브를 성장시키는 단계 및 상기 비아홀들 내에 상기 탄소 나노 튜브로 이루어지며 상기 반도체 칩들과 전기적으로 연결되는 관통전극을 형성하는 단계를 포함한다.
상기 본드 핑거는 Co, Mo 및 Fe 중 어느 하나로 형성한다.
상기 반도체 칩들을 스택하는 단계 전, 상기 기판의 본드 핑거 상에 촉매 금속막을 형성하는 단계를 더 포함한다.
상기 촉매 금속막은 Co, Mo 및 Fe 중 어느 하나로 형성한다.
상기 반도체 칩들을 스택하는 단계 전, 상기 비아홀에 의해 노출된 반도체 칩의 내측면 상에 절연막을 형성하는 단계를 더 포함한다.
상기 반도체 칩들을 스택하는 단계는, 상기 반도체 칩들이 접착제의 개재 하에 스택되도록 수행한다.
상기 탄소 나노 튜브를 성장시키는 단계는, PECVD 방식으로 수행한다.
상기 PECVD 방식은 탄소 함유 가스로 형성된 플라즈마를 사용하여 수행한다.
상기 탄소 함유 가스는 C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스 및 CO 가스 중 적어도 어느 하나를 포함한다.
상기 관통전극을 형성하는 단계 후, 상기 반도체 칩들 중 최상부에 배치된 반도체 칩 상에 추가 촉매 금속막을 형성하는 단계, 상기 최상부에 배치된 반도체 칩 상에 추가 비아홀들을 각각 구비한 적어도 둘 이상의 추가 반도체 칩들을 상기 각각의 추가 비아홀들이 상기 추가 촉매 금속막을 노출시키도록 스택하는 단계, 상기 노출된 추가 촉매 금속막으로부터 탄소 나노 튜브를 성장시키는 단계 및 상기 추가 비아홀들 내에 상기 탄소 나노 튜브로 이루어지며 상기 추가 반도체 칩들과 전기적으로 연결되는 추가 관통전극을 형성하는 단계를 더 포함한다.
상기 관통전극을 형성하는 단계 후, 그리고, 상기 최상부에 배치된 반도체 칩 상에 추가 촉매 금속막을 형성하는 단계 전, 상기 최상부에 배치된 반도체 칩 상에 상기 최상부에 배치된 반도체 칩의 관통전극과 상기 추가 촉매 금속막을 전기적으로 연결하는 재배선을 형성하는 단계를 더 포함한다.
상기 관통전극을 형성하는 단계 후, 상기 반도체 칩들 상에 추가 비아홀들을 각각 구비한 적어도 둘 이상의 추가 반도체 칩들을 상기 각각의 추가 비아홀들이 상기 관통전극을 노출시키도록 스택하는 단계, 상기 노출된 관통전극으로부터 탄소 나노튜브를 성장시키는 단계 및 상기 추가 비아홀들 내에 상기 탄소 나노 튜브로 이루어지며 상기 추가 반도체 칩들과 전기적으로 연결되는 추가 관통전극을 형성하는 단계를 더 포함한다.
본 발명은 기판 상에 비아홀들을 각각 구비한 반도체 칩들을 스택하고 상기 기판의 본드 핑거 또는 촉매 금속막으로부터 탄소 나노 튜브를 성장시켜, 상기 비아홀들 내에 상기 본드 핑거와 전기적으로 연결되는 탄소 나노 튜브로 이루어진 관통전극을 형성한다.
이에 따라, 본 발명은 각 비아홀 내에 도전성 물질을 채우는 공정 없이 스택된 반도체 칩들과 기판 사이 및 상기 스택된 반도체 칩들 간을 전기적으로 연결하는 것이 가능하다. 따라서, 본 발명은 관통전극을 이용한 반도체 패키지 제조시 추가적인 장비 및 공정이 필요치 않으므로, 제조 시간 및 비용을 감소시켜 제조 공정을 단순화할 수 있다.
또한, 본 발명은 상기 반도체 칩들 간 및 반도체 칩들과 기판 간의 전기적인 연결을 위해 전기 전도도 및 기계적 특성이 우수한 탄소 나노 튜브로 이루어진 관통전극을 형성함으로써, 반도체 패키지의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명은 기판 상에 다수개의 반도체 칩들이 스택된 상태에서 탄소 나노 튜브를 성장시켜 상기 탄소 나노 튜브로 이루어진 관통전극을 형성함에 따라, 상기 반도체 칩들의 각 관통전극들 간을 연결하기 위해 접속부재를 형성할 필요가 없다. 이를 통해, 상기 반도체 칩들의 각 관통전극들 간의 전기적인 연결이 안정적으로 이루어져 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 기판(100)의 일면 상에 본드 핑거(102)가 형성되어 있고, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되어 있다. 상기 촉매 금속막(104)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되어 있다. 한편, 도시하지는 않았으나, 상기 본드 핑거(102)가, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되고, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되지 않는 것도 가능하다.
상기 기판(100)의 일면 상에 적어도 둘 이상의 반도체 칩(110)들이 접착제(106)의 개재 하에 스택되어 있다. 상기 반도체 칩(110)들은 비아홀(V1)들을 각각 구비하고 있으며, 상기 비아홀(V1)에 의해 노출된 반도체 칩(110)들의 각 내측면 상에 절연막(108)이 형성되어 있다. 상기 반도체 칩(110)들은 상기 비아홀(V1)들이 상기 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)을 노출시키도록 상기 기판(100)의 일면에 대해 수직 방향으로 배치되게 스택되어 있다.
상기 비아홀(V1)들 내에 탄소 나노 튜브(115)로 이루어지며 상기 반도체 칩(110)들과 전기적으로 연결된 관통전극(120)이 형성되어 있다. 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)로부터 상기 기판(100)의 일면에 대해 수직 방향으로 성장되어 있다. 여기서, 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)와 전기적으로 연결되어, 반도체 칩(110)들 간 및 상기 기판(100)과 반도체 칩(110)들 간을 전기적으로 연결한다.
상기 반도체 칩(110)들이 스택되고 탄소 나노 튜브(115)로 이루어진 관통전극(120)이 형성된 기판(100)의 일면 상에 상기 기판(100)의 일면을 밀봉하는 봉지부재(150)가 형성되어 있다. 그리고, 상기 기판(100)의 일면에 대향하는 타면에는 볼랜드(도시안됨)가 형성되어 있으며, 상기 볼랜드 상에 외부접속단자(160)가 형성되어 있다.
전술한 본 발명의 실시예에 따른 반도체 패키지는, 반도체 칩(110)들간 및 기판(100)과 상기 반도체 칩(110)들 간을 전기적으로 연결하는 관통전극(120)이 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)으로부터 성장된 탄소 나노 튜브(115)로 이루어진다. 이에 따라, 본 발명은 상기 탄소 나노 튜브(115)의 높은 전기 전도도 및 우수한 기계적 특성을 통해 전기적 특성 및 신뢰성이 향상된 반도체 패키지 구조를 구현할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는, 상기 탄소 나노 튜브(115)가 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)으로부터 다수개의 반도체 칩(110)들의 각 비아홀(V1)들을 관통하도록 성장됨에 따라, 상기 반도체 칩(110)들의 각 관통전극(120)들을 전기적으로 연결하기 위한 접속 부재가 필요치 않다. 따라서, 본 발명은 상기 반도체 칩(110)들의 각 관통전극(120)들 간의 전기적인 연결을 안정화하여 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2a를 참조하면, 일면 상에 본드 핑거(102)가 형성되고 상기 일면에 대향하는 타면 상에 볼랜드(도시안됨)가 형성된 기판(100)의 상기 본드 핑거(102) 상에 촉매 금속막을 형성한다. 상기 촉매 금속막(104)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성한다. 한편, 도시하지는 않았으나, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되지 않는 것도 가능하며, 이 경우, 상기 본드 핑거(102)가, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되는 것이 바람직하다.
도 2b를 참조하면, 상기 기판(100)의 일면 상에 비아홀(V1)들을 각각 구비하고 있는 적어도 둘 이상의 반도체 칩(110)들을 접착제(106)의 개재 하에 스택한다. 이때, 상기 반도체 칩(110)들을 스택하기 전에, 상기 비아홀(V1)에 의해 노출된 반도체 칩(110)들의 각 내측면 상에 절연막(108)을 형성한다. 여기서, 상기 반도체 칩(110)들은 상기 비아홀(V1)들이 상기 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)을 노출시키도록 상기 기판(100)의 일면에 대해 수직 방향으로 배치되게 스택된다.
도 2c를 참조하면, 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)으로부터 탄소 나노 튜브(115)를 성장시킨다. 그래서, 상기 비아홀(V1)들 내에 상기 탄소 나노 튜브(115)로 이루어지며, 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104) 및 반도체 칩(110)들과 전기적으로 연결되는 관통전극(120)을 형성한다.
상기 탄소 나노 튜브(115)는, 예컨대, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 통해 성장되며, 상기 PECVD 방식은 탄소 함유 가스, 예컨대, C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스 및 CO 가스 중 적어도 어느 하나를 포함하는 가스로 형성된 플라즈마를 사용하여 수행한다. 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)로부터 상기 기판(100)의 일면에 대해 수직 방향으로 성장된다. 그래서, 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)와 전기적으로 연결되며, 상기 탄소 나노 튜브(115)로 이루어진 관통전극(120)에 의해 반도체 칩(110)들 간 및 상기 기판(100)과 반도체 칩(110)들 간이 전기적으로 연결된다.
도 2d를 참조하면, 상기 반도체 칩(110)들이 스택되고 탄소 나노 튜브(115)로 이루어진 관통전극(120)이 형성된 기판(100)의 일면 상에 상기 기판(100)의 일면을 밀봉하는 봉지부재(150)를 형성한다. 그리고, 상기 기판(100)의 일면에 대향하는 타면의 볼랜드(도시안됨) 상에 외부접속단자(160)를 형성한다.
이 후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 패키지의 제조를 완성한다.
전술한 본 발명의 실시예에서는, 기판의 일면 상에 비아홀들을 각각 구비한 반도체 칩들을 스택하고 상기 기판의 본드 핑거 또는 촉매 금속막으로부터 탄소 나노 튜브를 성장시켜 상기 비아홀 내에 탄소 나노 튜브로 이루어진 관통전극을 형성한다. 이에 따라, 본 발명은 상기 탄소 나노 튜브로 이루어진 관통전극을 통해 상기 반도체 칩의 각 비아홀 내에 도전성 물질을 채우는 공정 없이 스택된 반도체 칩들간 및 상기 반도체 칩들과 기판 간을 전기적으로 연결할 수 있다. 따라서, 본 발명은 관통전극을 이용한 반도체 패키지 제조시 추가적인 장비 및 공정이 필요치 않으므로, 제조 시간 및 비용을 감소시켜 제조 공정을 단순화할 수 있다.
또한, 전술한 본 발명의 실시예에서는 상기 반도체 칩들 간 및 반도체 칩들과 기판 간의 전기적인 연결을 위해 전기 전도도 및 기계적 특성이 우수한 탄소 나노 튜브로 이루어진 관통전극을 형성함으로써, 상기 반도체 칩들 간 및 반도체 칩들과 기판 간의 전기적인 연결을 개선할 수 있으며, 이를 통해, 반도체 패키지의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 전술한 본 발명의 실시예에서는, 상기 기판의 일면 상에 다수개의 반도체 칩들이 스택된 상태에서 상기 탄소 나노 튜브가 상기 반도체 칩들의 각 비아홀들을 관통하도록 성장됨에 따라, 상기 탄소 나노 튜브가 다수개의 반도체 칩들 간을 한꺼번에 전기적으로 연결시키는 것이 가능하며, 그래서, 본 발명의 실시예에서는 상기 반도체 칩들의 각 관통전극들을 전기적으로 연결하기 위한 접속 부재가 필요치 않다. 따라서, 본 발명은 상기 반도체 칩들의 각 관통전극들 간의 전기적인 연결을 안정화하여 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 기판 상에 적어도 둘 이상의 반도체 칩들을 스택된 상태에서 상기 반도체 칩들 간 및 반도체 칩들과 기판 간의 전기적인 연결을 위한 탄소 나노 튜브를 한 번에 성장시켜 상기 반도체 칩들을 한꺼번에 전기적으로 연결시키는 것에 의해 반도체 패키지의 제조를 완성하였으나, 본 발명의 다른 실시예로서, 상기 탄소 나노 튜브를 성장시킨 후에 전기적인 연결이 제대로 이루어지지 않은 반도체 칩들 부분을 다시 연결하기 위해 추가로 탄소 나노 튜브를 성장시키는 것도 가능하다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 기판(100)의 일면 상에 본드 핑거(102)가 형성되어 있고, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되어 있다. 상기 촉매 금속막(104)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되어 있다. 한편, 도시하지는 않았으나, 상기 본드 핑거(102)가, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되고, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되지 않는 것도 가능하다.
상기 기판(100)의 일면 상에 적어도 둘 이상의 반도체 칩(110)들이 접착제(106)의 개재 하에 스택되어 있다. 상기 반도체 칩(110)들은 비아홀(V1)들을 각각 구비하고 있으며, 상기 비아홀(V1)에 의해 노출된 반도체 칩(110)들의 각 내측면 상에 절연막(108)이 형성되어 있다. 상기 반도체 칩(110)들은 상기 비아홀(V1)들이 상기 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)을 노출시키도록 상기 기판(100)의 일면에 대해 수직 방향으로 배치되게 스택되어 있다.
상기 비아홀(V1)들 내에 탄소 나노 튜브(115)로 이루어지며 상기 반도체 칩(110)들과 전기적으로 연결된 관통전극(120)이 형성되어 있다. 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)로부터 상기 기판(100)의 일면에 대해 수직 방향으로 성장되어 있다. 여기서, 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)와 전기적으로 연결되어, 반도체 칩(110)들 간 및 상기 기판(100)과 반도체 칩(110)들 간을 전기적으로 연결한다.
그리고, 상기 반도체 칩(110)들 중 최상부에 배치된 반도체 칩(110)의 일면, 예컨대, 상기 관통전극(120)에 인접한 반도체 칩(110)의 일면 부분 상에 추가 촉매 금속막(122)이 형성되어 있다. 상기 촉매 금속막(104)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되어 있다. 상기 최상부에 배치된 반도체 칩(110)의 일면 상에는 상기 최상부에 배치된 반도체 칩(110)의 관통전극(120)과 상기 추가 촉매 금속막(122)을 전기적으로 연결하도록 재배선(124)이 형성되어 있다.
상기 최상부에 배치된 반도체 칩(110) 상에 적어도 둘 이상의 추가 반도체 칩(130)들이 접착제(106)의 개재 하에 스택되어 있다. 상기 추가 반도체 칩(130)들은 추가 비아홀(V2)들을 각각 구비하고 있으며, 상기 추가 비아홀(V2)에 의해 노출된 추가 반도체 칩(130)들의 각 내측면 상에 절연막(132)이 형성되어 있다. 상기 추가 반도체 칩(130)들은 상기 추가 비아홀(V2)들이 상기 최상부에 배치된 반도체 칩(110)의 추가 촉매 금속막(122)을 노출시키도록 상기 반도체 칩(110)의 일면에 대해 수직 방향으로 배치되게 스택되어 있다.
상기 추가 비아홀(V2)들 내에 탄소 나노 튜브(115)로 이루어진 추가 관통전극(140)이 형성되어 있다. 상기 탄소 나노 튜브(115)는 상기 노출된 추가 촉매 금속막(122)로부터 상기 최상부에 배치된 반도체 칩(110)의 일면에 대해 수직 방향으로 성장되어 있다. 여기서, 상기 탄소 나노 튜브(115)는 상기 노출된 추가 촉매 금속막(122)와 전기적으로 연결되어, 추가 반도체 칩(130)들 간 및 상기 추가 반도체 칩들(130)과 반도체 칩(110)들 간을 전기적으로 연결한다.
상기 반도체 칩(110)들과 추가 반도체 칩(130)들이 스택되고 탄소 나노 튜브(115)로 이루어진 관통전극(120)과 추가 관통전극(140)이 형성된 기판(100)의 일면 상에 상기 기판(100)의 일면을 밀봉하는 봉지부재(150)가 형성되어 있다. 그리고, 상기 기판(100)의 일면에 대향하는 타면에는 볼랜드(도시안됨)가 형성되어 있으며, 상기 볼랜드 상에 외부접속단자(160)가 형성되어 있다.
전술한 본 발명의 다른 실시예에 따른 반도체 패키지는, 추가 반도체 칩(130)과 반도체 칩(110)들 및 기판(100) 간을 전기적으로 연결하는 관통전극(120) 및 추가 관통 전극(140)이 탄소 나노 튜브(115)로 이루어지며, 이를 통해, 본 발명은 상기 탄소 나노 튜브(115)의 높은 전기 전도도 및 우수한 기계적 특성을 통해 전기적 특성 및 신뢰성이 향상된 반도체 패키지 구조를 구현할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지는, 상기 탄소 나노 튜브(115)가 상기 반도체 칩(110)들의 각 비아홀(V1)들 및 상기 추가 반도체 칩(130)들의 각 추가 비아홀(V2)들을 관통하도록 성장됨에 따라, 상기 반도체 칩(110)들의 각 관통전극(120)들 및 상기 추가 반도체 칩(130)들의 각 추가 관통전극(140)들 간을 전기적으로 연결하기 위한 접속 부재가 필요치 않다. 따라서, 본 발명은 상기 반도체 칩(110)들의 각 관통전극(120)들 간 및 상기 추가 반도체 칩(130)들의 각 추가 관통전극(140)들 간의 전기적인 연결을 안정화하여 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
게다가, 본 발명의 다른 실시예에 따른 반도체 패키지는, 최상부에 배치된 반도체 칩(110)의 일면 상에 형성된 추가 촉매 금속막(122)으로부터 추가로 탄소 나노 튜브(115)를 성장시킴으로써, 반도체 칩(110)들과 추가 반도체 칩(130)들 간의 전기적인 연결이 보다 안정적으로 이루어질 수 있다. 따라서, 본 발명은 기판(100) 상에 많은 개수의 반도체 칩(110)들 및 추가 반도체 칩(130)들이 스택되더라도 상기 반도체 칩(110)들 및 추가 반도체 칩(130)들 간의 안정적인 전기적 연결이 가능하며, 이를 통해, 고용량 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 일면 상에 본드 핑거(102)가 형성되고 상기 일면에 대향하는 타면 상에 볼랜드(도시안됨)가 형성된 기판(100)의 상기 본드 핑거(102) 상에 촉매 금속막을 형성한다. 상기 촉매 금속막(104)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성한다. 한편, 도시하지는 않았으나, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되지 않는 것도 가능하며, 이 경우, 상기 본드 핑거(102)가, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되는 것이 바람직하다.
도 4b를 참조하면, 상기 기판(100)의 일면 상에 비아홀(V1)들을 각각 구비하고 있는 적어도 둘 이상의 반도체 칩(110)들을 접착제(106)의 개재 하에 스택한다. 이때, 상기 반도체 칩(110)들을 스택하기 전에, 상기 비아홀(V1)에 의해 노출된 반도체 칩(110)들의 각 내측면 상에 절연막(108)을 형성한다. 여기서, 상기 반도체 칩(110)들은 상기 비아홀(V1)들이 상기 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)을 노출시키도록 상기 기판(100)의 일면에 대해 수직 방향으로 배치되게 스택된다.
도 4c를 참조하면, 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)으로부터 탄소 나노 튜브(115)를 성장시킨다. 그래서, 상기 비아홀(V1)들 내에 상기 탄소 나노 튜브(115)로 이루어지며, 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104) 및 반도체 칩(110)들과 전기적으로 연결되는 관통전극(120)을 형성한다.
상기 탄소 나노 튜브는, 예컨대, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 통해 성장되며, 상기 PECVD 방식은 탄소 함유 가스, 예컨대, C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스 및 CO 가스 중 적어도 어느 하나를 포함하는 가스로 형성된 플라즈마를 사용하여 수행한다. 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)로부터 상기 기판(100)의 일면에 대해 수직 방향으로 성장된다. 그래서, 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)와 전기적으로 연결되며, 상기 탄소 나노 튜브(115)로 이루어진 관통전극(120)에 의해 반도체 칩(110)들 간 및 상기 기판(100)과 반도체 칩(110)들 간이 전기적으로 연결된다.
도 4d를 참조하면, 상기 최상부에 배치된 반도체 칩(110)의 일면 상에, 예컨대, 상기 관통전극(120)에 인접한 반도체 칩(110)의 일면 부분 상에 추가 촉매 금속막(122)을 형성한다. 상기 추가 촉매 금속막(122)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성한다. 여기서, 상기 추가 촉매 금속막(122)은 상기 최상부에 배치된 반도체 칩(110)의 일면 상에 형성된 재배선(124)에 의해 상기 관통전극(120)과 전기적으로 연결되도록 형성된다. 이때, 상기 추가 촉매 금속막(122)과 상기 재배선(124)은 동시에 형성되거나, 또는, 상기 추가 촉매 금속막(122)과 재배선(124) 중 어느 하나가 먼저 형성되고 나머지 하나가 나중에 형성되어도 무방하다.
도 4e를 참조하면, 상기 반도체 칩(110)들의 일면 상에 추가 비아홀(V2)들을 각각 구비하고 있는 적어도 둘 이상의 추가 반도체 칩(130)들을 접착제(106)의 개재 하에 스택한다. 이때, 상기 추가 반도체 칩(130)들을 스택하기 전에, 상기 추가 비아홀(V2)에 의해 노출된 추가 반도체 칩(130)들의 각 내측면 상에 추가 절연막(132)을 형성한다. 여기서, 상기 추가 반도체 칩(130)들은 상기 추가 비아홀(V2)들이 상기 반도체 칩(110)의 추가 촉매 금속막(122)을 노출시키도록 상기 반도체 칩(110)들의 일면에 대해 수직 방향으로 배치되게 스택된다.
도 4f를 참조하면, 상기 노출된 추가 촉매 금속막(122)으로부터 탄소 나노 튜브(115)를 성장시킨다. 그래서, 상기 추가 비아홀(V2)들 내에 상기 탄소 나노 튜브(115)로 이루어지며, 상기 노출된 추가 촉매 금속막(122) 및 추가 반도체 칩(130)들과 전기적으로 연결되는 추가 관통전극(140)을 형성한다.
상기 탄소 나노 튜브(115)는, 예컨대, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 통해 성장되며, 상기 PECVD 방식은 탄소 함유 가스, 예컨대, C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스 및 CO 가스 중 적어도 어느 하나를 포함하는 가스로 형성된 플라즈마를 사용하여 수행한다. 상기 탄소 나노 튜브(115)는 상기 노출된 추가 촉매 금속막(124)로부터 상기 반도체 칩(110)의 일면에 대해 수직 방향으로 성장된다. 그래서, 상기 탄소 나노 튜브(115)는 상기 노출된 추가 촉매 금속막(122)와 전기적으로 연결되며, 상기 탄소 나노 튜브(115)로 이루어진 추가 관통전극(140)에 의해 반도체 칩(110)들과 추가 반도체 칩(130)들 간이 전기적으로 연결된다.
도 4g를 참조하면, 상기 반도체 칩(110)들과 추가 반도체 칩(130)들이 스택되고 탄소 나노 튜브(115)로 이루어진 관통전극(120)과 추가 관통전극(140)이 형성된 기판(100)의 일면 상에 상기 기판(100)의 일면을 밀봉하는 봉지부재(150)를 형성한다. 그리고, 상기 기판(100)의 일면에 대향하는 타면의 볼랜드(도시안됨) 상에 외부접속단자(160)를 형성한다.
이 후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 다른 실시예에 따른 반도체 패키지의 제조를 완성한다.
전술한 본 발명의 다른 실시예에서는, 상기 반도체 칩들과 추가 반도체 칩들 및 기판 간의 전기적인 연결을 위해 전기 전도도 및 기계적 특성이 우수한 탄소 나노 튜브로 이루어진 관통전극 및 추가 관통전극을 형성함으로써, 상기 반도체 칩들과 추가 반도체 칩들 및 기판 간의 전기적인 연결을 개선할 수 있으며, 이를 통해, 반도체 패키지의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
또한, 전술한 본 발명의 다른 실시예에서는, 상기 기판의 일면 상에 다수개의 반도체 칩들이 스택된 상태에서 상기 탄소 나노 튜브가 상기 반도체 칩들의 각 비아홀들을 관통하도록 성장됨에 따라, 상기 탄소 나노 튜브가 다수개의 반도체 칩들 간을 한꺼번에 전기적으로 연결시키는 것이 가능하며, 그래서, 본 발명의 실시예에서는 상기 반도체 칩들의 각 관통전극들을 전기적으로 연결하기 위한 접속 부재가 필요치 않다. 따라서, 본 발명은 상기 반도체 칩들의 각 관통전극들 간의 전기적인 연결을 안정화하여 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
게다가, 본 발명의 다른 실시예에서는, 관통전극에 의해 전기적으로 연결된 반도체 칩들 상에 추가 반도체 칩들을 스택하고, 상기 추가 반도체 칩들 간의 연결 및 상기 추가 반도체 칩들과 반도체 칩들 간의 전기적인 연결을 위해 추가로 추가 관통전극을 형성함으로써, 상기 반도체 칩들 및 추가 반도체 칩들 간의 전기적인 연결을 보다 안정적으로 이룰 수 있다. 따라서, 본 발명은 기판 상에 많은 개수의 반도체 칩들 및 추가 반도체 칩들이 스택되더라도 상기 반도체 칩들 및 추가 반도체 칩들 간의 안정적인 전기적 연결이 가능하며, 이를 통해, 고용량 반도체 패키지의 전기적 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 다른 실시예에서는 최상부에 배치된 반도체 칩의 일면 상에 추가 촉매 금속막을 형성한 후에 상기 추가 촉매 금속막으로부터 탄소 나노 튜브를 성장시킴으로써 추가 반도체 칩들과 상기 반도체 칩들 간의 전기적인 연결을 위한 추가 관통전극을 형성하는 것에 대해 도시하고 설명하였으나, 본 발명의 또 다른 실시예로서, 상기 추가 촉매 금속막 없이 탄소 나노 튜브를 성장시켜 상기 추가 반도체 칩들과 반도체 칩들 간의 전기적인 연결을 위한 추가 관통전극을 형성하는 것도 가능하다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 기판(100)의 일면 상에 본드 핑거(102)가 형성되어 있고, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되어 있다. 상기 촉매 금속막(104)은, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되어 있다. 한편, 도시하지는 않았으나, 상기 본드 핑거(102)가, 예컨대, Co, Mo 및 Fe 중 어느 하나로 형성되고, 상기 본드 핑거(102) 상에 촉매 금속막(104)이 형성되지 않는 것도 가능하다.
상기 기판(100)의 일면 상에 적어도 둘 이상의 반도체 칩(110)들이 접착제(106)의 개재 하에 스택되어 있다. 상기 반도체 칩(110)들은 비아홀(V1)들을 각각 구비하고 있으며, 상기 비아홀(V1)에 의해 노출된 반도체 칩(110)들의 각 내측면 상에 절연막(108)이 형성되어 있다. 상기 반도체 칩(110)들은 상기 비아홀(V1)들이 상기 기판(100)의 본드 핑거(102) 또는 촉매 금속막(104)을 노출시키도록 상기 기판(100)의 일면에 대해 수직 방향으로 배치되게 스택되어 있다.
상기 비아홀(V1)들 내에 탄소 나노 튜브(115)로 이루어지며 상기 반도체 칩(110)들과 전기적으로 연결된 관통전극(120)이 형성되어 있다. 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)로부터 상기 기판(100)의 일면에 대해 수직 방향으로 성장되어 있다. 여기서, 상기 탄소 나노 튜브(115)는 상기 노출된 본드 핑거(102) 또는 촉매 금속막(104)와 전기적으로 연결되어, 반도체 칩(110)들 간 및 상기 기판(100)과 반도체 칩(110)들 간을 전기적으로 연결한다.
그리고, 상기 반도체 칩(110)들 상에 적어도 둘 이상의 추가 반도체 칩(130)들이 접착제(106)의 개재 하에 스택되어 있다. 상기 추가 반도체 칩(130)들은 추가 비아홀(V2)들을 각각 구비하고 있으며, 상기 추가 비아홀(V2)에 의해 노출된 추가 반도체 칩(130)들의 각 내측면 상에 절연막(132)이 형성되어 있다. 상기 추가 반도체 칩(130)들은 상기 추가 비아홀(V2)들이 상기 관통전극(120)을 노출시키도록 상기 반도체 칩(110)의 일면에 대해 수직 방향으로 배치되게 스택되어 있다.
상기 추가 비아홀(V2)들 내에 탄소 나노 튜브(115)로 이루어진 추가 관통전극(140)이 형성되어 있다. 상기 탄소 나노 튜브(115)는 상기 노출된 관통전극(120)로부터 상기 반도체 칩(110)들의 일면에 대해 수직 방향으로 성장되어 있다. 여기서, 상기 탄소 나노 튜브(115)는 상기 노출된 관통전극(120)와 전기적으로 연결되어, 추가 반도체 칩(130)들 간 및 상기 추가 반도체 칩들(130)과 반도체 칩(110)들 간을 전기적으로 연결한다.
상기 반도체 칩(110)들과 추가 반도체 칩(130)들이 스택되고 탄소 나노 튜브(115)로 이루어진 관통전극(120)과 추가 관통전극(140)이 형성된 기판(100)의 일면 상에 상기 기판(100)의 일면을 밀봉하는 봉지부재(150)가 형성되어 있다. 그리고, 상기 기판(100)의 일면에 대향하는 타면에는 볼랜드(도시안됨)가 형성되어 있으며, 상기 볼랜드 상에 외부접속단자(160)가 형성되어 있다.
전술한 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 추가 반도체 칩(130)과 반도체 칩(110)들 및 기판(100) 간을 전기적으로 연결하는 관통전극(120) 및 추가 관통 전극(140)이 탄소 나노 튜브(115)로 이루어지며, 이를 통해, 본 발명은 상기 탄소 나노 튜브(115)의 높은 전기 전도도 및 우수한 기계적 특성을 통해 전기적 특성 및 신뢰성이 향상된 반도체 패키지 구조를 구현할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 상기 탄소 나노 튜브(115)가 다수개의 반도체 칩(110)들의 각 비아홀(V1)들 및 다수개의 추가 반도체 칩(130)들의 각 추가 비아홀(V2)들을 관통하도록 성장됨에 따라, 상기 반도체 칩(110)들의 각 관통전극(120)들 및 상기 추가 반도체 칩(130)들의 각 추가 관통전극(140)들을 전기적으로 연결하기 위한 접속 부재가 필요치 않다. 따라서, 본 발명은 상기 반도체 칩(110)들의 각 관통전극(120)들 간 및 상기 추가 반도체 칩(130)들의 각 추가 관통전극(140)들 간의 전기적인 연결을 안정화하여 반도체 패키지의 전기적 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
게다가, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 반도체 칩(110)들 상에 추가로 추가 반도체 칩(130)들을 스택하고 상기 추가 반도체 칩(130)들과 반도체 칩(110)들 간의 전기적인 연결을 위해 추가로 탄소 나노 튜브(115)를 성장시킴으로써, 반도체 칩(110)들과 추가 반도체 칩(130)들 간의 전기적인 연결이 보다 안정적으로 이루어질 수 있다. 따라서, 본 발명은 기판(100) 상에 많은 개수의 반도체 칩(110)들 및 추가 반도체 칩(130)들이 스택되더라도 상기 반도체 칩(110)들 및 추가 반도체 칩(130)들 간의 안정적인 전기적 연결이 가능하며, 이를 통해, 고용량 반도체 패키지의 전기적 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
특히, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 상기 추가 반도체 칩들의 각 추가 비아홀들이 반도체 칩들의 관통전극을 노출시키도록 배치됨에 따라, 추가 촉매 금속막 없이도 상기 노출된 관통전극으로부터 추가로 탄소 나노 튜브가 성장되는 것이 가능하며, 따라서, 본 발명은 추가 촉매 금속막을 형성하기 위한 공정 추가 없이도 반도체 칩(110)들 및 추가 반도체 칩(130)들 간의 안정적인 전기적 연결이 가능하다는 장점이 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 기판 102 : 본드 핑거
104 : 촉매 금속막 106 : 접착제
V1 : 비아홀 108 : 절연막
110 : 반도체 칩 115 : 탄소 나노 튜브
120 : 관통전극 130 : 추가 반도체 칩
V2 : 추가 비아홀 132 : 추가 절연막
140 : 추가 관통전극 150 : 봉지부재
160 : 외부접속단자

Claims (20)

  1. 일면 상에 본드 핑거가 형성된 기판;
    상기 기판의 일면 상에 스택되며, 비아홀들을 각각 구비하고, 상기 각각의 비아홀들이 상기 기판의 본드 핑거를 노출시키도록 스택된 적어도 둘 이상의 반도체 칩들; 및
    상기 비아홀들 내에 형성되고, 상기 노출된 기판의 본드 핑거로부터 성장된 탄소 나노 튜브로 이루어지며, 상기 반도체 칩들과 전기적으로 연결된 관통전극;
    상기 반도체 칩들 중 최상부 반도체 칩 상에 형성된 추가 촉매 금속막;
    상기 최상부 반도체 칩 상에 상기 최상부 반도체 칩의 관통전극과 상기 추가 촉매 금속막을 전기적으로 연결하도록 형성된 재배선;
    상기 최상부 반도체 칩 상에 스택되며, 추가 비아홀들을 각각 구비하고, 상기 각각의 추가 비아홀들이 상기 추가 촉매 금속막을 노출시키도록 스택된 적어도 둘 이상의 추가 반도체 칩들; 및
    상기 추가 비아홀들 내에 형성되고, 상기 노출된 추가 촉매 금속막으로부터 성장된 탄소 나노 튜브로 이루어지며, 상기 추가 반도체 칩들과 전기적으로 연결된 추가 관통전극;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 본드 핑거는 Co, Mo 및 Fe 중 어느 하나로 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 본드 핑거 상에 형성된 촉매 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 촉매 금속막은 Co, Mo 및 Fe 중 어느 하나로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 비아홀에 의해 노출된 반도체 칩의 내측면 상에 형성된 절연막;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 칩들 중 최하부에 배치된 반도체 칩과 상기 기판의 일면 사이 및 상기 반도체 칩들의 사이에 각각 개재된 접착제를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 삭제
  9. 본드 핑거가 형성된 기판의 일면 상에, 비아홀들을 각각 구비한 적어도 둘 이상의 반도체 칩들을 상기 각각의 비아홀들이 상기 기판의 본드 핑거를 노출시키도록 스택하는 단계;
    상기 노출된 기판의 본드 핑거로부터 탄소 나노 튜브를 성장시키는 단계; 및
    상기 비아홀들 내에 상기 탄소 나노 튜브로 이루어지며 상기 반도체 칩들과 전기적으로 연결되는 관통전극을 형성하는 단계;
    상기 반도체 칩들 중 최상부에 반도체 칩 상에 추가 촉매 금속막을 형성하는 단계;
    상기 최상부 반도체 칩 상에 상기 최상부 반도체 칩의 관통전극과 상기 추가 촉매 금속막을 전기적으로 연결하는 재배선을 형성하는 단계;
    상기 최상부에 배치된 반도체 칩 상에, 추가 비아홀들을 각각 구비한 적어도 둘 이상의 추가 반도체 칩들을 상기 각각의 추가 비아홀들이 상기 추가 촉매 금속막을 노출시키도록 스택하는 단계;
    상기 노출된 추가 촉매 금속막으로부터 탄소 나노 튜브를 성장시키는 단계; 및
    상기 추가 비아홀들 내에 상기 탄소 나노 튜브로 이루어지며 상기 추가 반도체 칩들과 전기적으로 연결되는 추가 관통전극을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 본드 핑거는 Co, Mo 및 Fe 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 반도체 칩들을 스택하는 단계 전,
    상기 기판의 본드 핑거 상에 촉매 금속막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 촉매 금속막은 Co, Mo 및 Fe 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 9 항에 있어서,
    상기 반도체 칩들을 스택하는 단계 전,
    상기 비아홀에 의해 노출된 반도체 칩의 내측면 상에 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제 9 항에 있어서,
    상기 반도체 칩들을 스택하는 단계는, 상기 반도체 칩들이 접착제의 개재 하에 스택되도록 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제 9 항에 있어서,
    상기 탄소 나노 튜브를 성장시키는 단계는, PECVD 방식으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 PECVD 방식은 탄소 함유 가스로 형성된 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제 16 항에 있어서,
    상기 탄소 함유 가스는 C2H2 가스, CH4 가스, C2H4 가스, C2H6 가스 및 CO 가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 삭제
  19. 삭제
  20. 삭제
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