TWI843185B - 半導體封裝件 - Google Patents

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TWI843185B
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孫曉飛
全昌鎬
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大陸商長鑫存儲技術有限公司
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Abstract

一種半導體封裝件，包括：第一基板，具有第一面，第一面包括第一和第二訊號傳輸區域；第一半導體結構位於第一基板的第一面上，並與第一訊號傳輸區域之間電連接；第二基板位於第一基板上，第二基板包括基底和位於基底上的第一互連面，第二基板的第一互連面背離第一基板的第一面，第一互連面具有相互連通的第一和第二互連區域，第一與第二訊號傳輸區域之間電連接；填充層密封第一半導體結構、第二基板與第一基板的第一面，其中，第一互連區域不被填充層密封，第二互連區域被填充層密封，且填充層的頂表面與第一互連區域之間有預設高度。

Description

半導體封裝件
本發明涉及半導體技術領域，尤其涉及一種半導體封裝件。
在所有部門，行業和地區，電子行業都在不斷要求提供更輕、更快、更小、多功能、更可靠和更具成本效益的產品。為了滿足眾多不同消費者的這些不斷增長的需求，需要集成更多的電路來提供所需的功能。在幾乎所有應用中，對減小尺寸，提高性能和改善集成電路功能的需求不斷增長。
有鑑於此，本發明實施例提供一種半導體封裝件。
根據本發明實施例的第一方面，提供了一種半導體封裝件，包括：
第一基板，所述第一基板具有第一面，所述第一面包括第一訊號傳輸區域和第二訊號傳輸區域；
第一半導體結構，所述第一半導體結構位於所述第一基板的第一面上，並與所述第一訊號傳輸區域之間電連接；
第二基板，所述第二基板位於所述第一基板上，所述第二基板包括基底和位於所述基底上的第一互連面，所述第二基板的所述第一互連面背離所述第一基板的第一面，所述第一互連面具有相互連通的第一互連區域和第二互連區域，所述第一互連區域與所述第二訊號傳輸區域之間電連接；
填充層，所述填充層密封所述第一半導體結構、所述第二基板與所述第一基板的第一面，其中，所述第一互連區域不被所述填充層密封，所述第二互連區域被所述填充層密封，且所述第二互連區域上的所述填充層的頂表面與所述第一互連區域之間具有預設高度。
在一些實施例中，所述第一基板的第一面還包括位於所述第一訊號傳輸區域和所述第二訊號傳輸區域之間的第三訊號傳輸區域，所述第一半導體結構位於所述第三訊號傳輸區域上。
在一些實施例中，所述第一基板的第一面還包括第四訊號傳輸區域，所述第二基板位於所述第四訊號傳輸區域上，所述第二訊號傳輸區域與所述第四訊號傳輸區域之間電連接。
在一些實施例中，所述第二基板位於所述第一半導體結構上，所述第一互連區域透過所述第二互連區域與所述第二訊號傳輸區域之間電連接；所述第三訊號傳輸區域包括第一子訊號區域和第二子訊號區域，所述第一子訊號區域與所述第一訊號傳輸區域互連，且位於所述第一訊號傳輸區域的臨近區域，所述第二子訊號區域與所述第二訊號傳輸區域互連，且位於所述第二訊號傳輸區域的臨近區域。
在一些實施例中，所述第四訊號傳輸區域與所述第一互連區域之間電連接。
在一些實施例中，所述第一訊號傳輸區域和所述第二訊號傳輸區域位於所述第一基板相對的兩側，所述第一半導體結構具有第一連接端，所述第一連接端與所述第一訊號傳輸區域位於同一側，且所述第一連接端與所述第一訊號傳輸區域之間透過引線互連，所述第二互連區域與所述第二訊號傳輸區域位於同一側，所述第二互連區域與所述第二訊號傳輸區域之間透過引線互連。
在一些實施例中，所述第一半導體結構與所述第一訊號傳輸區域在垂直於所述第一基板的方向上互連。
在一些實施例中，所述第一半導體結構與所述第三訊號傳輸區域在垂直於所述第一基板的方向上互連，所述第一訊號傳輸區域與所述第三訊號傳輸區域互連。
在一些實施例中，所述第二基板還包括位於所述基底另一面上的第二互連面，所述基底中具有連接所述第一互連區域與所述第二互連面的通道，所述第一互連區域借由所述通道與所述第二訊號傳輸區域在垂直於所述第一基板的方向上互連。
在一些實施例中，所述第二基板的所述基底中具有電磁屏蔽層。
在一些實施例中，所述第一基板的所述第一子訊號區域和所述第二子訊號區域之間具有電磁屏蔽結構。
在一些實施例中，所述第一基板具有與所述第一面相背離的第二面，所述第一面與所述第二面之間存在電路通道，所述第一基板的所述第二面上具有多個第一連接墊；
所述第二基板的所述第一互連區域上具有多個第二連接墊，所述第二連接墊的面積大於或等於所述第一連接墊的面積。
在一些實施例中，所述第二基板的所述第二互連區域上具有多個第三連接墊，所述第三連接墊的面積小於所述第二連接墊的面積。
在一些實施例中，所述第一基板的所述第一訊號傳輸區域上具有多個第四連接墊，所述第四連接墊的面積小於或等於所述第一連接墊的面積。
在一些實施例中，所述第三連接墊的數量大於所述第二連接墊的數量。
在一些實施例中，在垂直於所述第一基板的方向上，所述第一基板具有第一厚度，在垂直於所述第二基板的方向上，所述第二基板具有第二厚度，所述第一厚度小於所述第二厚度。
在一些實施例中，還包括第二封裝件，所述第二封裝件具有接觸面，所述第二封裝件透過所述接觸面與所述第一互連區域互連。
在一些實施例中，所述第二封裝件的所述接觸面上具有第一接觸結構，所述第一接觸結構在垂直於所述接觸面的方向上具有突出於所述接觸面的第一高度，所述第一高度大於所述預設高度。
在一些實施例中，所述第一基板的所述第一連接墊上具有突出於所述第一基板的第二接觸結構，所述第二接觸結構在垂直於所述第一基板的方向上具有突出於所述第一基板的第二高度，所述第二高度小於或等於所述第一高度。
在一些實施例中，所述第二封裝件包括第二半導體結構，所述第二半導體結構與所述第一半導體結構的類型相同或不同。
本發明實施例中，透過設置第二基板，後續其他半導體結構可以透過第二基板上的第一互連區域與第一半導體結構以及第一基板連接，如此，可實現不同類型或不同規格的半導體結構之間的互連，使得不同半導體結構之間的組合更加靈活。同時因為第一半導體結構和後續與第一半導體結構連接的其他半導體結構是獨立封裝的，因此也更加容易進行測試和失效分析。並且由於第二基板的第一互連區域與填充層的頂表面之間存在預設高度，如此，其他半導體結構可放置於第一互連區域上，由填充層圍成的區域內，進而減少整體結構的高度和尺寸。
下面將參照附圖更詳細地描述本發明公開的示例性實施方式。雖然附圖中顯示了本發明的示例性實施方式，然而應當理解，可以以各種形式實現本發明，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本發明，並且能夠將本發明公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本發明必然存在第一元件、部件、區、層或部分。
空間關係術語例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在……下面”和“在……下”可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
為了徹底理解本發明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發明的技術方案。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
在目前的半導體封裝技術中，一般採用離散（Discrete）的方式或者是多晶片封裝（UFS Multi Chip Package，UMCP）的方式。離散的方式，例如將DRAM晶片和NAND晶片分散進行封裝。多晶片封裝，例如是將存儲晶片和控制晶片在同一個封裝結構內進行封裝。離散方式進行封裝會導致封裝結構占PCB板的面積較大，而多晶片封裝的方式又會使得測試和失效分析比較困難，控制器散熱也不好，並且不能靈活進行不同容量的晶片之間的組合。
基於此，本發明實施例提供了一種半導體封裝件。圖1為本發明實施例提供的半導體封裝件的結構示意圖。
參見圖1，所述半導體封裝件，包括：
第一基板10，所述第一基板10具有第一面101，所述第一面101包括第一訊號傳輸區域11和第二訊號傳輸區域12。
第一半導體結構20，所述第一半導體結構20位於所述第一基板10的第一面101上，並與所述第一訊號傳輸區域11之間電連接。
第二基板30，所述第二基板30位於所述第一基板10上，所述第二基板30包括基底33和位於所述基底33上的第一互連面301，所述第二基板30的所述第一互連面301背離所述第一基板10的第一面101，所述第一互連面301具有相互連通的第一互連區域31和第二互連區域32，所述第一互連區域31與所述第二訊號傳輸區域32之間電連接。
填充層40，所述填充層40密封所述第一半導體結構20、所述第二基板30與所述第一基板10的第一面101，其中，所述第一互連區域31不被所述填充層40密封，所述第二互連區域32被所述填充層40密封，且所述第二互連區域32上的所述填充層40的頂表面與所述第一互連區域31之間具有預設高度h。
透過設置第二基板，後續其他半導體結構可以透過第二基板上的第一互連區域與第一半導體結構以及第一基板連接，如此，可實現不同類型或不同規格的半導體結構之間的互連，使得不同半導體結構之間的組合更加靈活。同時因為第一半導體結構和後續與第一半導體結構連接的其他半導體結構是獨立封裝的，因此也更加容易進行測試和失效分析。並且由於第二基板的第一互連區域與填充層的頂表面之間存在預設高度，如此，其他半導體結構可放置於第一互連區域上，由填充層圍成的區域內，進而減少整體結構的高度和尺寸。
圖2為本發明實施例提供的第一基板的結構示意圖。
在一些實施例中，所述第一基板10可以是印刷電路板（PCB）或再分佈基板。
如圖2所示，所述第一基板10包括第一基底15，以及分別位於所述第一基底15的上表面和下表面上的第一上絕緣介質層16和第一下絕緣介質層17。
所述第一基底15可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述第一上絕緣介質層16和所述第一下絕緣介質層17可以為阻焊層，例如所述第一上絕緣介質層16和所述第一下絕緣介質層17的材料可以為綠漆。
在一實施例中，所述第一基板10具有與所述第一面101相背離的第二面102，所述第一面101與所述第二面102之間存在電路通道151，所述第一基板10的所述第二面102上具有多個第一連接墊171。
所述第一基板10的第一面上具有多個第六連接墊161，所述電路通道151連接所述第六連接墊161和所述第一連接墊171。
在一實施例中，所述第一基板10的所述第一訊號傳輸區域11上具有多個第四連接墊111，所述第四連接墊111的面積小於或等於所述第一連接墊171的面積。在本實施例中，透過第四連接墊111的面積小於第一連接墊171的面積的設計，使得第一半導體結構20與第一基板10的第一訊號傳輸區域11之間具有更高效的訊號傳輸效率，減少晶片面積；另外，第一連接墊171的面積大於第四連接墊111的設計，提高第一半導體結構20與第一基板10之間的導電效率和導熱效率，第一基板10的第一訊號傳輸區域與第二面之間的電連接透過。
所述第一基板10的所述第一連接墊171上具有突出於所述第一基板10的第二接觸結構18。
所述第二接觸結構18可將半導體封裝件電連接到外部裝置上，可以從外部裝置接收用於操作第一半導體結構的控制訊號、功率訊號和接地訊號中的至少一個，或者可以從外部裝置接收將要被存儲在第一半導體結構內的數據訊號，也可將第一半導體結構內的數據提供給外部裝置。
所述第二接觸結構18包括導電材料。在本發明實施例中，所述第二接觸結構18為焊球，可以理解的是，本發明實施例中提供的第二接觸結構的形狀僅作為本發明實施例中的一種下位的、可行的具體實施方式，並不構成對本發明的限制，所述第二接觸結構也可為其他形狀結構。第二接觸結構的數量、間隔和位置不限於任何特定佈置，可以進行各種修改。
所述第一基板10的第一面101包括第一訊號傳輸區域11和第二訊號傳輸區域12。所述第一訊號傳輸區域11與第一半導體結構20電連接，所述第二訊號傳輸區域12與所述第二基板30電連接。
在一實施例中，第一訊號傳輸區域11和第二訊號傳輸區域12不互連。
在一實施例中，所述第一基板10的第一面101還包括位於所述第一訊號傳輸區域11和所述第二訊號傳輸區域12之間的第三訊號傳輸區域13，所述第一半導體結構20位於所述第三訊號傳輸區域13上。在本實施例中，透過將第一半導體結構20設置在第三訊號傳輸區域13正上方，使得第一訊號傳輸區域11位於第一半導體結構20的外側，增加第一訊號傳輸區域11與第一半導體結構20之間的連接穩定性。
在一實施例中，第一訊號傳輸區域11在第一基板10上分佈區域的面積可以小於第三訊號傳輸區域13在第一基板10上分佈區域的面積，從而減少第一封裝件的橫向尺寸，提高集成度。
所述第一半導體結構20包括沿垂直於所述第一基板10方向依次堆疊的多個第一半導體晶片21。在此實施例中，採用向上依次堆疊多個第一半導體晶片的方式，可以節省半導體封裝件的水平面積。所述第一半導體晶片可以為DRAM晶片。
在一實施例中，如圖1和圖2所示，所述第二基板30位於所述第一半導體結構20上，所述第一互連區域31透過所述第二互連區域32與所述第二訊號傳輸區域12之間電連接；所述第三訊號傳輸區域13包括第一子訊號區域131和第二子訊號區域132，所述第一子訊號區域131與所述第一訊號傳輸區域11互連，且位於所述第一訊號傳輸區域11的臨近區域，所述第二子訊號區域132與所述第二訊號傳輸區域12互連，且位於所述第二訊號傳輸區域12的臨近區域。
在一實施例中，第一子訊號區域131和第二子訊號區域132之間不互連。
在一實施例中，所述第一基板10的所述第一子訊號區域131和所述第二子訊號區域132之間具有電磁屏蔽結構（未圖示）。
因為第一子訊號區域131與第一訊號傳輸區域11互連，第二子訊號區域132與第二訊號傳輸區域互連，而第一訊號傳輸區域與第一半導體結構互連，第二訊號傳輸區域透過與第二基板互連，間接與第二封裝件互連，因此在第一子訊號區域和第二子訊號區域之間設置電磁屏蔽結構，能夠防止第一半導體結構與第二封裝件之間發生訊號干擾。
圖3為本發明實施例提供的第二基板的結構示意圖。
如圖3所示，所述第二基板20包括基底33，以及分別位於所述基底33的上表面和下表面上的上絕緣介質層34和下絕緣介質層35。
所述基底33可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述上絕緣介質層34和所述下絕緣介質層35可以為阻焊層，例如所述上絕緣介質層34和所述下絕緣介質層35的材料可以為綠漆。
所述第二基板30的所述第一互連區域31上具有多個第二連接墊311，所述第二連接墊311的面積大於或等於所述第一連接墊171的面積。
將第二連接墊311的面積設置成較大的面積，如此，能增大第二封裝件與第二連接墊311接觸時的接觸面積，因為如果接觸面積較小，焊接之後，很難進行拆卸，因此增大接觸面積，能方便後續的拆卸和重組裝。
在一實施例中，所述第二基板30的所述第二互連區域32上具有多個第三連接墊321，所述第三連接墊321的面積小於所述第二連接墊311的面積。
所述第三連接墊321的數量大於所述第二連接墊311的數量。
因為第二連接墊後續需要與第二封裝件進行匹配互連，因此佈局設計相對比較固定，而第三連接墊承載的是第二封裝件與第一基板的互連，因此佈局設計更為靈活，將第三連接墊設計成數量較多，面積較小，可以提高訊號傳輸效率，提高第一封裝件的集成度。
在一實施例中，所述第二基板30的所述基底33中具有電磁屏蔽層（未圖示）。透過在第二基板的基底內設置電磁屏蔽層，可以防止第二封裝件與第一半導體結構之間發生信息干擾，影響器件工作。
圖4為本發明另一實施例提供的半導體封裝件的結構示意圖。
如圖4所示，在此實施例中，所述第二基板30不位於所述第一半導體結構20的上方，而是直接位於所述第一基板10上。
在一實施例中，所述第一基板10的第一面101還包括第四訊號傳輸區域14，所述第二基板30位於所述第四訊號傳輸區域14上，所述第二訊號傳輸區域12與所述第四訊號傳輸區域14之間電連接。
在一實施例中，所述第四訊號傳輸區域14與所述第一互連區域31之間電連接。
在一實施例中，第四訊號傳輸區域14與第一訊號傳輸區域11之間不互連。
具體地，所述第一互連區域31透過第二互連區域32與所述第二訊號傳輸區域12電連接，而第二訊號傳輸區域12又與所述第四訊號傳輸區域14之間電連接，因此，第四訊號傳輸區域14透過第二訊號傳輸區域12和第二互連區域32與第一互連區域之間電連接。
本發明實施例中，第一半導體結構20和第二基板30與第一基板10之間的電連接方式包括引線鍵合方式和矽穿孔（TSV）互連方式。
參見圖1，第一半導體結構20和第二基板30與第一基板10之間採用引線鍵合進行電連接。
所述第一訊號傳輸區域11和所述第二訊號傳輸區域12位於所述第一基板10相對的兩側，所述第一半導體結構20具有第一連接端201，所述第一連接端201與所述第一訊號傳輸區域11位於同一側，且所述第一連接端201與所述第一訊號傳輸區域11之間透過引線50互連，所述第二互連區域32與所述第二訊號傳輸區域12位於同一側，所述第二互連區域32與所述第二訊號傳輸區域12之間透過引線50互連。
第一半導體結構20與第一基板10之間採用引線鍵合進行電連接的方式包括懸垂方式和導線上膜（Film on wire，FOW）方式。
圖1所示的實施例中，採用懸垂方式進行引線鍵合。相鄰兩個第一半導體晶片21之間透過粘附膜60連接，所述粘附膜60不覆蓋其下方一層的第一半導體晶片21上的第一連接端201以及引線50，所述粘附膜與其下方一層的所述第一半導體晶片21錯位設置。
在另一些實施例中，採用導線上膜方式進行引線鍵合（未圖示）。多個所述第一半導體晶片沿垂直於所述第一基板的方式對齊設置，相鄰兩個第一半導體晶片之間的粘附膜覆蓋其下方一層的第一半導體晶片上的第一連接端以及引線。
在其他實施例中，參見圖5和圖6，第一半導體結構20和第一基板10之間採用矽穿孔（TSV）互連方式進行電連接。
如圖5所示，所述第一半導體晶片21包括分別位於上表面和下表面上的第一晶片連接墊212和第二晶片連接墊213，以及貫穿所述第一半導體晶片21，並連接所述第一晶片連接墊212和第二晶片連接墊213的第一通道211。所述第一通道211包括矽穿孔。
相鄰兩個第一半導體晶片21之間，以及第一半導體結構20與所述第一基板10之間，透過所述第一晶片連接墊212、第二晶片連接墊213、所述第一通道211以及第一焊球214進行電連接。
所述第一半導體結構20與所述第一訊號傳輸區域11在垂直於所述第一基板10的方向上互連。
所述第一半導體結構20與所述第三訊號傳輸區域13在垂直於所述第一基板10的方向上互連，所述第一訊號傳輸區域11與所述第三訊號傳輸區域13互連。
本實施例中，因為第一半導體結構與第一基板之間透過矽穿孔互連方式進行電連接，因此不需要打線，所以第一訊號傳輸區域和第三訊號傳輸區域可以合併為一個區域。
如圖6所示，所述第二基板30還包括位於所述基底33另一面上的第二互連面302，所述基底33中具有連接所述第一互連區域31與所述第二互連面302的通道36，所述第一互連區域31借由所述通道36與所述第二訊號傳輸區域12在垂直於所述第一基板10的方向上互連。
所述第二基板30包括位於第一互連區域31內的第二連接墊311，位於所述第二基板30的第二互連面302上的第五連接墊37，以及貫穿所述基底33並連接第二連接墊311和第五連接墊37的通道36。所述通道36包括矽穿孔。所述第二基板30與所述第一基板10之間還包括第二焊球38。
所述第二基板30與所述第一基板10之間透過所述第二連接墊311、所述通道36、所述第五連接墊37和所述第二焊球38進行電連接。
本實施例中，因為第二基板與第一基板之間透過矽穿孔互連方式進行電連接，因此不需要打線，所以第二訊號傳輸區域和第四訊號傳輸區域可以合併為一個區域。
在一實施例中，在垂直於所述第一基板10的方向上，所述第一基板10具有第一厚度，在垂直於所述第二基板30的方向上，所述第二基板30具有第二厚度，所述第一厚度小於所述第二厚度，透過這種配置，在填充層密封第一基板和第二基板的時候，可以避免因為第一基板10與第二基板30尺寸的差異導致第二基板30發生翹曲，影響密封效果。
在一實施例中，所述半導體封裝件，還包括第二封裝件70，所述第二封裝件70具有接觸面701，所述第二封裝件70透過所述接觸面701與所述第一互連區域31互連。
所述第二封裝件70的所述接觸面701上具有第一接觸結構71，所述第一接觸結構71在垂直於所述接觸面701的方向上具有突出於所述接觸面701的第一高度H，所述第一高度H大於所述預設高度h。
本發明實施例中，透過設置第一高度大於預設高度，可以使得第二封裝件能夠與第二基板緊密連接，同時，在第二封裝件與第二基板連接後，第二封裝件與填充層之間能存在空隙，如此，能增加控制器散熱效率，減小散熱對晶片的影響。
在一實施例中，參見圖2，所述第一基板10的所述第一連接墊171上具有突出於所述第一基板10的第二接觸結構18，所述第二接觸結構18在垂直於所述第一基板10的方向上具有突出於所述第一基板10的第二高度，所述第二高度小於或等於所述第一高度。透過這種配置，使得以第一接觸結構71為支撐體的第二封裝件與第一封裝件實現更穩定的接合效果。
在一實施例中，所述第二封裝件70包括第二半導體結構（為圖示），所述第二半導體結構與所述第一半導體結構20的類型相同或不同。
例如，所述第二半導體結構可以為通用閃存存儲晶片（Universal File Store，UFS）。
在本發明提供的半導體封裝件中，第二封裝件70中的第二半導體結構透過第二基板30與第一基板10上的第二訊號傳輸區域進行互連；第一半導體結構20與第一基板10上的第一訊號傳輸區域進行互連，透過這種將第一半導體結構和第二半導體結構的傳輸路徑分佈在第一基板不同的區域，防止第一半導體結構和第二半導體結構的相互干擾，提高訊號傳輸穩定性。
本發明實施例提供的半導體封裝件可應用於疊層封裝（Package on Package，PoP）結構的多晶片封裝（UFS Multi Chip Package，UMCP）。
本發明實施例還提供了一種半導體封裝件的製備方法，具體請參見附圖7，如圖所示，所述方法包括以下步驟：
步驟701：提供第一基板，所述第一基板具有第一面，所述第一面包括第一訊號傳輸區域和第二訊號傳輸區域；
步驟702：在所述第一基板的第一面上形成第一半導體結構，所述第一半導體結構與所述第一訊號傳輸區域之間電連接；
步驟703：在所述第一基板上形成第二基板，所述第二基板包括基底和位於所述基底上的第一互連面，所述第二基板的所述第一互連面背離所述第一基板的第一面，所述第一互連面具有相互連通的第一互連區域和第二互連區域，所述第一互連區域與所述第二訊號傳輸區域之間電連接；
步驟704：形成填充層，所述填充層密封所述第一半導體結構、所述第二基板與所述第一基板的第一面，其中，所述第一互連區域不被所述填充層密封，所述第二互連區域被所述填充層密封，且所述第二互連區域上的所述填充層的頂表面與所述第一互連區域之間具有預設高度。
下面結合具體實施例對本發明實施例提供的半導體封裝件的製備方法再作進一步詳細的說明。
圖8a至圖8g為本發明實施例提供的半導體封裝件在製備過程中的結構示意圖。
首先，參見圖8a，執行步驟701，提供第一基板10，所述第一基板10具有第一面101，所述第一面101包括第一訊號傳輸區域11和第二訊號傳輸區域12。
所述第一基板10包括第一基底15，以及分別位於所述第一基底15的上表面和下表面上的第一上絕緣介質層16和第一下絕緣介質層17。
所述第一基底15可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述第一上絕緣介質層16和所述第一下絕緣介質層17可以為阻焊層，例如所述第一上絕緣介質層16和所述第一下絕緣介質層17的材料可以為綠漆。
所述第一基板10具有與所述第一面101相背離的第二面102，所述第一面101與所述第二面102之間存在電路通道151，所述第一基板10的所述第二面102上具有多個第一連接墊171。
所述第一基板10的第一面上具有多個第六連接墊161，所述電路通道151連接所述第六連接墊161和所述第一連接墊171。
在一實施例中，所述第一基板10的所述第一訊號傳輸區域11上具有多個第四連接墊111，所述第四連接墊111的面積小於或等於所述第一連接墊171的面積。
所述第一基板10的第一面101包括第一訊號傳輸區域11和第二訊號傳輸區域12。所述第一訊號傳輸區域11與後續形成的第一半導體結構20電連接，所述第二訊號傳輸區域12與後續形成的第二基板30電連接。
在一實施例中，所述第一基板10的第一面101還包括位於所述第一訊號傳輸區域11和所述第二訊號傳輸區域12之間的第三訊號傳輸區域13，後續形成的第一半導體結構20位於所述第三訊號傳輸區域13上。
在其他一些實施例中，例如如圖4所示，所述第一基板10還包括第四訊號傳輸區域14，後續形成的第二基板30位於所述第四訊號傳輸區域14上，所述第二訊號傳輸區域12與所述第四訊號傳輸區域14之間電連接。
接著，參見圖8b，執行步驟702，在所述第一基板10的第一面101上形成第一半導體結構20，所述第一半導體結構20與所述第一訊號傳輸區域11之間電連接。
所述第一半導體結構20包括沿垂直於所述第一基板10方向依次堆疊的多個第一半導體晶片21。
相鄰兩個所述第一半導體晶片21之間透過粘附膜60連接，所述第一半導體結構20與第一基板10之間也透過粘附膜60連接。
接著，參見圖8c和圖8d，執行步驟703，在所述第一基板10上形成第二基板30，所述第二基板30包括基底33和位於所述基底33上的第一互連面301，所述第二基板30的所述第一互連面301背離所述第一基板10的第一面101，所述第一互連面301具有相互連通的第一互連區域31和第二互連區域32，所述第一互連區域31與所述第二訊號傳輸區域12之間電連接。
具體地，先參見圖8c，在圓環1上粘貼載帶2，然後在載帶2上貼上粘附膜60，然後將第二基板粘貼在粘附膜60上，此時的第二基板為整片的條狀，對第二基板進行切割，形成如圖8c所示的一個一個的單元。
接著，參見圖8d，在所述第一半導體結構20上形成第二基板30。
具體地，在所述第一半導體結構20上形成粘附層60，然後將圖8c中形成的單個第二基板貼在第一半導體結構20上。
在其他一些實施例中，例如如圖4所示，不在第一半導體結構20上形成第二基板30，而是直接在第一基板10上形成第二基板30。
參見圖3，所述第二基板20包括基底33，以及分別位於所述基底33的上表面和下表面上的上絕緣介質層34和下絕緣介質層35。
所述基底33可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述上絕緣介質層34和所述下絕緣介質層35可以為阻焊層，例如所述上絕緣介質層34和所述下絕緣介質層35的材料可以為綠漆。
所述第二基板30的所述第一互連區域31上具有多個第二連接墊311，所述第二連接墊311的面積大於或等於所述第一連接墊171的面積。
將第二連接墊311的面積設置成較大的面積，如此，能增大第二封裝件與第二連接墊311接觸時的接觸面積，因為如果接觸面積較小，焊接之後，很難進行拆卸，因此增大接觸面積，能方便後續的拆卸和重組裝。
在一實施例中，所述第二基板30的所述第二互連區域32上具有多個第三連接墊321，所述第三連接墊321的面積小於所述第二連接墊311的面積。
所述第三連接墊321的數量大於所述第二連接墊311的數量。
因為第二連接墊後續需要與第二封裝件進行匹配互連，因此佈局設計相對比較固定，而第三連接墊承載的是第二封裝件與第一基板的互連，因此佈局設計更為靈活，將第三連接墊設計成數量較多，面積較小，可以提高訊號傳輸效率。
在一實施例中，所述第二基板30的所述基底33中具有電磁屏蔽層（未圖示）。透過在第二基板的基底內設置電磁屏蔽層，可以防止第二封裝件與第一半導體結構之間發生信息干擾，影響器件工作。
繼續參見圖8d，在形成第二基板20後，將第一半導體結構20和第二基板30與第一基板10之間採用引線鍵合方式進行電連接。
所述第一訊號傳輸區域11和所述第二訊號傳輸區域12位於所述第一基板10相對的兩側，所述第一半導體結構20具有第一連接端201，所述第一連接端201與所述第一訊號傳輸區域11位於同一側，且所述第一連接端201與所述第一訊號傳輸區域11之間透過引線50互連，所述第二互連區域32與所述第二訊號傳輸區域12位於同一側，所述第二互連區域32與所述第二訊號傳輸區域12之間透過引線50互連。
在其他一些實施例中，第一半導體結構20和第二基板30與第一基板10之間採用矽穿孔（TSV）互連方式進行電連接。
如圖5所示，所述第一半導體晶片21包括分別位於上表面和下表面上的第一晶片連接墊212和第二晶片連接墊213，以及貫穿所述第一半導體晶片21，並連接所述第一晶片連接墊212和第二晶片連接墊213的第一通道211。所述第一通道211包括矽穿孔。
相鄰兩個第一半導體晶片21之間，以及第一半導體結構20與所述第一基板10之間，透過所述第一晶片連接墊212、第二晶片連接墊213、所述第一通道211以及第一焊球214進行電連接。
如圖6所示，所述第二基板30還包括位於所述基底33另一面上的第二互連面302，所述基底33中具有連接所述第一互連區域31與所述第二互連面302的通道36，所述第一互連區域31借由所述通道36與所述第二訊號傳輸區域12在垂直於所述第一基板10的方向上互連。
所述第二基板30包括位於第一互連區域31內的第二連接墊311，位於所述第二基板30的第二互連面302上的第五連接墊37，以及貫穿所述基底33並連接第二連接墊311和第五連接墊37的通道36。所述通道36包括矽穿孔。所述第二基板30與所述第一基板10之間還包括第二焊球38。
所述第二基板30與所述第一基板10之間透過所述第二連接墊311、所述通道36、所述第五連接墊37和所述第二焊球38進行電連接。
接著，參見圖8e和圖8f，執行步驟704，形成填充層40，所述填充層40密封所述第一半導體結構20、所述第二基板30與所述第一基板10的第一面101，其中，所述第一互連區域31不被所述填充層40密封，所述第二互連區域32被所述填充層40密封，且所述第二互連區域32上的所述填充層40的頂表面與所述第一互連區域31之間具有預設高度h。
具體地，先參見圖8e，形成第一封裝模具91，所述第一封裝模具91包括第一部分911和位於所述第一部分911兩側的第二部分912，以及連接所述第一部分911和所述第二部分912的第三部分913，所述第二部分912的表面高於所述第一部分911的表面，所述第二部分912的表面和所述第一部分911的表面均平行於所述基板10的表面，所述第一部分911位於所述第二基板30的第一互連區域31上。
所述方法還包括：形成第二封裝模具92，所述第二封裝模具92位於所述第一基板10的下方，且平行於所述第一基板10的表面。
接著，參見圖8f，以所述第一封裝模具91和所述第二封裝模具92為掩膜，形成填充層40；在形成填充層40後，所述方法還包括：去除所述第一封裝模具91和第二封裝模具92，以暴露被所述第一部分911覆蓋的第一互連區域31。
繼續參見圖8f，在形成填充層40後，在所述第一基板10的第一連接墊171上形成突出於所述第一基板10的第二接觸結構18，所述第二接觸結構18包括導電材料。
接著，參見圖8g，形成第二封裝件70，所述第二封裝件70具有接觸面701，所述第二封裝件70透過所述接觸面701與所述第一互連區域31互連。
所述第二封裝件70的所述接觸面701上具有第一接觸結構71，所述第一接觸結構71在垂直於所述接觸面701的方向上具有突出於所述接觸面701的第一高度H，所述第一高度H大於所述預設高度h。
在一實施例中，所述第一基板10上的第二接觸結構18在垂直於所述第一基板10的方向上具有突出於所述第一基板10的第二高度，所述第二高度小於或等於所述第一高度。
在一實施例中，所述第二封裝件70包括第二半導體結構（未圖示），所述第二半導體結構與所述第一半導體結構20的類型相同或不同。
以上所述，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
1:圓環 2:載帶 10:第一基板 101:第一面 102:第二面 11:第一訊號傳輸區域 12:第二訊號傳輸區域 13:第三訊號傳輸區域 131:第一子訊號區域 132:第二子訊號區域 14:第四訊號傳輸區域 15:第一基底 16:第一上絕緣介質層 17:第一下絕緣介質層 18:第二接觸結構 111:第四連接墊 151:電路通道 161:第六連接墊 171:第一連接墊 20:第一半導體結構 21:第一半導體晶片 201:第一連接端 211:第一通道 212:第一晶片連接墊 213:第二晶片連接墊 214:第一焊球 30:第二基板 31:第一互連區域 32:第二互連區域 33:基底 34:上絕緣介質層 35:下絕緣介質層 36:通道 37:第五連接墊 38:第二焊球 301:第一互連面 302:第二互連面 311:第二連接墊 321:第三連接墊 40:填充層 50:引線 60:粘附膜 70:第二封裝件 71:第一接觸結構 701:接觸面 91:第一封裝模具 911:第一部分 912:第二部分 913:第三部分 92:第二封裝模具 H:第一高度 h:預設高度
為了更清楚地說明本發明實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。 圖1為本發明實施例提供的半導體封裝件的結構示意圖； 圖2為本發明實施例提供的第一基板的結構示意圖； 圖3為本發明實施例提供的第二基板的結構示意圖； 圖4至圖6為本發明實施例提供的半導體封裝件的其他示例； 圖7為公開實施例提供的半導體封裝件的製備方法的流程示意圖； 圖8a至圖8g為本發明實施例提供的半導體封裝件在製備過程中的結構示意圖。
10:第一基板
101:第一面
102:第二面
11:第一訊號傳輸區域
12:第二訊號傳輸區域
13:第三訊號傳輸區域
20:第一半導體結構
21:第一半導體晶片
201:第一連接端
30:第二基板
31:第一互連區域
32:第二互連區域
33:基底
301:第一互連面
40:填充層
50:引線
60:粘附膜
70:第二封裝件
71:第一接觸結構
701:接觸面
H:第一高度
h:預設高度

Claims (10)

  1. 一種半導體封裝件，其中包括：第一基板，所述第一基板具有第一面，所述第一面包括第一訊號傳輸區域和第二訊號傳輸區域；所述第一訊號傳輸區域和所述第二訊號傳輸區域不互連；第一半導體結構，所述第一半導體結構位於所述第一基板的第一面上，並與所述第一訊號傳輸區域之間電連接；第二基板，所述第二基板位於所述第一基板上，所述第二基板包括基底和位於所述基底上的第一互連面，所述第二基板的所述第一互連面背離所述第一基板的第一面，所述第一互連面具有相互連通的第一互連區域和第二互連區域，所述第一互連區域透過所述第二互連區域與所述第二訊號傳輸區域之間電連接；填充層，所述填充層密封所述第一半導體結構、所述第二基板與所述第一基板的第一面，其中，所述第一互連區域不被所述填充層密封，所述第二互連區域被所述填充層密封，且所述第二互連區域上的所述填充層的頂表面與所述第一互連區域之間具有預設高度。
  2. 如請求項1所述的半導體封裝件，其中所述第一基板的第一面還包括位於所述第一訊號傳輸區域和所述第二訊號傳輸區域之間的第三訊號傳輸區域，所述第一半導體結構位於所述第三訊號傳輸區域上。
  3. 如請求項2所述的半導體封裝件，其中所述第一基板的第一面還包括第四訊號傳輸區域，所述第二基板位於所述第四訊號傳輸區域上，所述第二訊號傳輸區域與所述第四訊號傳輸區域之間電連接，其中所述第四訊號傳輸區域與所述第一互連區域之間電連接，並且其中所述第二基板還包括位於所述基底另一面上的第二互連面，所述基底中具有連接所述第一互連區域與所述第二互連面的通道，所述第一互連區域借由所述通道與所述第二訊號傳輸區域在垂直於所述第一基板的方向上互連。
  4. 如請求項2所述的半導體封裝件，其中所述第二基板位於所述第一半導體結構上；所述第三訊號傳輸區域包括第一子訊號區域和第二子訊號區域，所述第一子訊號區域與所述第一訊號傳輸區域互連，且位於所述第一訊號傳輸區域的臨近區域，所述第二子訊號區域與所述第二訊號傳輸區域互連，且位於所述第二訊號傳輸區域的臨近區域，並且其中所述第一基板的所述第一子訊號區域和所述第二子訊號區域之間具有電磁屏蔽結構。
  5. 如請求項2所述的半導體封裝件，其中所述第一訊號傳輸區域和所述第二訊號傳輸區域位於所述第一基板相對的兩側，所述第一半導體結構具有第一連接端，所述第一連接端與所述第一訊號傳輸區域位於同一側，且所述第一連接端與所述第一訊號傳輸區域之間透過引線互連，所述第二互連區域與所述第二訊號傳輸區域位於同一側，所述第二互連區域與所述第二訊號傳輸區域之間透過引線互連。
  6. 如請求項2所述的半導體封裝件，其中所述第一半導體結構與所述第一訊號傳輸區域在垂直於所述第一基板的方向上互連， 並且其中所述第一半導體結構與所述第三訊號傳輸區域在垂直於所述第一基板的方向上互連，所述第一訊號傳輸區域與所述第三訊號傳輸區域互連。
  7. 如請求項1所述的半導體封裝件，其中所述第二基板的所述基底中具有電磁屏蔽層。
  8. 如請求項1所述的半導體封裝件，其中所述第一基板具有與所述第一面相背離的第二面，所述第一面與所述第二面之間存在電路通道，所述第一基板的所述第二面上具有多個第一連接墊； 所述第二基板的所述第一互連區域上具有多個第二連接墊，所述第二連接墊的面積大於或等於所述第一連接墊的面積，其中所述第二基板的所述第二互連區域上具有多個第三連接墊，所述第三連接墊的面積小於所述第二連接墊的面積，其中所述第一基板的所述第一訊號傳輸區域上具有多個第四連接墊，所述第四連接墊的面積小於或等於所述第一連接墊的面積，並且其中所述第三連接墊的數量大於所述第二連接墊的數量。
  9. 如請求項1所述的半導體封裝件，其中在垂直於所述第一基板的方向上，所述第一基板具有第一厚度，在垂直於所述第二基板的方向上，所述第二基板具有第二厚度，所述第一厚度小於所述第二厚度。
  10. 如請求項1所述的半導體封裝件，其中還包括第二封裝件，所述第二封裝件具有接觸面，所述第二封裝件透過所述接觸面與所述第一互連區域互連， 其中所述第二封裝件的所述接觸面上具有第一接觸結構，所述第一接觸結構在垂直於所述接觸面的方向上具有突出於所述接觸面的第一高度，所述第一高度大於所述預設高度，其中所述第一基板的所述第一連接墊上具有突出於所述第一基板的第二接觸結構，所述第二接觸結構在垂直於所述第一基板的方向上具有突出於所述第一基板的第二高度，所述第二高度小於或等於所述第一高度，並且其中所述第二封裝件包括第二半導體結構，所述第二半導體結構與所述第一半導體結構的類型相同或不同。
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