TWI827247B - 半導體封裝元件及製備方法 - Google Patents

半導體封裝元件及製備方法 Download PDF

Info

Publication number
TWI827247B
TWI827247B TW111134125A TW111134125A TWI827247B TW I827247 B TWI827247 B TW I827247B TW 111134125 A TW111134125 A TW 111134125A TW 111134125 A TW111134125 A TW 111134125A TW I827247 B TWI827247 B TW I827247B
Authority
TW
Taiwan
Prior art keywords
substrate
interposer
solder ball
packaging
forming
Prior art date
Application number
TW111134125A
Other languages
English (en)
Other versions
TW202301602A (zh
Inventor
孫曉飛
Original Assignee
中國大陸商長鑫存儲技術有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中國大陸商長鑫存儲技術有限公司 filed Critical 中國大陸商長鑫存儲技術有限公司
Publication of TW202301602A publication Critical patent/TW202301602A/zh
Application granted granted Critical
Publication of TWI827247B publication Critical patent/TWI827247B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

本案實施例公開了一種半導體封裝元件及製備方法，其中，所述半導體封裝元件，包括：基板，所述基板具有第一面；第一晶片結構，所述第一晶片結構位於所述基板上，且與所述基板的第一面之間電連接；中介層，所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域上形成有第一焊球，所述第二互連區域上形成有第一焊墊，所述中介層通過所述第一焊墊與所述基板的第一面之間電連接；塑封料，所述塑封料密封所述第一晶片結構、所述中介層與所述基板的第一面，其中，所述第一焊球具有暴露於所述塑封料的表面，所述第一焊球暴露的表面與所述中介層的第一互連面之間具有預設高度。

Description

半導體封裝元件及製備方法
本案涉及半導體技術領域，尤其涉及一種半導體封裝元件及製備方法。
在所有部門，行業和地區，電子行業都在不斷要求提供更輕、更快、更小、多功能、更可靠和更具成本效益的產品。為了滿足眾多不同消費者的這些不斷增長的需求，需要集成更多的電路來提供所需的功能。在幾乎所有應用中，對減小尺寸，提高性能和改善積體電路功能的需求不斷增長。
有鑑於此，本案實施例提供一種半導體封裝元件及製備方法。
根據本案實施例的第一方面，提供了一種半導體封裝元件，包括： 基板，所述基板具有第一面； 第一晶片結構，所述第一晶片結構位於所述基板上，且與所述基板的第一面之間電連接； 中介層，所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域上形成有第一焊球，所述第二互連區域上形成有第一焊墊，所述中介層通過所述第一焊墊與所述基板的第一面之間電連接； 塑封料，所述塑封料密封所述第一晶片結構、所述中介層與所述基板的第一面，其中，所述第一焊球具有暴露於所述塑封料的表面，所述第一焊球暴露的表面與所述中介層的第一互連面之間具有預設高度。
在一些實施例中，所述第一晶片結構包括沿垂直於所述基板方向依次堆疊的多個第一半導體晶片； 所述中介層位於所述第一晶片結構上。
在一些實施例中，還包括： 第一導電線，每個所述第一半導體晶片通過所述第一導電線與所述基板之間電連接； 第二導電線，所述第二互連區域通過所述第二導電線與所述基板之間電連接。
在一些實施例中，所述第一互連區域上形成有多個第二焊墊，其中，所述第一焊墊的數量大於所述第二焊墊的數量，所述第一焊墊的面積小於所述第二焊墊的面積。
在一些實施例中，所述第一晶片結構包括沿平行於所述基板方向依次排布的多個第一半導體晶片； 所述第一晶片結構位於所述中介層上。
在一些實施例中，還包括： 第一導電塊，位於所述第一半導體晶片與所述中介層之間，每個所述第一半導體晶片通過所述第一導電塊與所述基板之間電連接； 第二導電塊，位於所述中介層與所述基板之間，所述中介層通過所述第二導電塊與所述基板之間電連接。
在一些實施例中，還包括： 第二封裝結構，所述第二封裝結構包括第二焊球，所述第二封裝結構通過所述第二焊球與所述第一焊球電連接。 在一些實施例中，所述第一焊球的體積大於所述第二焊球的體積。
在一些實施例中，在垂直於所述基板的方向上，所述塑封料具有第一厚度； 所述第二封裝結構包括第二塑封料，在垂直於所述基板的方向上，所述第二塑封料具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。
根據本案實施例的第二方面，提供了一種半導體封裝元件的製備方法，包括： 提供基板，所述基板具有第一面； 在所述基板上形成第一晶片結構，所述第一晶片結構與所述基板的第一面之間電連接； 形成中介層；所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域上形成有第一焊球，所述第二互連區域上形成有第一焊墊，所述中介層通過所述第一焊墊與所述基板的第一面之間電連接； 形成塑封料，所述塑封料密封所述第一晶片結構、所述中介層與所述基板的第一面，其中，所述第一焊球具有暴露於所述塑封料的表面，所述第一焊球暴露的表面與所述中介層的第一互連面之間具有預設高度。
在一些實施例中，所述形成塑封料，包括： 形成第一封裝模具，所述第一封裝模具的表面平行於所述基板的表面，所述第一封裝模具位於所述第一晶片結構和所述中介層的上方，且與所述第一晶片結構和所述中介層之間存在一定距離； 以所述第一封裝模具為光罩，形成塑封料預層； 去除部分塑封料預層，形成塑封料，並暴露所述第一焊球的表面。
在一些實施例中，所述形成第一晶片結構，包括：沿垂直於所述基板方向，形成依次堆疊的多個第一半導體晶片； 在所述第一晶片結構上形成中介層。
在一些實施例中，還包括： 在形成中介層後， 形成第一導電線；每個所述第一半導體晶片通過所述第一導電線與所述基板之間電連接； 形成第二導電線；所述第二互連區域通過所述第二導電線與所述基板之間電連接。
在一些實施例中，還包括： 在所述第一互連區域上形成多個第二焊墊，其中，所述第一焊墊的數量大於所述第二焊墊的數量，所述第一焊墊的面積小於所述第二焊墊的面積。
在一些實施例中，在所述中介層上形成第一晶片結構； 所述形成第一晶片結構，包括：沿平行於所述基板方向，形成依次排布的多個第一半導體晶片。
在一些實施例中，還包括： 在形成基板後，在所述基板上形成第二導電塊，在所述第二導電塊上形成中介層；所述中介層通過所述第二導電塊與所述基板之間電連接； 在形成中介層後，在所述中介層上形成第一導電塊，在所述第一導電塊上形成第一晶片結構；每個所述第一半導體晶片通過所述第一導電塊與所述基板之間電連接。
在一些實施例中，還包括： 形成第二封裝結構，所述第二封裝結構包括第二焊球，所述第二封裝結構通過所述第二焊球與所述第一焊球電連接。
在一些實施例中，所述第一焊球的體積大於所述第二焊球的體積。
在一些實施例中，在垂直於所述基板的方向上，所述塑封料具有第一厚度； 所述第二封裝結構包括第二塑封料，在垂直於所述基板的方向上，所述第二塑封料具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。
本案實施例中，通過設置中介層，後續第二封裝結構可以通過中介層上的第一焊球與第一晶片結構以及基板連接，如此，可實現不同類型或不同規格的結構之間的互連，使得不同結構之間的組合更加靈活。同時因為第一晶片結構和第二封裝結構是獨立封裝的，因此也更加容易進行測試和失效分析。並且第一焊球的頂表面與第一互連面之間存在預設高度，可以保證整個封裝結構具有相對較薄的整體厚度的基礎上，還與後續的第二封裝結構之間具有相對較好的結合力。
下面將參照附圖更詳細地描述本案公開的示例性實施方式。雖然附圖中顯示了本案的示例性實施方式，然而應當理解，可以以各種形式實現本案，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本案，並且能夠將本案公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本案更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本案可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本案發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本案教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本案必然存在第一元件、部件、區、層或部分。
空間關係術語例如“在……下”、“在……下面”、“下麵的”、“在……之下”、“在……之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在……下面”和“在……下”可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本案的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列專案的任何及所有組合。
為了徹底理解本案，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本案的技術方案。本案的較佳實施例詳細描述如下，然而除了這些詳細描述外，本案還可以具有其他實施方式。
基於此，本案實施例提供了一種半導體封裝元件。圖1為本案實施例提供的半導體封裝元件的結構示意圖。
參見圖1，所述半導體封裝元件，包括： 基板10，所述基板具有第一面101； 第一晶片結構20，所述第一晶片結構20位於所述基板10上，且與所述基板10的第一面101之間電連接； 中介層30，所述中介層30具有第一互連面301，所述第一互連面301具有第一互連區域31和第二互連區域32，所述第一互連區域31上形成有第一焊球312，所述第二互連區域32上形成有第一焊墊321，所述中介層30通過所述第一焊墊321與所述基板10的第一面101之間電連接； 塑封料40，所述塑封料40密封所述第一晶片結構20、所述中介層30與所述基板10的第一面101，其中，所述第一焊球312具有暴露於所述塑封料40的表面，所述第一焊球312暴露的表面與所述中介層30的第一互連面301之間具有預設高度h。
本案實施例中，通過設置中介層，後續第二封裝結構可以通過中介層上的第一焊球與第一晶片結構以及基板連接，在本案實施例中，中介層可由包含非有機材料，例如矽中介層或任何一種或多種有機材料組成的結構。通過中介層的設置，可實現不同類型或不同規格的結構之間的互連，使得不同結構之間的組合更加靈活。同時因為第一晶片結構和第二封裝結構是獨立封裝的，因此也更加容易進行測試和失效分析。
在本案的一個實施例中，第一焊球的頂表面與第一互連面之間存在預設高度h，預設高度h不小於中介層厚度的1/5-1/2，在一些實施例中，如果中介層的厚度為100-200μm，那麼預設高度h為50-120μm，通過這樣的設置，可以有效的抑制因為塑封料與中介層之間熱膨脹係數不匹配導致的應力問題，可以保證整個封裝結構具有相對較薄的整體厚度的基礎上，還與後續的第二封裝結構之間具有相對較好的結合力。
圖2為本案實施例提供的基板的結構示意圖。
在一些實施例中，所述基板10可以是印刷電路板（PCB）或再分佈基板。
參見圖2，所述基板10包括基板襯底11和分別設置在所述基板襯底11的上表面和下表面上的基板上絕緣介電層12和基板下絕緣介電層13。
所述基板襯底11可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述基板上絕緣介電層12和所述基板下絕緣介電層13可以為阻焊層，例如所述基板上絕緣介電層12和所述基板下絕緣介電層13的材料可以為綠漆。
在本案實施例中，所述基板10的第一面101即為所述上絕緣介電層12的上表面。所述基板10還包括與所述第一面101相背離的第二面102，所述第二面102為所述下絕緣介電層13的下表面。
所述基板10還包括位於所述基板上絕緣介電層12內的基板上連接焊盤14，位於所述基板下絕緣介電層13內的基板下連接焊盤15，以及貫穿所述基板襯底11並將所述基板上連接焊盤14和所述基板下連接焊盤15彼此連接的基板連接通孔16。
所述基板上連接焊盤14和所述基板下連接焊盤15的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述基板連接通孔16可以為穿矽通孔（TSV）。
所述基板10還包括基板連接凸塊17，所述基板連接凸塊17位於所述基板10的第二面102上。所述基板連接凸塊17可將半導體封裝元件電連接到外部裝置上，可以從外部裝置接收用於操作第一晶片結構的控制信號、功率信號和接地信號中的至少一個，或者可以從外部裝置接收將要被存儲在第一晶片結構內的資料信號，也可將第一晶片結構內的資料提供給外部裝置。
所述基板連接凸塊17包括導電材料。在本案提供的圖2所示的實施例中，所述基板連接凸塊17為焊球，可以理解的是，本案實施例中提供的基板連接凸塊的形狀僅作為本案實施例中的一種下位的、可行的具體實施方式，並不構成對本案的限制，所述基板連接凸塊也可為其他形狀結構。基板連接凸塊的數量、間隔和位置不限於任何特定佈置，可以進行各種修改。
繼續參見圖2，所述基板10還包括分別位於所述基板10相對的兩側的第一信號傳輸區域110和第二信號傳輸區域120。所述第一信號傳輸區域110與第一晶片結構20電連接，所述第二信號傳輸區域120與所述中介層30電連接， 所述基板10還包括位於所述第一信號傳輸區域110和第二信號傳輸區域120之間的第三信號傳輸區域130，所述第一晶片結構20位於所述第三信號傳輸區域130上。
在本案實施例中，所述第一晶片結構與所述中介層的位置關係存在兩種情況，一種是如圖1所示，所述中介層30位於所述第一晶片結構20的上方，另一種是如圖3所示，所述第一晶片結構20位於所述中介層30的上方。
在如圖1所示的實施例中，所述第一晶片結構20包括沿垂直於所述基板10方向依次堆疊的多個第一半導體晶片21；所述中介層30位於所述第一晶片結構20上。
在此實施例中，採用向上依次堆疊多個第一半導體晶片的方式，可以節省半導體封裝元件的水平面積。
所述第一半導體晶片可以為DRAM晶片或其他類型的半導體晶片。
繼續參見圖1，所述半導體封裝元件還包括： 第一導電線51，每個所述第一半導體晶片21通過所述第一導電線51與所述基板10之間電連接； 第二導電線52，所述第二互連區域32通過所述第二導電線52與所述基板10之間電連接。
具體地，所述第一半導體晶片21具有第一連接端211，所述第一連接端211與所述第一信號傳輸區域110位於同一側，從所述第一連接端211上引出第一導電線51到所述第一傳輸區域110上，以實現第一半導體晶片21與基板10的電連接。
所述第二互連區域32上形成有第一焊墊321，從所述第一焊墊321上引出第二導電線52到所述第二傳輸區域120上，以實現中介層30與基板10之間的電連接。
本案實施例中，所述第一晶片結構與所述基板之間採用引線接合方式進行電連接的方式包括懸垂(Overhang)方式和導線上膜(Film on wire，FOW)方式。
圖1所示的實施例中，採用懸垂方式進行引線接合。相鄰兩個第一半導體晶片21之間通過黏附膜60連接，所述黏附膜60不覆蓋其下方一層的第一半導體晶片21上的第一連接端211以及第一導電線51，所述黏附膜與其下方一層的所述第一半導體晶片21錯位設置。
在另一些實施例中，採用導線上膜方式進行引線接合(未圖示)。多個所述第一半導體晶片沿垂直於所述基板的方向對齊設置，相鄰兩個第一半導體晶片之間的黏附膜覆蓋其下方一層的第一半導體晶片上的第一連接端以及第一導電線。
可以理解的是，本案實施例中利用引線的方式進行電連接僅作為本案實施例中的一種下位的、可行的具體實施方式，並不構成對本案的限制，也可以使用其他方式進行電連接，例如混合接合或者凸塊互連。
繼續參見圖1，所述中介層30包括中介襯底33和分別設置在所述中介襯底33的上表面和下表面上的中介上絕緣介電層34和中介下絕緣介電層35。
所述中介襯底33可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述中介上絕緣介電層34和所述中介下絕緣介電層35可以為阻焊層，例如所述中介上絕緣介電層34和所述中介下絕緣介電層35的材料可以為綠漆。
所述中介層30的第一互連區域31上形成有多個第二焊墊311，其中，所述第一焊墊321的數量大於所述第二焊墊311的數量，所述第一焊墊321的面積小於所述第二焊墊311的面積。
因為第二焊墊後續需要與第二封裝結構進行匹配互連，因此佈局設計相對比較固定，而第一焊墊承載的是第二封裝結構與基板的互連，因此佈局設計更為靈活，將第一焊墊設計成數量較多，面積較小，可以提高信號傳輸效率。
所述第一焊墊321和所述第二焊墊311的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。
在如圖3所示的實施例中，所述第一晶片結構20包括沿平行於所述基板10方向依次排布的多個第一半導體晶片21；所述第一晶片結構20位於所述中介層30上。
在此實施例中，採用在水準方向依次設置多個第一半導體晶片的方式，可以降低半導體封裝元件的封裝高度。
繼續參見圖3，所述半導體封裝元件還包括：第一導電塊201，位於所述第一半導體晶片21與所述中介層30之間，每個所述第一半導體晶片21通過所述第一導電塊201與所述基板10之間電連接；第二導電塊301，位於所述中介層30與所述基板10之間，所述中介層30通過所述第二導電塊301與所述基板10之間電連接。
本實施例中，第一半導體晶片通過第一導電塊與中介層互連，中介層與基板互連，因此第一半導體晶片通過第一導電塊以及中介層與基板連接。
在一實施例中，所述第一焊墊321的面積大於所述第二焊墊311的面積。
在圖3所示的實施例中，由於中介層與基板直接互連，因此第二互連區域不再主要承載其他封裝結構與基板的通信，因此第一焊墊可以採用大面積的金屬，增加散熱面積，提高散熱效率。
在一實施例中，參見圖1，所述半導體封裝元件還包括：第二封裝結構70，所述第二封裝結構70包括第二焊球71，所述第二封裝結構70通過所述第二焊球71與所述第一焊球312電連接。
在一實施例中，所述第一焊球312的體積大於所述第二焊球71的體積。通過這樣的配置，使得第一焊球312與第二焊球71在後續回流焊接過程中防止焊料的橫向流動，降低相鄰焊球之間短接的風險，提高第一焊球與第二焊球的接合強度。
在垂直於所述基板10的方向上，所述塑封料40具有第一厚度；所述第二封裝結構70包括第二塑封料73，在垂直於所述基板10的方向上，所述第二塑封料73具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。由於塑封料40的厚度相對較大，可以充分支撐第二封裝結構，防止第一封裝結構朝向第二封裝結構發生翹曲。
所述第二封裝結構70還包括第二基板72，所述第二基板72的結構與所述基板10的結構可以相同或不同，這裡不再贅述。
所述第二封裝結構包括第二晶片結構（未圖示），所述第二晶片結構可以為通用快閃記憶體存儲晶片（Universal File Store，UFS）。
本案實施例提供的半導體封裝元件可應用于疊層封裝（Package on Package，PoP）結構的多晶片封裝（UFS Multi Chip Package，UMCP）。
在本案實施例中，所述塑封料的頂表面與所述第一焊球的頂表面共面，因此，可以在形成塑封料時，使用正常的封裝模具進行封裝，無需形成異形封裝模具，異形封裝模具製作成本高，工藝更為複雜，如此，本案實施例提供的半導體封裝元件能減少成本，同時形成工藝也更為簡單。
本案實施例還提供了一種半導體封裝元件的製備方法，具體請參見附圖4，如圖所示，所述方法包括以下步驟： 步驟401：提供基板，所述基板具有第一面； 步驟402：在所述基板上形成第一晶片結構，所述第一晶片結構與所述基板的第一面之間電連接； 步驟403：形成中介層；所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域上形成有第一焊球，所述第二互連區域上形成有第一焊墊，所述中介層通過所述第一焊墊與所述基板的第一面之間電連接； 步驟404：形成塑封料，所述塑封料密封所述第一晶片結構、所述中介層與所述基板的第一面，其中，所述第一焊球具有暴露於所述塑封料的表面，所述第一焊球暴露的表面與所述中介層的第一互連面之間具有預設高度。
下面結合具體實施例對本案實施例提供的半導體封裝元件的製備方法再作進一步詳細的說明。
圖5a至圖5h為本案實施例提供的半導體封裝元件在製備過程中的器件結構示意圖，圖6a至圖6e為本案另一實施例提供的半導體封裝元件在製備過程中的器件結構示意圖。需要解釋的是，圖5a至圖5h所示的半導體封裝元件的製備方法中，先形成第一晶片結構，再形成中介層，而圖6a至圖6e所示的半導體封裝元件的製備方法中，先形成中介層，再形成第一晶片結構。
先參見圖5a至圖5h，對所述半導體封裝元件的製備方法的其中一種實施例進行詳細的說明。
首先，參見圖5a，執行步驟401，提供基板10，所述基板10具有第一面101。
在一些實施例中，所述基板10可以是印刷電路板（PCB）或再分佈基板。
所述基板10包括基板襯底11和分別設置在所述基板襯底11的上表面和下表面上的基板上絕緣介電層12和基板下絕緣介電層13。
所述基板襯底11可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述基板上絕緣介電層12和所述基板下絕緣介電層13可以為阻焊層，例如所述基板上絕緣介電層12和所述基板下絕緣介電層13的材料可以為綠漆。
在本案實施例中，所述基板10的第一面101即為所述上絕緣介電層12的上表面。所述基板10還包括與所述第一面101相背離的第二面102，所述第二面102為所述下絕緣介電層13的下表面。
所述基板10還包括位於所述基板上絕緣介電層12內的基板上連接焊盤14，位於所述基板下絕緣介電層13內的基板下連接焊盤15，以及貫穿所述基板襯底11並將所述基板上連接焊盤14和所述基板下連接焊盤15彼此連接的基板連接通孔16。
所述基板上連接焊盤14和所述基板下連接焊盤15的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述基板連接通孔16可以為穿矽通孔（TSV）。
所述基板10還包括分別位於所述基板10相對的兩側的第一信號傳輸區域110和第二信號傳輸區域120。所述第一信號傳輸區域110與後續形成的第一晶片結構電連接，所述第二信號傳輸區域120與後續形成的中介層電連接。
在一些實施例中，第一信號傳輸區域110與第二信號傳輸區域120不互連。
所述基板10還包括位於所述第一信號傳輸區域110和第二信號傳輸區域120之間的第三信號傳輸區域130，第一晶片結構位於所述第三信號傳輸區域130上。
在一些實施例中，第一信號傳輸區域110與第三信號傳輸區域130互連，第三信號傳輸區域130與第二信號傳輸區域120之間不互連。
接著，參見圖5b，執行步驟402，在所述基板10上形成第一晶片結構20，所述第一晶片結構20與所述基板10的第一面101之間電連接。
在一實施例中，所述形成第一晶片結構20，包括：沿垂直於所述基板10方向，形成依次堆疊的多個第一半導體晶片21。在此實施例中，採用向上依次堆疊多個第一半導體晶片的方式，可以節省半導體封裝元件的水平面積。
具體地，先在所述基板10上形成黏附膜60，然後在所述黏附膜60上形成第一晶片結構20。相鄰兩個所述第一半導體晶片21之間通過黏附膜60連接。
接著，參見圖5c至圖5d，執行步驟403，形成中介層30；所述中介層30具有第一互連面301，所述第一互連面301具有第一互連區域31和第二互連區域32，所述第一互連區域31上形成有第一焊球312，所述第二互連區域32上形成有第一焊墊321，所述中介層30通過所述第一焊墊321與所述基板10的第一面101之間電連接。
具體地，先參見圖5c，在圓環1上粘貼載帶2，然後在載帶2上貼上黏附膜60，然後將中介層粘貼在黏附膜60上，此時的中介層為整片的條狀，對中介層進行切割，形成如圖5c所示的一個一個的單元。
接著，參見圖5d，在所述第一晶片結構20上形成中介層30。
具體地，將圖5c中形成的單個中介層30貼在所述第一晶片結構20上。
在本案的一個實施例中，如圖5d所示，先在所述中介層30的第一互連區域31上形成初始第一焊球312’，後續經過蝕刻或研磨後形成為第一焊球312。所述初始第一焊球312’在垂直于中介層30的方向上具有初始高度。
所述中介層30包括中介襯底33和分別設置在所述中介襯底33的上表面和下表面上的中介上絕緣介電層34和中介下絕緣介電層35。
所述中介襯底33可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述中介上絕緣介電層34和所述中介下絕緣介電層35可以為阻焊層，例如所述中介上絕緣介電層34和所述中介下絕緣介電層35的材料可以為綠漆。
繼續參見圖5d，所述方法還包括：在所述第一互連區域31上形成多個第二焊墊311，其中，所述第一焊墊321的數量大於所述第二焊墊311的數量，所述第一焊墊321的面積小於所述第二焊墊311的面積。
因為第二焊墊後續需要與第二封裝結構進行匹配互連，因此佈局設計相對比較固定，而第一焊墊承載的是第二封裝結構與基板的互連，因此佈局設計更為靈活，將第一焊墊設計成數量較多，面積較小，可以提高信號傳輸效率。
所述第一焊墊321和所述第二焊墊311的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。
繼續參見圖5d，所述方法還包括：在形成中介層30後，形成第一導電線51；每個所述第一半導體晶片21通過所述第一導電線51與所述基板10之間電連接；形成第二導電線52；所述第二互連區域32通過所述第二導電線52與所述基板10之間電連接。
具體地，在所述第一半導體晶片21上形成第一連接端211，所述第一連接端211與所述第一信號傳輸區域110位於同一側，從所述第一連接端211上引出第一導電線51到所述第一傳輸區域110上，以實現第一半導體晶片21與基板10的電連接。
所述第二互連區域32上形成有第一焊墊321，從所述第一焊墊321上引出第二導電線52到所述第二傳輸區域120上，以實現中介層30與基板10之間的電連接。
接著，參見圖5e至圖5g，執行步驟404，形成塑封料40，所述塑封料40密封所述第一晶片結構20、所述中介層30與所述基板10的第一面101，其中，所述第一焊球312具有暴露於所述塑封料40的表面，所述第一焊球312暴露的表面與所述中介層30的第一互連面301之間具有預設高度h。
所述形成塑封料40，包括： 形成第一封裝模具91，所述第一封裝模具91的表面平行於所述基板10的表面，所述第一封裝模具91位於所述第一晶片結構20和所述中介層30的上方，且與所述第一晶片結構20和所述中介層30之間存在一定距離； 以所述第一封裝模具91為光罩，形成塑封料預層400； 蝕刻去除部分塑封料預層400，形成塑封料40，並暴露所述第一焊球312的表面。
具體地，先參見圖5e，在所述第一晶片結構20和所述中介層30上形成第一封裝模具91，在所述基板10的下方形成第二封裝模具92，所述第二封裝模具92平行於所述基板10的表面。
接著，參見圖5f，以第一封裝模具91和第二封裝模具92為光罩，在第一封裝模具91和第二封裝模具92之間形成塑封料預層400。
所述塑封料預層400完全覆蓋所述基板10的第一面、所述第一晶片結構20、所述中介層30以及中介層30上的初始第一焊球312’。
所述方法還包括：在形成塑封料預層400後，去除第一封裝模具91以及第二封裝模具92。
接著，參見圖5g，去除部分塑封料預層400，形成塑封料40，並暴露所述第一焊球312的表面。
具體地，可以用砂輪在所述塑封料預層400的表面進行打磨，以去除部分塑封料預層400，並去除部分初始第一焊球312’，形成具有預設高度h的第一焊球312。
本案實施例因為在第一互連區域上形成了第一焊球，所以不需要露出第一互連區域，也就不需要使用異形封裝模具，而只需要使用形狀正常的第一封裝模具，而第一封裝模具因為形狀簡單，所以製作工藝簡單，成本較低。
繼續參見圖5g，在形成塑封料40後，在所述基板10的第二面102上形成基板連接凸塊17，所述基板連接凸塊17包括導電材料。
接著，參見圖5h，形成第二封裝結構70，所述第二封裝結構70包括第二焊球71，所述第二封裝結構70通過所述第二焊球71與所述第一焊球312電連接。
在一實施例中，所述第一焊球312的體積大於所述第二焊球71的體積。通過這樣的配置，使得第一焊球312與第二焊球71在後續回流焊接過程中防止焊料的橫向流動，降低相鄰焊球之間短接的風險，提高第一焊球與第二焊球的接合強度。
在垂直於所述基板10的方向上，所述塑封料40具有第一厚度；所述第二封裝結構70包括第二塑封料73，在垂直於所述基板10的方向上，所述第二塑封料73具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。由於塑封料40的厚度相對較大，可以充分支撐第二封裝結構，防止第一封裝結構朝向第二封裝結構發生翹曲。
所述第二封裝結構70還包括第二基板72，所述第二基板72的結構與所述基板10的結構可以相同或不同，這裡不再贅述。
接下來，參見圖6a至圖6f，對所述半導體封裝元件的製備方法的另一種實施例進行詳細的說明。
需要說明的是，圖6a至圖6f中的基板與圖5a至圖5h中的基板相似，這裡不再贅述。
首先，參見圖6a，在在形成基板10後，在所述基板10上形成第二導電塊301，在所述第二導電塊301上形成中介層30；所述中介層30通過所述第二導電塊301與所述基板10之間電連接。
在一實施例中，所述第一焊墊321的面積大於所述第二焊墊311的面積。
在圖3所示的實施例中，由於中介層與基板直接互連，因此第二互連區域不再主要承載其他封裝結構與基板的通信，因此第一焊墊可以採用大面積的金屬，增加散熱面積，提高散熱效率。
接著，參見圖6b，在所述中介層30上形成第一晶片結構20；所述形成第一晶片結構20，包括：沿平行於所述基板10方向，形成依次排布的多個第一半導體晶片21。
具體地，在形成中介層30後，在所述中介層30上形成第一導電塊201，在所述第一導電塊201上形成第一晶片結構20；每個所述第一半導體晶片21通過所述第一導電塊201與所述基板10之間電連接。
接著，參見圖6c，形成第一封裝模具91和第二封裝模具92。本實施例中的第一封裝模具和第二封裝模具與圖5a至圖5h中的第一封裝模具和第二封裝模具相同，這裡不再贅述。
接著，參見圖6d，以第一封裝模具91和第二封裝模具92為光罩，形成塑封料預層400。所述塑封料預層400完全覆蓋所述基板10的第一面、所述第一晶片結構20、所述中介層30以及中介層30上的初始第一焊球312’。
在形成塑封料預層400後，去除所述第一封裝模具91以及第二封裝模具92。
接著，參見圖6e，去除部分塑封料預層400，形成塑封料40，並去除部分初始第一焊球312’，形成具有預設高度h的第一焊球312。
繼續參見圖6e，在形成塑封料40後，在所述基板10的第二面102上形成基板連接凸塊17，所述基板連接凸塊17包括導電材料。
接著，參見圖6f，形成第二封裝結構70，所述第二封裝結構70包括第二焊球71，所述第二封裝結構70通過所述第二焊球71與所述第一焊球312電連接。
本實施例中的第二封裝結構與圖5a至圖5h中的第二封裝結構相同，這裡不再贅述。
以上所述，僅為本案的較佳實施例而已，並非用於限定本案的保護範圍，凡在本案的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本案的保護範圍之內。
1:圓環 2:載帶 10:基板 11:基板襯底 12:基板上絕緣介電層 13:基板下絕緣介電層 14:基板上連接焊盤 15:基板下連接焊盤 16:基板連接通孔 17:基板連接凸塊 20:第一晶片結構 21:第一半導體晶片 30:中介層 31:第一互連區域 32:第二互連區域 33:中介襯底 34:中介上絕緣介電層 35:中介下絕緣介電層 40:塑封料 51:第一導電線 52:第二導電線 60:黏附膜 70:第二半導體結構 71:第二焊球 72:第二基板 73:第二塑封料 91:第一封裝模具 92:第二封裝模具 101:第一面 102:第二面 201:第一導電塊 211:第一連接端 301:第二導電塊 311:第二焊墊 312:第一焊球 312’:初始第一焊球 321:第一焊墊
為了更清楚地說明本案實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本案的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本案實施例提供的半導體封裝元件的結構示意圖；
圖2為本案實施例提供的基板的結構示意圖；
圖3為本案另一實施例提供的半導體封裝元件的結構示意圖；
圖4為公開實施例提供的半導體封裝元件的製備方法的流程示意圖；
圖5a至圖5h為本案實施例提供的半導體封裝元件在製備過程中的器件結構示意圖；
圖6a至圖6f為本案另一實施例提供的半導體封裝元件在製備過程中的器件結構示意圖。
10:基板
20:第一晶片結構
21:第一半導體晶片
30:中介層
31:第一互連區域
32:第二互連區域
33:中介襯底
34:中介上絕緣介電層
35:中介下絕緣介電層
40:塑封料
51:第一導電線
52:第二導電線
60:黏附膜
70:第二半導體結構
71:第二焊球
72:第二基板
73:第二塑封料
101:第一面
102:第二面
211:第一連接端
301:第二導電塊
311:第二焊墊
312:第一焊球
321:第一焊墊

Claims (10)

  1. 一種半導體封裝元件，包括：基板，所述基板具有第一面；第一晶片結構，所述第一晶片結構位於所述基板上，且與所述基板的第一面之間電連接；中介層，所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域上形成有第一焊球，所述第二互連區域上形成有第一焊墊，所述中介層通過所述第一焊墊與所述基板的第一面之間電連接，其中，所述中介層位於所述第一晶片結構的上方或所述第一晶片結構的下方；塑封料，所述塑封料密封所述第一晶片結構、所述中介層與所述基板的第一面，其中，所述第一焊球具有暴露於所述塑封料的表面，所述第一焊球暴露的表面與所述中介層的第一互連面之間具有預設高度。
  2. 根據請求項1所述的半導體封裝元件，其中，所述第一晶片結構包括沿垂直於所述基板方向依次堆疊的多個第一半導體晶片；所述中介層位於所述第一晶片結構上，所述半導體封裝元件還包括：第一導電線，每個所述第一半導體晶片通過所述第一導電線與所述基板之間電連接；第二導電線，所述第二互連區域通過所述第二導電線與所述基板之間電連接。
  3. 根據請求項2所述的半導體封裝元件，其中，所述第一互連區域上形成有多個第二焊墊，其中，所述第一焊墊的數量大於所述第二焊墊的數量，所述第一焊墊的面積小於所述第二焊墊的面積。
  4. 根據請求項1所述的半導體封裝元件，其中， 所述第一晶片結構包括沿平行於所述基板方向依次排布的多個第一半導體晶片；所述第一晶片結構位於所述中介層上，所述半導體封裝元件還包括：第一導電塊，位於所述第一半導體晶片與所述中介層之間，每個所述第一半導體晶片通過所述第一導電塊與所述基板之間電連接；第二導電塊，位於所述中介層與所述基板之間，所述中介層通過所述第二導電塊與所述基板之間電連接。
  5. 根據請求項1所述的半導體封裝元件，還包括：第二封裝結構，所述第二封裝結構包括第二焊球，所述第二封裝結構通過所述第二焊球與所述第一焊球電連接，所述第一焊球的體積大於所述第二焊球的體積。
  6. 根據請求項5所述的半導體封裝元件，其中，在垂直於所述基板的方向上，所述塑封料具有第一厚度；所述第二封裝結構包括第二塑封料，在垂直於所述基板的方向上，所述第二塑封料具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。
  7. 一種半導體封裝元件的製備方法，包括：提供基板，所述基板具有第一面；在所述基板上形成第一晶片結構，所述第一晶片結構與所述基板的第一面之間電連接；形成中介層；所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域上形成有第一焊球，所述第二互連區域上形成有第一焊墊，所述中介層通過所述第一焊墊與所述基板的第一面之間電連接，其中，所述中介層位於所述第一晶片結構的上方或所述第一晶片結構的下方； 形成塑封料，所述塑封料密封所述第一晶片結構、所述中介層與所述基板的第一面，其中，所述第一焊球具有暴露於所述塑封料的表面，所述第一焊球暴露的表面與所述中介層的第一互連面之間具有預設高度。
  8. 根據請求項7所述的方法，其中，所述形成塑封料，包括：形成第一封裝模具，所述第一封裝模具的表面平行於所述基板的表面，所述第一封裝模具位於所述第一晶片結構和所述中介層的上方，且與所述第一晶片結構和所述中介層之間存在一定距離；以所述第一封裝模具為光罩，形成塑封料預層；去除部分塑封料預層，形成塑封料，並暴露所述第一焊球的表面，其中，所述方法還包括形成第二封裝結構，所述第二封裝結構包括第二焊球，所述第二封裝結構通過所述第二焊球與所述第一焊球電連接，所述第一焊球的體積大於所述第二焊球的體積。
  9. 根據請求項7所述的方法，其中，所述形成第一晶片結構，包括：沿垂直於所述基板方向，形成依次堆疊的多個第一半導體晶片；在所述第一晶片結構上形成中介層，其中，所述方法還包括：在形成中介層後，形成第一導電線；每個所述第一半導體晶片通過所述第一導電線與所述基板之間電連接；形成第二導電線；所述第二互連區域通過所述第二導電線與所述基板之間電連接。
  10. 根據請求項7所述的方法，其中，在所述中介層上形成第一晶片結構； 所述形成第一晶片結構，包括：沿平行於所述基板方向，形成依次排布的多個第一半導體晶片，其中，所述方法還包括：在形成基板後，在所述基板上形成第二導電塊，在所述第二導電塊上形成中介層；所述中介層通過所述第二導電塊與所述基板之間電連接；在形成中介層後，在所述中介層上形成第一導電塊，在所述第一導電塊上形成第一晶片結構；每個所述第一半導體晶片通過所述第一導電塊與所述基板之間電連接。
TW111134125A 2022-07-08 2022-09-08 半導體封裝元件及製備方法 TWI827247B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210806540.3A CN117423664A (zh) 2022-07-08 2022-07-08 半导体封装组件及制备方法
CN202210806540.3 2022-07-08

Publications (2)

Publication Number Publication Date
TW202301602A TW202301602A (zh) 2023-01-01
TWI827247B true TWI827247B (zh) 2023-12-21

Family

ID=85980721

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111134125A TWI827247B (zh) 2022-07-08 2022-09-08 半導體封裝元件及製備方法

Country Status (3)

Country Link
CN (1) CN117423664A (zh)
TW (1) TWI827247B (zh)
WO (1) WO2024007407A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950132A (en) * 2008-05-23 2009-12-01 Xintec Inc Light emitting device package structure and fabricating method thereof
TW201128748A (en) * 2010-02-10 2011-08-16 Advanced Semiconductor Eng Package structure
TW201620102A (zh) * 2012-02-27 2016-06-01 台灣積體電路製造股份有限公司 封裝的半導體元件及與其形成方法
TW202109800A (zh) * 2019-08-15 2021-03-01 力成科技股份有限公司 具有微細間距矽穿孔封裝的扇出型封裝晶片結構以及扇出型封裝單元

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7927917B2 (en) * 2009-06-19 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with inward and outward interconnects and method of manufacture thereof
CN105161435A (zh) * 2015-07-06 2015-12-16 华进半导体封装先导技术研发中心有限公司 控制球高且避免掉球的PoP堆叠封装工艺
US9595509B1 (en) * 2015-09-08 2017-03-14 Nxp Usa, Inc. Stacked microelectronic package assemblies and methods for the fabrication thereof
KR101681028B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950132A (en) * 2008-05-23 2009-12-01 Xintec Inc Light emitting device package structure and fabricating method thereof
TW201128748A (en) * 2010-02-10 2011-08-16 Advanced Semiconductor Eng Package structure
TW201620102A (zh) * 2012-02-27 2016-06-01 台灣積體電路製造股份有限公司 封裝的半導體元件及與其形成方法
TW202109800A (zh) * 2019-08-15 2021-03-01 力成科技股份有限公司 具有微細間距矽穿孔封裝的扇出型封裝晶片結構以及扇出型封裝單元

Also Published As

Publication number Publication date
CN117423664A (zh) 2024-01-19
WO2024007407A1 (zh) 2024-01-11
TW202301602A (zh) 2023-01-01

Similar Documents

Publication Publication Date Title
TWI757526B (zh) 具有橫向偏移堆疊之半導體晶粒之半導體裝置及製造其之方法
TWI811383B (zh) 半導體封裝
KR101605600B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
TW201436161A (zh) 半導體封裝件及其製法
TW201832297A (zh) 封裝堆疊構造及其製造方法
TW201742167A (zh) 電子封裝件及其製法
TWI827247B (zh) 半導體封裝元件及製備方法
TWI651827B (zh) 無基板封裝結構
TWI652783B (zh) 半導體裝置及其製造方法
TWI828396B (zh) 半導體封裝組件及製備方法
TWI835360B (zh) 半導體封裝結構及製備方法
TW202220125A (zh) 半導體封裝體及其製造方法
US20230014357A1 (en) Semiconductor package assembly and manufacturing method
TWI835286B (zh) 半導體封裝結構及製備方法
TWI835354B (zh) 半導體封裝結構及製備方法
WO2024007406A1 (zh) 一种半导体封装件
WO2024031812A1 (zh) 一种半导体封装结构及其制备方法
WO2024031745A1 (zh) 一种半导体封装结构及其制备方法
WO2024082348A1 (zh) 一种半导体封装结构及制备方法
WO2023206649A1 (zh) 一种半导体器件的制备方法及半导体器件
US20240014190A1 (en) Semiconductor package structure and method for fabracating the same
WO2024031740A1 (zh) 一种半导体封装结构及其制备方法
JP2024530373A (ja) 半導体パッケージアセンブリ及び製造方法
JP2024527643A (ja) 半導体パッケージ構造及び製造方法
TW202422845A (zh) 半導體封裝