KR101142338B1 - 반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지 - Google Patents

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Abstract

본 발명은 제조 공정을 단순화할 수 있는 반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지를 개시한다. 개시된 본 발명에 따른 반도체 칩은, 일면 및 그에 대향하는 타면을 갖는 기판, 상기 기판 내에 형성된 베리어 영역 및 상기 기판 내에 형성되며 상기 베리어 영역에 의해 둘러싸인 도전성 확산 영역을 포함한다.

Description

반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지 {SEMICONDUCTOR CHIP AND METHOD FOR MANUFACTURING OF THE SAME AND STACK PACKAGE USING THE SAME}
본 발명은 반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지에 관한 것으로, 보다 상세하게, 제조 공정을 단순화할 수 있는 반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지에 관한 것이다.
반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 칩 또는 패키지를 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 두배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
일반적으로, 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지기 때문에 동작속도가 느리며, 많은 수의 와이어가 사용되는 것으로 인해 스택된 각 칩의 전기적 특성 열화가 발생되는 취약점을 가지고 있다. 또한, 스택 패키지는 금속 와이어와의 연결을 위해 기판에 추가 면적이 요구됨에 따라 패키지 전체의 크기가 크며, 스택된 반도체 칩들간 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지 전체의 두께가 두껍다.
이에, 상기 금속 와이어를 이용한 스택 패키지의 문제를 극복함과 동시에 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통전극(Through electrode)를 이용한 스택 패키지 구조가 제안되었다.
상기 관통전극은 각 반도체 칩을 식각해서 비아(via)를 형성한 후, 상기 비아 내에 베리어막 및 도전막을 매립하는 것에 의해 형성된다. 그리고, 이러한 관통전극이 형성된 반도체 칩들을 스택하되, 상기 관통전극에 의해 각 반도체 칩들 간의 전기적인 연결이 이루어지게 스택하여 관통전극을 이용한 스택 패키지 구조를 구현한다.
그러나, 전술한 종래 기술의 경우에는, 상기 각 반도체 칩에 비아를 형성하기 위해 DRIE(Dry Reactive Ion Etch) 공정을 수행해야 하며, 이로 인해, 상기 DRIE 공정을 수행하기 위한 별도의 DRIE 장비가 필요함에 따라 제조 공정 및 비용이 추가되고, 상기 DRIE 공정시 반도체 칩에 가해지는 어택 및 이로 인한 페일을 피하기 어렵다.
또한, 전술한 종래 기술의 경우에는, 상기 비아 내에 절연 물질을 증착하기 위한 CVD(Chemical Vapor Deposition) 장비, 베리어막을 형성하기 위한 PVD(Physical Vapor Deposition) 장비 및 상기 비아를 도전성 물질로 채우기 위한 도금 장비 등 많은 장비들이 필요하다. 그래서, 전술한 종래 기술의 경우에는, 상기 반도체 칩에 관통전극을 형성하기 위해 다수의 장비들 및 비용이 요구될 뿐 아니라 각각의 장비에서 서로 다른 공정을 수행하는 데에 많은 시간이 소요된다.
본 발명은 제조 공정을 단순화할 수 있는 반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지를 제공한다.
또한, 본 발명은 제조 시간을 감소시킬 수 있는 반도체 칩 및 그의 제조방법 및 이를 이용한 스택 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 칩은, 일면 및 그에 대향하는 타면을 갖는 기판, 상기 기판 내에 형성된 베리어 영역 및 상기 기판 내에 형성되며 상기 베리어 영역에 의해 둘러싸인 도전성 확산 영역을 포함한다.
상기 도전성 확산 영역은 상기 기판의 일면에서 상기 타면까지 관통하도록 형성된다.
상기 도전성 확산 영역은 금속 성분이 상기 베리어 영역에 의해 둘러싸인 기판 부분 내에 확산되어 형성된 영역이다.
상기 금속 성분은 구리 성분을 포함한다.
상기 도전성 확산 영역은 상기 금속 송분이 상기 베리어 영역에 의해 둘러싸인 기판 부분 내에서 10～40%의 농도를 갖도록 형성된다.
본 발명의 실시예에 따른 반도체 칩은, 상기 도전성 확산 영역 상에 형성된 금속막 패턴을 더 포함한다.
상기 금속막 패턴은 구리 단일막 또는 구리 합금막을 포함한다.
상기 도전성 확산 영역 및 상기 베리어 영역이 형성된 기판은 회로부 및 상기 회로부를 둘러싸는 스크라이브 레인부를 포함한다.
상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 상기 회로부에 형성된다.
상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 스크라이브 레인부에 형성된다.
또한, 본 발명의 실시에에 따른 반도체 칩의 제조방법은, 일면 및 그에 대향하는 타면을 갖는 기판 내에 베리어 영역을 형성하는 단계 및 상기 베리어 영역이 형성된 기판 내에 상기 베리어 영역에 의해 둘러싸인 도전성 확산 영역을 형성하는 단계를 포함한다.
상기 도전성 확산 영역을 형성하는 단계 후, 상기 도전성 확산 영역이 상기 기판의 일면에서 상기 타면까지 관통하도록, 상기 기판의 타면을 상기 도전성 확산 영역이 노출될 때까지 제거하는 단계를 더 포함한다.
상기 도전성 확산 영역을 형성하는 단계는, 금속 성분을 상기 베리어 영역에 의해 둘러싸인 기판 부분 내로 확산시켜 형성한다.
상기 금속 성분은 구리 성분을 포함한다.
상기 도전성 확산 영역을 형성하는 단계는, 상기 금속 성분이 상기 베리어 영역에 의해 둘러싸인 기판 부분 내에서 10～40%의 농도를 갖도록 수행한다.
상기 도전성 확산 영역을 형성하는 단계는, 상기 베리어 영역으로 둘러싸인 기판의 일면 부분 상에 금속막 패턴을 형성하는 단계 및 상기 금속막 패턴의 금속 성분을 상기 금속막 패턴 아래의 기판 부분 내로 확산시키는 단계를 포함한다.
상기 금속막 패턴은 구리 단일막 또는 구리 합금막으로 형성한다.
상기 금속 성분의 확산은 열처리 방식으로 수행한다.
상기 도전성 확산 영역을 형성하는 단계 후, 상기 도전성 확산 영역 상에 금속막 패턴을 형성하는 단계를 더 포함한다.
상기 도전성 확산 영역 및 상기 베리어 영역이 형성된 기판은 회로부 및 상기 회로부를 둘러싸는 스크라이브 레인부가 형성된다.
상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 상기 회로부에 형성된다.
상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 스크라이브 레인부에 형성된다.
게다가, 본 발명의 실시예에 따른 스택 패키지는, 일면 및 그에 대향하는 타면을 갖는 기판, 상기 기판 내에 형성된 베리어 영역 및 상기 기판 내에 형성되며 상기 베리어 영역에 의해 둘러싸인 도전성 확산 영역을 각각 포함하는 다수의 반도체 칩들을 포함하며, 상기 반도체 칩들은 각각의 상기 도전성 확산 영역들이 상호 전기적으로 연결되도록 스택된다.
상기 다수의 반도체 칩들은 상기 도전성 확산 영역 상에 형성된 금속막 패턴을 각각 더 포함한다.
상기 금속막 패턴은 구리 단일막 또는 구리 합금막을 포함한다.
본 발명은 DRIE(Dry Reactive Ion Etch) 공정을 통해 비아를 형성하지 않고도 반도체 칩을 관통하는 전극을 형성하는 것이 가능하며, 이를 통해, 본 발명은 상기 DRIE 공정을 수행하기 위한 별도의 DRIE 장비 및 이에 따른 제조 공정 및 비용을 절감할 수 있다. 또한, 본 발명은 상기 DRIE 공정시 상기 반도체 칩에 가해지는 어택 및 이로 인한 페일을 방지할 수 있다.
또한, 본 발명은 비아 내에 도전 물질을 채우는 대신에 구리 성분을 기판 내로 확산시켜 반도체 칩을 관통하는 전극을 형성함으로써, 상기 비아 내에 절연 물질, 베리어막을 형성하고 도전 물질을 채우기 위한 여러가지 장비들이 필요치 않으며, 따라서, 본 발명은 반도체 칩의 제조시 제조 비용, 제조 공정 및 제조 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 칩의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 칩의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 4는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 칩을 도시한 단면도이다.
도시된 바와 같이, 일면(110A) 및 그에 대향하는 타면(110B)을 갖는 기판(110) 내에 베리어 영역(130)이 형성되어 있다. 상기 베리어 영역(130)은, 평면 상에서 보았을 때, 환형 또는 사각틀 형상을 갖는다. 상기 베리어 영역(130)은 금속 성분의 확산을 방지할 수 있는 물질, 예컨대, Ti, TiN, Ta, TaN, TiW 및 NiB 등의 물질들 중 어느 하나 또는 상기 물질들 중 적어도 하나 이상을 포함하는 물질로 형성되어 있다. 또한, 상기 베리어 영역(130)은 상기 기판(110) 내에 상기 물질들이 도핑되어 형성되어 있다.
상기 기판(110) 내에 상기 베리어 영역(130)에 의해 둘러싸인 도전성 확산 영역(160)이 형성되어 있다. 상기 도전성 확산 영역(160)은 상기 기판(110)의 일면(110A)에서 상기 타면(110B)까지 관통하도록 형성되어 있으며, 상기 환형 또는 사각틀 형상의 베리어 영역(130)에 의해 그 측면이 둘러싸이도록 형성되어 있다. 상기 도전성 확산 영역(160)은 비저항이 상대적으로 낮고 확산성이 우수한 금속 성분, 예컨대, 구리 성분이 상기 기판(110) 내에 확산되어 형성된 영역이다. 상기 도전성 확산 영역(160)은 스택 패키지에서 반도체 칩(100)들 간의 전기적인 연결이 가능한 농도, 예컨대, 10～40%의 농도를 갖는다.
상기 도전성 확산 영역(160) 상에 금속막 패턴(150)이 형성되어 있다. 상기 금속막 패턴(150)은, 예컨대, 구리 단일막 또는 구리 합금막을 포함한다. 상기 금속막 패턴(150)은 상기 금속막 패턴(150) 내의 금속 성분을 확산시켜 상기 도전성 확산 영역(160)이 형성되도록 하는 역할 및 상기 반도체 칩(100)들의 스택시 각 반도체 칩(100)들 간의 상호 연결이 안정적으로 이루어지도록 하는 역할을 한다.
여기서, 상기 도전성 확산 영역(160) 및 상기 베리어 영역(130)이 형성된 기판(110)은 회로부(되시안됨) 및 상기 회로부를 둘러싸는 스크라이브 레인부(도시안됨)를 포함하며, 상기 도전성 확산 영역(160) 및 상기 베리어 영역(130)은 상기 기판(110)의 상기 회로부에 형성되어 있거나, 또는, 상기 기판(110)의 스크라이브 레인부에 형성되어 있다.
전술한 본 발명의 실시예에 따른 반도체 칩(100)은, 비아 없이 기판(110)의 일면(110A)에서 타면(110B)까지 관통하도록 형성된 도전성 확산 영역(160)을 포함하며, 상기 도전성 확산 영역(160)은 베리어 영역(130)에 의해 그 측면이 둘러싸여 있다. 그러므로, 본 발명은 상기 비아 및 비아 내부에 도전성 물질을 형성하는 데에 필요한 공정, 장비, 비용 및 시간 없이, 기판(110)의 일면(110A)에서 타면(110B)까지 관통하는 도전성 확산 영역(160)을 구비한 반도체 칩(100)을 구현할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 칩의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 일면(110A) 및 그에 대향하는 타면(110B)을 갖는 기판(110)의 상기 일면(110A) 상에 포토 레지스트를 형성한다. 그런 다음, 상기 포토 레지스트를 패터닝하여, 상기 기판(110)의 일면(110A) 부분을 노출시키는 제1 마스크 패턴(120)을 형성한다. 상기 제1 마스크 패턴(120)에 의해 노출된 기판(110)의 일면(110A) 부분은, 평면 상에서 보았을 때, 환형 또는 사각틀 형상을 갖는다.
그리고 나서, 상기 제1 마스크 패턴(120)에 의해 노출된 기판(110)의 일면(110A) 부분에 금속 성분의 확산을 방지할 수 있는 물질, 예컨대, Ti, TiN, Ta, TaN, TiW 및 NiB 등의 물질들 중 어느 하나 또는 상기 물질들 중 적어도 하나 이상을 포함하는 물질을 도핑시켜 베리어 영역(130)을 형성한다. 상기 베리어 영역(130)은, 평면 상에서 보았을 때, 환형 또는 사각틀 형상을 갖는다.
여기서, 상기 기판(110)은 회로부(되시안됨) 및 상기 회로부를 둘러싸는 스크라이브 레인부(도시안됨)를 포함하며, 상기 베리어 영역(130)은 상기 기판(110)의 회로부에 형성되거나, 또는, 상기 기판(110)의 스크라이브 레인부에 형성된다.
도 2b를 참조하면, 상기 제1 마스크 패턴을 제거한다. 그리고 나서, 상기 베리어 영역(130)이 형성된 기판(110)의 일면(110A) 상에 포토 레지스트를 형성한 후, 이를 패터닝하여, 상기 베리어 영역(130)으로 둘러싸인 기판(110)의 일면(110A) 부분을 노출시키는 제2 마스크 패턴(140)을 형성한다. 그런 다음, 상기 제2 마스크 패턴(140)에 의해 노출된 기판(110)의 일면(110A) 부분 상에 금속막 패턴(150)을 형성한다.
상기 금속막 패턴(150)은 비저항이 상대적으로 낮고 확산성이 우수한 금속막, 예컨대, 구리 단일막 또는 구리 합금막으로 형성한다. 상기 금속막 패턴(150)은 씨드막(도시안됨)의 개재하에 전기도금 방식으로 형성하거나, 또는, CVD나 PVD 등의 다양한 방식을 통해 형성해도 무방하다. 상기 금속막 패턴(150)을 전기도금 방식으로 형성하는 경우에는, 상기 금속막 패턴(150)의 금속 성분 확산을 방지하지 않으면서 기판(110)과 금속막 패턴(150) 간의 접착력이 우수한 물질로 씨드막을 형성함이 바람직하다.
도 2c를 참조하면, 상기 제2 마스크 패턴을 제거한다. 그런 다음, 상기 금속막 패턴(150)의 금속 성분, 예컨대, 구리 성분을 상기 금속막 패턴(150) 아래의 기판(110) 일면(110A) 부분 내로 확산시켜, 상기 기판(110) 내에 환형 또는 사각틀 형상의 베리어 영역(130)에 의해 그 측면이 둘러싸인 도전성 확산 영역(160)을 형성한다.
상기 금속 성분의 확산은 열처리 방식으로 수행한다. 여기서, 상기 베리어 영역(130) 및 도전성 확산 영역(160)이 기판(110)의 회로부에 형성된 경우, 상기 열처리는 상기 금속 성분의 확산이 원활하게 일어나면서도 기판(110)의 회로부에는 영향을 주지 않는 온도 조건으로 수행한다. 또한, 상기 도전성 확산 영역(160)은 스택 패키지에서 반도체 칩(100)들 간의 전기적인 연결이 가능한 농도, 예컨대, 10～40%의 농도를 갖도록 형성한다.
도 2d를 참조하면, 상기 베리어 영역(130) 및 상기 도전성 확산 영역(160)이 형성된 기판(110)의 타면(110B) 부분을 상기 도전성 확산 영역(160) 및 베리어 영역(130)이 노출될 때까지 제거한다. 그래서, 상기 도전성 확산 영역(160)이 상기 기판(110)의 일면(110A)에서 상기 타면(110B)까지 관통하여 형성되도록 한다. 여기서, 상기 기판(110)의 타면(110B) 부분이 제거되어 상기 도전성 확산 영역(160)을 포함하는 기판(110)의 두께가 얇아짐에 따라, 상기 도전성 확산 영역(160)에 의한 저항값은 감소된다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 칩의 제조를 완성한다.
전술한 본 발명의 실시예에서는, 비저항이 상대적으로 낮고 확산성이 우수한 금속 성분을 기판 내로 확산시킴으로써, 상기 기판을 물리적으로 뚫어 비아를 형성하지 않고도, 상기 기판의 일면에서 타면까지 관통하는 도전성 확산 영역을 형성할 수 있다.
따라서, 본 발명은 상기 비아를 형성하기 위한 DRIE 공정, 상기 비아 내에 절연 물질, 베리어막을 형성하고 도전 물질을 채우기 위한 여러가지 공정 및 장비들이 필요치 않으며, 그러므로, 본 발명은 상기 도전성 확산 영역을 포함하는 반도체 칩 제조시 제조 공정과 시간 및 비용을 절감할 수 있다. 또한, 본 발명은 상기 DRIE 공정시 상기 반도체 칩에 가해지는 어택 및 이로 인한 페일을 방지할 수 있다.
한편, 전술한 본 발명의 실시예에서는 베리어 영역에 의해 둘러싸인 기판 부분 상에 금속막 패턴을 형성하고 상기 금속막 패턴의 금속 성분을 기판 내로 확산시켜 도전성 확산 영역을 형성하였으나, 본 발명의 다른 실시예로서, 상기 금속막 패턴 없이 기판 내에 금속 성분을 확산시켜 도전성 확산 영역을 형성하는 것도 가능하다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 칩의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3a를 참조하면, 일면(110A) 및 그에 대향하는 타면(110B)을 갖는 기판(110)의 상기 일면(110A) 상에 포토 레지스트를 형성한다. 그런 다음, 상기 포토 레지스트를 패터닝하여, 상기 기판(110)의 일면(110A) 부분을 노출시키는 제1 마스크 패턴(120)을 형성한다. 상기 제1 마스크 패턴(120)에 의해 노출된 기판(110)의 일면(110A) 부분은, 평면 상에서 보았을 때, 환형 또는 사각틀 형상을 갖는다.
그리고 나서, 상기 제1 마스크 패턴(120)에 의해 노출된 기판(110)의 일면(110A) 부분에 금속 성분의 확산을 방지할 수 있는 물질, 예컨대, Ti, TiN, Ta, TaN, TiW 및 NiB 등의 물질들 중 어느 하나 또는 상기 물질들 중 적어도 하나 이상을 포함하는 물질을 도핑시켜 베리어 영역(130)을 형성한다. 상기 베리어 영역(130)은, 평면 상에서 보았을 때, 환형 또는 사각틀 형상을 갖는다.
여기서, 상기 기판(110)은 회로부(되시안됨) 및 상기 회로부를 둘러싸는 스크라이브 레인부(도시안됨)를 포함하며, 상기 베리어 영역(130)은 상기 기판(110)의 회로부에 형성되거나, 또는, 상기 기판(110)의 스크라이브 레인부에 형성된다.
도 3b를 참조하면, 상기 제1 마스크 패턴을 제거한다. 그리고 나서, 상기 베리어 영역(130)이 형성된 기판(110)의 일면(110A) 상에 포토 레지스트를 형성한 후, 이를 패터닝하여, 상기 베리어 영역(130)으로 둘러싸인 기판(110)의 일면(110A) 부분을 노출시키는 제2 마스크 패턴(140)을 형성한다.
그런 다음, 상기 제2 마스크 패턴(140)에 의해 노출된 기판(110)의 일면(110A) 부분 내에 금속 성분을 확산시켜, 상기 환형 및 사각틀 형상의 베리어 영역에 의해 그 측면이 둘러싸인 도전성 확산 영역(160)을 형성한다. 상기 도전성 확산 영역(160)은 비저항이 상대적으로 낮고 확산성이 우수한 금속 성분, 예컨대, 구리 성분을 확산시켜 형성한다. 상기 구리 성분의 확산은 도핑, 이온주입 및 스퍼터링 등의 다양한 방식으로 수행하며, 구리 성분의 확산 효과가 증가되도록 고온 분위기에서 수행함이 바람직하다.
여기서, 상기 베리어 영역(130) 및 도전성 확산 영역(160)이 기판(110)의 회로부에 형성되는 경우, 상기 금속 성분의 확산은 상기 금속 성분의 확산이 원활하게 일어나면서도 기판(110)의 회로부에는 영향을 주지 않는 온도 조건으로 수행해야 한다. 또한, 상기 도전성 확산 영역(160)은 스택 패키지에서 반도체 칩(100)들 간의 전기적인 연결이 가능한 농도, 예컨대, 10～40%의 농도를 갖도록 형성한다.
도 3c를 참조하면, 상기 제2 마스크 패턴을 제거한다. 그런 다음, 상기 베리어 영역(130) 및 상기 도전성 확산 영역(160)이 형성된 기판(110)의 타면(110B) 부분을 상기 도전성 확산 영역(160) 및 베리어 영역(130)이 노출될 때까지 제거한다. 그래서, 상기 도전성 확산 영역(160)이 상기 기판(110)의 일면(110A)에서 상기 타면(110B)까지 관통하여 형성되도록 한다. 여기서, 상기 기판(110)의 타면(110B) 부분이 제거되어 상기 도전성 확산 영역(160)을 포함하는 기판(110)의 두께가 얇아짐에 따라, 상기 도전성 확산 영역(160)에 의한 저항값은 감소된다.
도 3d를 참조하면, 상기 도전성 확산 영역(160) 상에 금속막 패턴(150)을 형성한다. 상기 금속막 패턴(150)은, 예컨대, 구리 단일막 또는 구리 합금막을 포함한다. 여기서, 상기 금속막 패턴(150)은 반도체 칩(100)들의 스택시 각 반도체 칩(100)들 간의 상호 연결이 안정적으로 이루어지도록 하는 역할을 하며, 도시하지는 않았으나, 상기 도전성 확산 영역(160)을 형성된 상태에서 상기 제2 마스크 패턴을 제거하기 전에 형성되어도 무방하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 다른 실시예에 따른 반도체 칩의 제조를 완성한다.
도 4는 본 발명의 실시예에 따른 반도체 칩을 이용한 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 일면(110A) 및 그에 대향하는 타면(110B)을 갖는 기판(110)과 상기 기판(110) 내에 형성된 베리어 영역(130) 및 상기 기판(110) 내에 상기 베리어 영역(130)에 의해 그 측면이 둘러싸이도록 형성된 도전성 확산 영역(160)을 각각 포함하는 적어도 둘 이상의 반도체 칩(100)들이 스택되어 있다. 상기 반도체 칩(100)들은 각각의 상기 도전성 확산 영역(160)들이 상호 전기적으로 연결되도록 스택되어 있다. 여기서, 상기 반도체 칩(100)들은 상기 도전성 확산 영역(160) 상에 형성된 금속막 패턴(150)을 각각 더 포함하며, 상기 금속막 패턴(150)은, 예컨대, 구리 단일막 또는 구리 합금막을 포함한다. 그리고, 상기 각 금속막 패턴(150)들과 도전성 확산 영역(160)들을 통해 각 반도체 칩(100)들이 상호 전기적으로 연결되어 있다.
한편, 도시하지는 않았으나, 상기 반도체 칩(100)들 간의 전기적인 연결을 위해 상기 금속막 패턴(150) 대신 다른 연결부재가 형성되거나, 또는, 상기 금속막 패턴(150) 상에 추가로 다른 연결부재가 형성되는 것도 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 기판 110 : 기판
110A : 일면 110B : 타면
120 : 제1 마스크 패턴 130 : 베리어 영역
140 : 제2 마스크 패턴 150 : 금속막 패턴
160 : 도전성 확산 영역

Claims (25)

  1. 일면 및 그에 대향하는 타면을 갖는 기판;
    상기 기판 내에 상기 기판의 일면에서 타면까지 관통하도록 형성되고, 금속 성분이 상기 기판 내에 확산되어 형성된 도전성 확산 영역; 및
    상기 기판 내에 상기 도전성 확산 영역을 둘러싸도록 형성된 베리어 영역;
    을 포함하는 반도체 칩.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 금속 성분은 구리 성분을 포함하는 것을 특징으로 하는 반도체 칩.
  5. 제 1 항에 있어서,
    상기 도전성 확산 영역은 상기 금속 성분이 상기 베리어 영역에 의해 둘러싸인 기판 부분 내에서 10～40%의 농도를 갖도록 확산되어 형성된 것을 특징으로 하는 반도체 칩.
  6. 제 1 항에 있어서,
    상기 도전성 확산 영역 상에 형성된 금속막 패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 금속막 패턴은 구리 단일막 또는 구리 합금막을 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 1 항에 있어서,
    상기 도전성 확산 영역 및 상기 베리어 영역이 형성된 기판은 회로부 및 상기 회로부를 둘러싸는 스크라이브 레인부를 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 상기 회로부에 형성된 것을 특징으로 하는 반도체 칩.
  10. 제 8 항에 있어서,
    상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 스크라이브 레인부에 형성된 것을 특징으로 하는 반도체 칩.
  11. 일면 및 그에 대향하는 타면을 갖는 기판 내에 베리어 영역을 형성하는 단계; 및
    상기 베리어 영역에 의해 둘러싸인 기판 부분 내에 금속 성분을 확산시켜 도전성 확산 영역을 형성하는 단계;
    를 포함하는 반도체 칩의 제조방법.
  12. 제 11 항에 있어서,
    상기 도전성 확산 영역을 형성하는 단계 후,
    상기 베리어 영역 및 상기 도전성 확산 영역이 상기 기판의 일면에서 상기 타면까지 관통하도록 상기 기판의 타면을 상기 베리어 영역 및 상기 도전성 확산 영역이 노출될 때까지 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 금속 성분은 구리 성분을 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.
  15. 제 11 항에 있어서,
    상기 도전성 확산 영역을 형성하는 단계는 상기 금속 성분이 상기 베리어 영역에 의해 둘러싸인 기판 부분 내에서 10～40%의 농도를 갖도록 수행하는 것을 특징으로 하는 반도체 칩의 제조방법.
  16. 제 11 항에 있어서,
    상기 도전성 확산 영역을 형성하는 단계는,
    상기 베리어 영역으로 둘러싸인 기판의 일면 부분 상에 금속막 패턴을 형성하는 단계; 및
    상기 금속막 패턴의 금속 성분을 상기 금속막 패턴 아래의 기판 부분 내로 확산시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.
  17. 제 16 항에 있어서,
    상기 금속막 패턴은 구리 단일막 또는 구리 합금막으로 형성하는 것을 특징으로 하는 반도체 칩의 제조방법.
  18. 제 16 항에 있어서,
    상기 금속막 패턴의 금속 성분을 확산시키는 단계는, 열처리 방식으로 수행하는 것을 특징으로 하는 반도체 칩의 제조방법.
  19. 제 11 항에 있어서,
    상기 도전성 확산 영역을 형성하는 단계 후,
    상기 도전성 확산 영역 상에 금속막 패턴을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.
  20. 제 11 항에 있어서,
    상기 도전성 확산 영역 및 상기 베리어 영역이 형성된 기판은 회로부 및 상기 회로부를 둘러싸는 스크라이브 레인부가 형성되는 것을 특징으로 하는 반도체 칩의 제조방법.
  21. 제 20 항에 있어서,
    상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 회로부에 형성되는 것을 특징으로 하는 반도체 칩의 제조방법.
  22. 제 20 항에 있어서,
    상기 도전성 확산 영역 및 상기 베리어 영역은 상기 기판의 스크라이브 레인부에 형성되는 것을 특징으로 하는 반도체 칩의 제조방법.
  23. 일면 및 그에 대향하는 타면을 갖는 기판, 상기 기판 내에 상기 기판의 일면에서 타면까지 관통하도록 형성되고 금속 성분이 상기 기판 내에 확산되어 형성된 도전성 확산 영역 및 상기 기판 내에 상기 도전성 확산 영역을 둘러싸도록 형성된 베리어 영역을 각각 포함하는 다수의 반도체 칩들을 포함하며,
    상기 반도체 칩들은 각각의 상기 도전성 확산 영역들이 상호 전기적으로 연결되도록 스택된 것을 특징으로 하는 스택 패키지.
  24. 제 23 항에 있어서,
    상기 다수의 반도체 칩들은 상기 도전성 확산 영역 상에 형성된 금속막 패턴을 각각 더 포함하는 것을 특징으로 하는 스택 패키지.
  25. 제 24 항에 있어서,
    상기 금속막 패턴은 구리 단일막 또는 구리 합금막을 포함하는 것을 특징으로 하는 스택 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102399356B1 (ko) 2017-03-10 2022-05-19 삼성전자주식회사 기판, 기판의 쏘잉 방법, 및 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604049B1 (ko) * 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
KR100672728B1 (ko) * 2005-07-12 2007-01-22 동부일렉트로닉스 주식회사 반도체 소자의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197854A (ja) * 2001-12-26 2003-07-11 Nec Electronics Corp 両面接続型半導体装置、多段積層型半導体装置、その製造方法および該半導体装置を搭載した電子部品
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP2007250561A (ja) * 2004-04-12 2007-09-27 Japan Science & Technology Agency 半導体素子および半導体システム
US20060138668A1 (en) * 2004-12-27 2006-06-29 Hung-Wen Su Passivation structure for semiconductor devices
JP4422644B2 (ja) * 2005-03-30 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
KR100828027B1 (ko) * 2006-06-28 2008-05-08 삼성전자주식회사 스택형 웨이퍼 레벨 패키지 및 그의 제조 방법, 및 웨이퍼레벨 스택 패키지 및 그의 제조 방법
US7713857B2 (en) * 2008-03-20 2010-05-11 Micron Technology, Inc. Methods of forming an antifuse and a conductive interconnect, and methods of forming DRAM circuitry
US8097956B2 (en) * 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
US8466059B2 (en) * 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604049B1 (ko) * 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
KR100672728B1 (ko) * 2005-07-12 2007-01-22 동부일렉트로닉스 주식회사 반도체 소자의 제조방법

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