CN102751254A - 半导体封装件、应用其的堆迭封装件及其制造方法 - Google Patents

半导体封装件、应用其的堆迭封装件及其制造方法 Download PDF

Info

Publication number
CN102751254A
CN102751254A CN2012102593500A CN201210259350A CN102751254A CN 102751254 A CN102751254 A CN 102751254A CN 2012102593500 A CN2012102593500 A CN 2012102593500A CN 201210259350 A CN201210259350 A CN 201210259350A CN 102751254 A CN102751254 A CN 102751254A
Authority
CN
China
Prior art keywords
semiconductor package
chip
active surface
package part
connector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012102593500A
Other languages
English (en)
Inventor
颜瀚琦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2012102593500A priority Critical patent/CN102751254A/zh
Publication of CN102751254A publication Critical patent/CN102751254A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种半导体封装件、应用其的堆迭封装件及其制造方法。半导体封装件包括芯片元件、封装体及连接件。芯片元件具有相对的第一主动表面与第二主动表面。封装体包覆芯片元件且具有贯孔。连接件经由贯孔电性连接芯片元件的第一主动表面与第二主动表面，并露出于半导体封装件之外。

Description

半导体封装件、应用其的堆迭封装件及其制造方法
技术领域
本发明是有关于一种半导体封装件、应用其的堆迭封装件及其制造方法，且特别是有关于一种双侧具有输出/入功能的导电的半导体封装件、应用其的堆迭封装件及其制造方法。
背景技术
传统的堆迭封装结构包括多个侧向排列的芯片，此些芯片通常只有单面主动面，且朝向同一方位，使得堆迭封装结构成为单面提供输出/入功能的结构。
然而，侧向排列的芯片导致堆迭封装结构的尺寸过大，且单面提供输出/入功能的堆迭封装结构，其输出/入接点的数量无法有效增加，因此局限了传统的堆迭封装结构的应用。
发明内容
本发明有关于一种半导体封装件、应用其的堆迭封装件及其制造方法，半导体封装件的双侧具有输出/入功能，可增加输出/入接点数量，提升堆迭封装件的应用性。
根据本发明一实施例，提出一种半导体封装件。半导体封装件包括一芯片元件、一封装体及一连接件。芯片元件具有相对的一第一主动表面与一第二主动表面。封装体包覆芯片元件且具有一贯孔。连接件经由贯孔电性连接芯片元件的第一主动表面与第二主动表面，并露出于半导体封装件之外。
根据本发明另一实施例，提出一种堆迭封装件。堆迭封装件包括一第一半导体封装件及一第二半导体封装件。第一半导体封装件及第二半导体封装件各包括一芯片元件、一封装体及一连接件。芯片元件具有相对的一第一主动表面与一第二主动表面。封装体包覆芯片元件且具有一贯孔。连接件经由贯孔电性连接芯片元件的第一主动表面与第二主动表面并露出于第一半导体封装件或第二半导体封装件之外。第二半导体封装件的芯片元件通过第二半导体封装件的连接件及第一半导体封装件的连接件电性连接于第一半导体封装件的芯片元件。
根据本发明另一实施例，提出一种半导体封装件的制造方法。半导体封装件的制造方法包括以下步骤。设置一芯片元件于一暂时载板上，其中芯片元件具有相对的一第一主动表面与一第二主动表面，第二主动表面设于暂时载板上；形成一封装体包覆芯片元件；形成一贯孔贯穿封装体；形成一连接件经由贯孔电性连接芯片元件的第一主动表面；移除暂时载板，以露出第二主动表面；以及，形成连接件的另一部分于芯片元件的第二主动表面上，其中连接件的该另一部分电性连接该连接件的该部分与露出的第二主动表面。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1绘示依照本发明一实施例的半导体封装件的剖视图。
图2绘示依照本发明另一实施例的半导体封装件的剖视图。
图3绘示依照本发明另一实施例的半导体封装件的剖视图。
图4绘示依照本发明另一实施例的半导体封装件的剖视图。
图5绘示依照本发明另一实施例的堆迭封装件的剖视图。
图6绘示依照本发明另一实施例的堆迭封装件的剖视图。
图7绘示依照本发明另一实施例的半导体封装件的剖视图。
图8绘示依照本发明另一实施例的半导体封装件的剖视图。
图9A至9G绘示依照本发明一实施例的半导体封装件的制造过程图。
图10A至10B绘示依照本发明一实施例的堆迭封装件的制造过程图。
图11A至11G绘示依照本发明一实施例的半导体封装件的制造过程图。
图12A至12B绘示依照本发明另一实施例的堆迭封装件的制造过程图。
图13A至13C绘示依照本发明另一实施例的半导体封装件的制造过程图。
图14A至14D绘示依照本发明另一实施例的半导体封装件的制造过程图。
主要元件符号说明：
100、200、300、400：半导体封装件
110、210：芯片元件
110a1：第一主动表面
110a2：第二主动表面
110b1：第一背面
110b2：第二背面
120h1：贯孔
111：导电层
120：封装体
120u：第一面
120b：第二面
120h2、561h：开孔
130、230：连接件
131：第一导电件
132：第二导电件
133：第一导电层
134：第二导电层
140：电性接点
170：暂时载板
211：第一芯片
212：第二芯片
350：黏胶
500′、600′、700′、800′：第一半导体封装件
500"、600"、700"、800"：第二半导体封装件
500、600、700、800：堆迭封装件
560：重布层
561：图案化介电层
562：图案化导电层
580：电路板
760：中介层基板
具体实施方式
请参照图1，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括芯片元件110、封装体120、连接件130及至少一电性接点140。
芯片元件110例如是单一芯片，如硅芯片。此处的单一芯片指的是于同一切割工艺切割下的芯片，或是于同一半导体工艺所形成的芯片，其并非二切割下的芯片彼此结合而成。芯片元件110具有相对的第一主动表面110a1与第二主动表面110a2，其中第一主动表面110a1被封装体120覆盖。第二主动表面110a2未被封装体120覆盖，而从封装体120的第二面120b露出。
封装体120包覆芯片元件110且具有至少一贯孔120h1及与相对的第一面120u与第二面120b，其中贯孔120h1例如是穿胶贯孔(through mold via，TMV)，其从封装体120的第一面120u延伸至第二面120b。封装体120更具有至少一开孔120h2，开孔120h2从封装体120的第一面120u延伸至芯片元件110的第一主动表面110a1，而露出第一主动表面110a1。此外，封装体120的第二面120b与芯片元件110的第二主动表面110a2实质上对齐，例如是共面。
封装体120可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体120亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体120，例如是压缩成型(compression molding)、注射成型(injection molding)或转注成型(transfer molding)。
连接件130经由贯孔120h1电性连接芯片元件110的第一主动表面110a1与第二主动表面110a2。连接件130包括第一导电件131、第二导电件132及第一导电层133，其中第一导电件131形成于贯孔120h1内，第二导电件132形成于开孔120h2内，而第一导电层133沿封装体120的第一面120u连接第一导电件131与第二导电件132。第一导电件131的材料例如是铜、铝、锡、镍、金、银或其组合。本例中，第一导电件131导电胶，其填满贯孔120h1。另一例中，第一导电件131一薄层，其可采用例如是化学蒸镀(chemical vapor deposition，CVD)或电镀形成于贯孔120h1的内侧壁上。第二导电件132的结构及材质可相似于第一导电件131，容此不再赘述。
连接件130更包括第二导电层134，其中第二导电层134沿封装体120的第二面120b连接第一导电件131与第二主动表面110a2，使第二主动表面110a2通过第二导电层134、第一导电件131及第二导电件132电性连接于第一主动表面110a1。第二导电层134与第一导电件131、第二导电件132及第一导电层133的材质可相同或相异。
由于连接件130的设计，使半导体封装件100的相对二面均具有输出/入接点。此外，由于输出/入接点可分布于半导体封装件100的相对二面，故可减少半导体封装件100的尺寸。
电性接点140例如是焊球、导电柱或凸块，其形成于芯片元件110的第二主动表面110a2及/或第二导电层134上。因此，半导体封装件100可通过电性接点140连接于一电路板(未绘示)。
请参照图2，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括芯片元件110、封装体120、连接件230及至少一电性接点140。
如图2所示，封装体120的第一面120u与芯片元件110的第一主动表面110a1实质上对齐，例如是共面，且，封装体120的第二面120b与芯片元件110的第二主动表面110a2实质上对齐，例如是共面。
如图2所示，封装体120露出第一主动面110a1，所以第一导电层133电性连接第一导电件131与第一主动表面110a1，且第一导电层133经由第一导电件131电性连接第二导电层134。相较于图1的半导体封装件100，本例的半导体封装件200省略开孔120h2，因此其厚度减薄。
请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括芯片元件210、封装体120、连接件130及至少一电性接点140。本例中，与其它实施例相同或相似元件沿用相同标号，容此不再赘述。
如图3所示，芯片元件210一芯片组，其包括至少二芯片。例如，芯片元件210包括第一芯片211及第二芯片212，其中第一芯片211具有相对的第二主动表面110a2与第一背面110b1，而第二芯片212具有相对的第一主动表面110a1与第二背面110b2，第二芯片212以第二背面110b2通过黏胶350连接于第一芯片211的第一背面110b1，而构成芯片组。由于第一芯片211及第二芯片212上下堆迭结构，且芯片组的相对二面均具有输入/输出端点，可减少半导体封装件300在X-Y方向的尺寸。
第一芯片211及第二芯片212之间可选择性地省略基板及中介层基板的连接，故可减少半导体封装件100的整体厚度。此外，第一芯片211及第二芯片212沿垂直方位整合，亦可减少半导体封装件100的厚度。另外一提的是，第一芯片211与第二芯片212通过连接件130对外电性连接，在不需通过任一基板作为对外电性连接的媒介下，半导体封装件100的整体厚度亦得以减薄。
请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括芯片元件210、封装体120、连接件230及至少一电性接点140。
如图4所示，封装体120的第一面120u与第二芯片212的第一主动表面110a1实质上对齐，例如是共面，且，封装体120的第二面120b与第一芯片211的第二主动表面110a2实质上对齐，例如是共面。
请参照图5，其绘示依照本发明另一实施例的堆迭封装件的剖视图。堆迭封装件500包括第一半导体封装件500'及第二半导体封装件500”，由于第一半导体封装件500'及第二半导体封装件500”各为双面具有输出/入接点的结构，使堆迭封装件500亦构成双面具有输出/入接点的堆迭结构。
第一半导体封装件500’包括图1的芯片元件110、封装体120、连接件130、至少一电性接点140及重布层(redistribution layer，RDL)560，第二半导体封装件500”的结构相似于图1半导体封装件100，容此不再赘述。堆迭封装件500可设于一电路板580上。
第二半导体封装件500”的芯片元件110通过第二半导体封装件500”的连接件130、重布层560及第一半导体封装件500’的连接件130电性连接于第一半导体封装件500’的芯片元件110。
第一半导体封装件500’的重布层560覆盖连接件130。重布层560包括图案化介电层561及图案化导电层562，其中图案化介电层561覆盖第一半导体封装件500’的连接件130且具有至少一开孔561h，图案化导电层562形成于图案化介电层561的开孔561h内及图案化介电层561的上表面561u上，且图案化导电层562经由开孔561h电性连接于第一半导体封装件500’的连接件130，其中，重布层560于芯片元件110封装后才形成，故称为”重布”层。另一实施例中，第一半导体封装件500’亦可省略重布层560，使得第一半导体封装件500’直接与第二半导体封装件500”相互堆迭。
图5中，第二半导体封装件500”的第一导电件131、电性接点140、重布层560、第一半导体封装件500’的第一导电件131可构成一垂直电性路径L，使第二半导体封装件500”的芯片元件110通过此最短垂直电性路径L电性连接于第一半导体封装件500’的芯片元件110。另一实施例中，第二半导体封装件500”的芯片元件110可通过第一半导体封装件500’的第一导电件131、重布层560、电性接点140与/或第一半导体封装件500’的第一导电件131所构成的任意电性路径电性连接于第一半导体封装件500’的芯片元件110。
请参照图6，其绘示依照本发明另一实施例的堆迭封装件的剖视图。堆迭封装件600包括第一半导体封装件600'及第二半导体封装件600”，其中第一半导体封装件600’包括芯片元件210、封装体120、连接件130、至少一电性接点140及重布层560，而第二半导体封装件600”包括芯片元件610、封装体120、连接件130及至少一电性接点140，其中芯片元件610包括第三芯片611及第四芯片612，第三芯片611与第四芯片612的连接方式相似于第一芯片211与第二芯片212的连接方式，容此不再赘述。此外，堆迭封装件600可设于电路板580上。
第二半导体封装件600”的第三芯片611与第四芯片612中至少一者可通过第二半导体封装件600”的连接件130、重布层560及第一半导体封装件600’的连接件130电性连接于第一半导体封装件600’的第一芯片211与第二芯片212中至少一者。
图6中，第二半导体封装件600”的第一导电件131、电性接点140、重布层560、第一半导体封装件600’的第一导电件131构成一垂直电性路径L，使第二半导体封装件600”的芯片元件210可通过此最短垂直电性路径L电性连接于第一半导体封装件600’的芯片元件210。另一实施例中，第二半导体封装件600”的芯片元件210可通过第一半导体封装件600’的第一导电件131、重布层560、电性接点140与/或第一半导体封装件600’的第一导电件131所构成的任意电性路径电性连接于第一半导体封装件600’的芯片元件210。
请参照图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。堆迭封装件700包括第一半导体封装件700’、第二半导体封装件700”及中介层基板760，其中第一半导体封装件700'及第二半导体封装件700”的结构相似于图2的半导体封装件200，容此不再赘述。中介层基板760设于第一半导体封装件700”与第二半导体封装件700”之间，作为第一半导体封装件700”与第二半导体封装件700”的电性连接媒介。
第二半导体封装件700”的芯片元件110通过第二半导体封装件700”的连接件130、中介层基板760及/或第一半导体封装件700’的连接件130电性连接于及第一半导体封装件700’的芯片元件110。
请参照图8，其绘示依照本发明另一实施例的半导体封装件的剖视图。堆迭封装件800包括第一半导体封装件800’、第二半导体封装件800”及中介层基板760，其中第一半导体封装件800’的结构相似于图4的半导体封装件400，容此不再赘述。中介层基板760设于第一半导体封装件800”与第二半导体封装件800”之间。
第二半导体封装件800”包括芯片元件610、封装体120、连接件130及至少一电性接点140。第二半导体封装件800”的第三芯片611与第四芯片612中至少一者可通过第二半导体封装件800”的连接件130、中介层基板760及/或第一半导体封装件800’的连接件130电性连接于第一半导体封装件800'的第一芯片211与第二芯片212中至少一者。
请参照图9A至9G，其绘示依照本发明一实施例的半导体封装件的制造过程图。
如图9A所示，可采用例如是表面贴合技术(SMT)，设置至少一芯片元件110于暂时载板170上，其中各芯片元件110单一芯片，其具有相对的第一主动表面110a1与第二主动表面110a2，第二主动表面110a2设于暂时载板170上。此外，芯片元件110包括导电层111，其位于第一主动表面110a1上，其中导电层111例如是接垫、走线、凸块、导电柱或其它电性接点。
如图9B所示，可采用例如是压缩成型、注射成型或转注成型，形成封装体120包覆芯片元件110，其中封装体120覆盖第一主动表面110a1。
如图9C所示，可采用例如是图案化技术，形成至少一贯孔120h1贯穿封装体120，其中贯孔120h1从封装体120的第一面120u延伸至第二面120b。上述图案化技术例如是微影工艺(photolithography)、化学蚀刻(chemical etching)、激光钻孔(laser drilling)或机械钻孔(mechanical drilling)
如图9C所示，可采用例如是上述图案化技术，形成至少一开孔120h2于封装体120，其中开孔120h2从封装体120的第一面120u延伸至第一主动表面110a1，以露出第一主动表面110a1。
如图9D所示，可采用例如是材料形成技术，形成第一导电件131、第二导电件132及第一导电层133，其中第一导电件131形成于贯孔120h1内、第二导电件132形成于开孔120h2内以电性连接第一主动表面110a1，而第一导电层133连接第一导电件131与第二导电件132。上述材料形成技术例如是化学气相沉积、无电镀法(electroless plating)、电解电镀(electrolytic plating)、印刷、旋涂、喷涂、溅镀(sputtering)或真空沉积法(vacuum deposition)
如图9E所示，移除暂时载板170，以露出第二主动表面110a2。
如图9F所示，可采用例如是上述材料形成技术，形成第二导电层134连接第一导电件131与露出的第二主动表面110a2，其中第二导电层134例如是接垫或走线。第一导电件131、第二导电件132及第一导电层133与第二导电层134构成连接件131。
如图9G所示，形成至少一电性接点140于第二主动表面110a2上的第二导电层134。接着，执行单一化步骤，利用切割方式，将图9G的结构形成至少一如图1所示的半导体封装件100。另一实施例中，单一化步骤亦可于电性接点140的形成步骤之前完成。
请参照图10A至10B，其绘示依照本发明一实施例的堆迭封装件的制造过程图。
如图10A所示，可采用例如是上述图案化技术及材料形成技术，形成重布层560覆盖图9G的连接件130，以形成一第一半导体封装件500’，其中重布层560包括图案化介电层561及图案化导电层562，其中图案化介电层561覆盖第一半导体封装件500’的连接件130且具有至少一开孔561h，而图案化导电层562形成于图案化介电层561的开孔561h内及图案化介电层561上表面561u上。图案化导电层562经由开孔561h电性连接于连接件130。另一实施例中，亦可省略重布层560。
如图10B所示，堆迭一第二半导体封装件500”于第一半导体封装件500'上，以形成图5所示堆迭结构500，其中第二半导体封装件500”的结构相似于图1的半导体封装件100，容此不再赘述。
请参照图11A至11G，其绘示依照本发明一实施例的半导体封装件的制造过程图。
如图11A所示，可采用例如是压缩成型、注射成型或转注成型，形成封装体120包覆芯片元件110，其中封装体120覆盖芯片元件110的第一主动表面110a1。
如图11B所示，可采用例如是磨削或蚀刻方法，移除封装体120的一部分，以露出第一主动表面110a1。本实施例中，导电层111预形成于芯片元件110上，其中导电层111例如是接垫、走线、凸块、导电柱或其它电性接点；然另一实施例中，导电层111可于移除封装体120的一部分的步骤后再形成于芯片元件110中。
如图11C所示，可采用例如是上述图案化技术，形成至少一贯孔120h1贯穿封装体120，其中贯孔120h1从封装体120的第一面120u延伸至第一面120b。
如图11D所示，可采用例如是上述材料形成技术，形成第一导电件131及第一导电层133，其中第一导电件131形成于贯孔120h1内，而第一导电层133连接第一导电件131与露出的第一主动表面110a1。
如图11E所示，移除暂时载板170，以露出芯片元件110的第二主动表面110a2。
如图11F所示，可采用例如是上述材料形成技术，形成第二导电层134连接第一导电件131与露出的第二主动表面110a2，其中第二导电层134例如是接垫或走线。第一导电件131、第一导电层133与第二导电层134构成连接件130。
如图11G所示，形成至少一电性接点140于第二主动表面110a2上的第二导电层134上。
然后，执行单一化步骤，利用切割方式，将图11G的结构形成至少一如图2所示的半导体封装件200。另一实施例中，单一化步骤亦可于电性接点140的形成步骤之前完成。
请参照图12A至12B，其绘示依照本发明另一实施例的堆迭封装件的制造过程图。
如图12A所示，可采用例如是表面贴合技术，设置中介层基板760于第一半导体封装件700'上，其中第一半导体封装件700’的结构相似于图2的半导体封装件200，容此不再赘述。
如图12B所示，可采用例如是表面贴合技术，设置第二半导体封装件700”于中介层基板760上，以形成如图7所示的堆迭封装件700，其中第二半导体封装件700”的结构相似于图2的半导体封装件200，容此不再赘述。
请参照图13A至13C，其绘示依照本发明另一实施例的半导体封装件的制造过程图。
如图13A所示，可采用例如是表面贴合技术，设置第一芯片211于暂时载板170上，其中第一芯片211具有相对的第二主动表面110a2与第一背面110b1，第一芯片211的第二主动表面110a2设于暂时载板170上。
如图13B所示，可采用例如是表面贴合技术，设置第二芯片212于第一芯片211上，其中第二芯片212具有相对的第一主动表面110a1与第二背面110b2，第二芯片212以第二背面110b2通过黏胶350连接于第一芯片211的第一背面110b1。第一芯片211与第二芯片212构成芯片元件210。
如图13C所示，可采用例如是压缩成型、注射成型或转注成型，形成封装体120包覆芯片元件210，其中封装体120覆盖第二芯片212的第一主动表面110a1。
接下来的步骤可采用相似于图1的半导体封装件100的制造方法，以形成图3的半导体封装件300。
以下说明形成堆迭封装件600(图6)的制造过程。半导体封装件300(图3)形成后，形成重布层560覆盖半导体封装件300的连接件130，以形成第一半导体封装件600’(图6)，其中重布层560的结构已于上述说明，容此不再赘述。然后，再堆迭第二半导体封装件600”(图6)于第一半导体封装件600’的重布层560上，以形成图6所示的堆迭封装件600。
请参照图14A至14D，其绘示依照本发明另一实施例的半导体封装件的制造过程图。
如图14A所示，可采用例如是表面贴合技术，设置第一芯片211于暂时载板170上，其中第一芯片211具有相对的第二主动表面110a2与第一背面110b1，第一芯片211的第二主动表面110a2设于暂时载板170上。
如图14B所示，可采用例如是表面贴合技术，设置第二芯片212于第一芯片211上，其中第二芯片212具有相对的第一主动表面110a1与第二背面110b2，第二芯片212以第二背面110b2通过黏胶350连接于第一芯片211的第一背面110b1上。第一芯片211与第二芯片212构成芯片元件210。
如图14C所示，可采用例如是压缩成型、注射成型或转注成型，形成封装体120包覆芯片元件210，其中封装体120覆盖第一主动表面110a1。
如图14D所示，可采用例如是磨削或蚀刻方法，移除封装体120的一部分，以露出第一主动表面110a1。本实施例中，导电层111可预形成于芯片元件210上，其中导电层111例如是接垫、走线、凸块、导电柱或其它电性接点；然另一实施例中，导电层111可于移除封装体120的一部分后再形成于芯片元件210中。
接下来的步骤可采用相似于图2的半导体封装件200的制造方法，以形成图4的半导体封装件400。
以下说明形成堆迭封装件800(图8)的制造过程。半导体封装件400(图4)形成后，形成重布层560覆盖半导体封装件400的连接件130，以形成第一半导体封装件800’(图8)，其中重布层560的结构已于上述说明，容此不再赘述。然后，再堆迭第二半导体封装件800”(图8)于第一半导体封装件800’的重布层560上，以形成图8所示的堆迭封装件800。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (19)

1.一种半导体封装件，包括：
一芯片元件，具有相对的一第一主动表面与一第二主动表面；
一封装体，包覆该芯片元件，且具有一贯孔；以及
一连接件，经由该贯孔电性连接该芯片元件的该第一主动表面与该第二主动表面并露出于该半导体封装件之外。
2.如权利要求1所述的半导体封装件，更包括：
一重布层，覆盖该连接件。
3.如权利要求1所述的半导体封装件，其中该芯片元件包括：
一第一芯片，具有相对的该第二主动表面与一第一背面；以及
一第二芯片，具有相对的该第一主动表面与一第二背面，该第二芯片以该第二背面连接于该第一芯片的该第一背面。
4.如权利要求1所述的半导体封装件，其中该封装体更具有一开孔，该开孔露出该第一主动表面，该连接件包括：
一第一导电件，形成于该贯孔内；
一第二导电件，形成于该开孔内；以及
一第一导电层，连接该第一导电件与该第二导电件。
5.如权利要求1所述的半导体封装件，其中该封装体露出该芯片元件的该第一主动表面，该连接件包括：
一第一导电件，形成于该贯孔内；以及
一第一导电层，连接该第一导电件与该第一主动表面。
6.如权利要求1所述的半导体封装件，其中该封装体露出该芯片元件的该第二主动表面，该连接件包括：
一第一导电件，形成于该贯孔内；以及
一第二导电层，连接该第一导电件与该第二主动表面。
7.一种堆迭封装件，包括：
一第一半导体封装件及一第二半导体封装件，各包括：
一芯片元件，具有相对的一第一主动表面与一第二主动表面；
一封装体，包覆该芯片元件，且具有一贯孔；及
一连接件，经由该贯孔电性连接该芯片元件的该第一主动表面与该第二主动表面并露出于该第一半导体封装件或该第二半导体封装件之外；
其中，该第二半导体封装件的该芯片元件通过该第二半导体封装件的该连接件及该第一半导体封装件的该连接件电性连接于该第一半导体封装件的该芯片元件。
8.如权利要求7所述的堆迭封装件，其中该第一半导体封装件更包括一重布层覆盖该第一半导体封装件的该连接件，其中该第二半导体封装件的该芯片元件更通过该重布层电性连接于该第一半导体封装件的该芯片元件。
9.如权利要求8所述的堆迭封装件，其中该第一半导体封装件的该芯片元件包括：
一第一芯片，具有相对的该第二主动表面与一第一背面；及
一第二芯片，具有相对的该第一主动表面与一第二背面，该第二芯片以该第二背面连接于该第一芯片的该第一背面；
该第二半导体封装件的该芯片元件包括：
一第三芯片，具有相对的该第二主动表面与一第一背面；及
一第四芯片，具有相对的该第一主动表面与一第二背面，该第四芯片以该第二背面连接于该第三芯片的该第一背面；
其中，该第三芯片与该第四芯片中至少一者通过该第二半导体封装件的该连接件、该第一半导体封装件的该重布层及该第一半导体封装件的该连接件电性连接于该第一芯片与该第二芯片中至少一者。
10.如权利要求7所述的堆迭封装件，更包括：
一中介层基板，设于该第一半导体封装件与该第二半导体封装件之间；
其中，该第二半导体封装件的该芯片元件通过该第二半导体封装件的连接件、该中介层基板及该第一半导体封装件的该连接件电性连接于该第一半导体封装件的该芯片元件。
11.如权利要求10所述的堆迭封装件，其中该第一半导体封装件的该芯片元件包括：
一第一芯片，具有相对的该第二主动表面与一第一背面；及
一第二芯片，具有相对的该第一主动表面与一第二背面，该第二芯片以该第二背面连接于该第一芯片的该第一背面；以及该第二半导体封装件的该芯片元件包括：
一第三芯片，具有相对的该第二主动表面与一第一背面；及
一第四芯片，具有相对的该第一主动表面与一第二背面，该第四芯片以该第二背面连接于该第三芯片的该第一背面；
其中，该第三芯片与该第四芯片中至少一者通过该第二半导体封装件的该连接件、该中介层基板及该第一半导体封装件的该连接件电性连接于该第一芯片与该第二芯片中至少一者。
12.一种半导体封装件的制造方法，包括：
设置一芯片元件于一暂时载板上，其中该芯片元件具有相对的一第一主动表面与一第二主动表面，该第二主动表面设于该暂时载板上；
形成一封装体包覆该芯片元件；
形成一贯孔贯穿该封装体；
形成一连接件的一部分经由该贯孔电性连接该芯片元件的该第一主动表面；
移除该暂时载板，以露出该第二主动表面；以及
形成该连接件的另一部分电性连接该连接件的该部分与露出的该第二主动表面。
13.如权利要求12所述的制造方法，其中于形成该连接件的该部分经由该贯孔电性连接该芯片元件的该第一主动表面的该步骤中，该封装体覆盖该第一主动表面。
14.如权利要求13所述的制造方法，其中于形成该连接件的该部分经由该贯孔电性连接该芯片元件的该第一主动表面的该步骤后，该制造方法更包括：
移除该封装体的一部分，以露出该第一主动表面。
15.如权利要求14所述的制造方法，其中于形成该连接件的该部分经由该贯孔电性连接该芯片元件的该第一主动表面的该步骤包括：
形成一第一导电件形成于该贯孔内；以及
形成一第一导电层连接该第一导电件与露出的该第一主动表面。
16.如权利要求12所述的制造方法，其中设置该芯片元件于该暂时载板上的该步骤包括：
设置一第一芯片于该暂时载板上，其中该第一芯片具有相对的该第二主动表面与一第一背面；以及
设置一第二芯片于该第一芯片，其中该第二芯片具有相对的该第一主动表面与一第二背面，该第二芯片以该第二背面连接于该第一芯片的该第一背面。
17.如权利要求12所述的制造方法，更包括：
形成一重布层覆盖该连接件。
18.如权利要求12所述的制造方法，更包括：
形成一开孔于该封装体，其中该开孔露出该第一主动表面；于形成该连接件的该部分经由该贯孔电性连接该芯片元件的该第一主动表面的该步骤包括：
形成一第一导电件形成于该贯孔内；
形成一第二导电件于该开孔内；以及
形成一第一导电层连接该第一导电件与该第二导电件。
19.如权利要求12所述的制造方法，其中于形成该连接件的该另一部分于该芯片元件的该第二主动表面的该步骤中，该连接件的该另一部分一第二导电层。
CN2012102593500A 2012-07-18 2012-07-18 半导体封装件、应用其的堆迭封装件及其制造方法 Pending CN102751254A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2012102593500A CN102751254A (zh) 2012-07-18 2012-07-18 半导体封装件、应用其的堆迭封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2012102593500A CN102751254A (zh) 2012-07-18 2012-07-18 半导体封装件、应用其的堆迭封装件及其制造方法

Publications (1)

Publication Number Publication Date
CN102751254A true CN102751254A (zh) 2012-10-24

Family

ID=47031315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012102593500A Pending CN102751254A (zh) 2012-07-18 2012-07-18 半导体封装件、应用其的堆迭封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN102751254A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035591A (zh) * 2012-12-28 2013-04-10 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN103915414A (zh) * 2012-12-31 2014-07-09 英特尔移动通信有限责任公司 倒装芯片晶片级封装及其方法
CN105321902A (zh) * 2014-07-11 2016-02-10 矽品精密工业股份有限公司 封装结构及其制法
CN106601699A (zh) * 2016-12-22 2017-04-26 深圳中科四合科技有限公司 一种分立器件的封装方法及分立器件
CN106783631A (zh) * 2016-12-22 2017-05-31 深圳中科四合科技有限公司 一种二极管的封装方法及二极管
CN106783632A (zh) * 2016-12-22 2017-05-31 深圳中科四合科技有限公司 一种三极管的封装方法及三极管
CN110085558A (zh) * 2018-01-26 2019-08-02 力成科技股份有限公司 密封材料组合物、半导体封装及其制造方法
US11296042B2 (en) 2016-12-22 2022-04-05 Shenzhen Siptory Technologies Co., Ltd Triode packaging method and triode
CN117479550A (zh) * 2023-12-27 2024-01-30 中诚华隆计算机技术有限公司 一种芯片封装结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624889A (zh) * 1997-09-29 2005-06-08 株式会社日立制作所 半导体器件及其制造方法
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
CN101587875A (zh) * 2008-05-21 2009-11-25 财团法人工业技术研究院 具垂直电性导通的三维堆叠芯片封装结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624889A (zh) * 1997-09-29 2005-06-08 株式会社日立制作所 半导体器件及其制造方法
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
CN101587875A (zh) * 2008-05-21 2009-11-25 财团法人工业技术研究院 具垂直电性导通的三维堆叠芯片封装结构及其制造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035591A (zh) * 2012-12-28 2013-04-10 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN103035591B (zh) * 2012-12-28 2016-12-28 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN103915414A (zh) * 2012-12-31 2014-07-09 英特尔移动通信有限责任公司 倒装芯片晶片级封装及其方法
DE102013113469B4 (de) 2012-12-31 2023-04-27 Tahoe Research, Ltd. Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
CN105321902A (zh) * 2014-07-11 2016-02-10 矽品精密工业股份有限公司 封装结构及其制法
CN106601699A (zh) * 2016-12-22 2017-04-26 深圳中科四合科技有限公司 一种分立器件的封装方法及分立器件
CN106783631A (zh) * 2016-12-22 2017-05-31 深圳中科四合科技有限公司 一种二极管的封装方法及二极管
CN106783632A (zh) * 2016-12-22 2017-05-31 深圳中科四合科技有限公司 一种三极管的封装方法及三极管
US11296042B2 (en) 2016-12-22 2022-04-05 Shenzhen Siptory Technologies Co., Ltd Triode packaging method and triode
CN110085558A (zh) * 2018-01-26 2019-08-02 力成科技股份有限公司 密封材料组合物、半导体封装及其制造方法
CN117479550A (zh) * 2023-12-27 2024-01-30 中诚华隆计算机技术有限公司 一种芯片封装结构及其制造方法
CN117479550B (zh) * 2023-12-27 2024-03-22 中诚华隆计算机技术有限公司 一种芯片封装结构及其制造方法

Similar Documents

Publication Publication Date Title
US10985031B2 (en) Semiconductor device and manufacturing method thereof
CN102751254A (zh) 半导体封装件、应用其的堆迭封装件及其制造方法
CN103681367B (zh) 封装方法和封装器件
CN106206409B (zh) 堆叠电子装置及其制造方法
US8859912B2 (en) Coreless package substrate and fabrication method thereof
TWI556400B (zh) 堆疊式扇出半導體晶片
CN103579169B (zh) 半导体封装及半导体封装基座的制造方法
TWI538137B (zh) 具有單側基板設計的半導體封裝及其製造方法
TWI715567B (zh) 晶片封裝
TW201733058A (zh) 重佈線路結構
JP2012253392A (ja) モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法
CN110233112A (zh) 电子封装件及其制法
US20160189983A1 (en) Method and structure for fan-out wafer level packaging
EP3147942B1 (en) Semiconductor package, semiconductor device using the same and manufacturing method thereof
CN105895623B (zh) 用于半导体封装件的衬底设计及其形成方法
CN106169428A (zh) 用于减缓电磁干扰的芯片封装结构及封装方法
CN107403785B (zh) 电子封装件及其制法
CN111799230A (zh) 半导体封装件
CN101477980A (zh) 具有减小尺寸的堆叠晶片水平封装
CN104396008A (zh) 半导体封装衬底、使用半导体封装衬底的封装系统及用于制造封装系统的方法
US10014242B2 (en) Interposer substrate and method of fabricating the same
US9147670B2 (en) Functional spacer for SIP and methods for forming the same
CN112420641A (zh) 一种功率元件封装结构及其制备方法
US8519524B1 (en) Chip stacking structure and fabricating method of the chip stacking structure
CN109841605A (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121024