JP2014057065A - Ｔｓｖ構造を備える集積回路素子及びその製造方法 - Google Patents

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Abstract

【課題】金属イオンが半導体基板の内部に拡散する現象を防止できるＴＳＶ構造を備える集積回路素子及びその製造方法を提供する。
【解決手段】本発明の集積回路素子は、半導体構造物と、半導体構造物を貫通するＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造と、を備え、ＴＳＶ構造は、導電性プラグと、導電性プラグと離隔して配置され、導電性プラグを取り囲む第１導電性バリア膜と、導電性プラグと第１導電性バリア膜との間に介在する絶縁薄膜と、を備える。
【選択図】図１Ａ

Description

本発明は、集積回路素子及びその製造方法に係り、より詳細には、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造を備える集積回路素子及びその製造方法に関する。
一つの半導体パッケージ内に複数の半導体チップを搭載する３Ｄ（３−ｄｉｍｅｎｓｉｏｎａｌ）パッケージの開発が活発になることで、基板又はダイ（ｄｉｅ）を貫通して垂直に電気的接続を形成するＴＳＶ技術が非常に重要に認識されている。３Ｄパッケージの性能及び信頼度を高めるためには、Ｃｕコンタクトプラグを備えるＴＳＶ構造でＣｕ拡散現象による問題点を解決し、安定した動作特性及び高い信頼性を提供できる素子の形成技術が必要である。
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、半導体基板を貫通するＴＳＶ構造において、ＴＳＶ構造を構成する金属プラグと半導体基板との電位差によってＴＳＶ構造から金属イオンが半導体基板の内部に拡散する現象を防止できる構造を有する集積回路素子を提供することにある。
また、本発明の目的は、ＴＳＶ構造を構成する金属プラグと半導体基板との電位差によってＴＳＶ構造から金属イオンが半導体基板の内部に拡散する現象を防止できる構造を有する集積回路素子の製造方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による集積回路素子は、半導体構造物と、前記半導体構造物を貫通するＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造と、を備え、前記ＴＳＶ構造は、導電性プラグと、前記導電性プラグと離隔して配置され、前記導電性プラグを取り囲む第１導電性バリア膜と、前記導電性プラグと前記第１導電性バリア膜との間に介在する絶縁薄膜と、を備える。
上記目的を達成するためになされた本発明の他の態様による集積回路素子は、接続端子を有するパッケージ基板と、前記パッケージ基板上に積層され、半導体基板及び前記半導体基板を貫通するＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造を備える少なくとも一つの半導体チップと、を備え、前記ＴＳＶ構造は、前記接続端子に連結される導電性プラグと、前記導電性プラグと離隔して前記導電性プラグを取り囲み、前記接続端子に連結される第１導電性バリア膜と、前記導電性プラグと前記第１導電性バリア膜との間に介在する絶縁薄膜と、を備える。
上記目的を達成するためになされた本発明の更に他の態様による集積回路素子は、第１部分及び第２部分を備える半導体構造物と、前記半導体構造物の前記第１部分と前記第２部分との間に位置するビア構造と、を備え、前記ビア構造は、導電性プラグと、前記導電性プラグと離隔して配置された導電性バリア膜と、前記導電性プラグと前記導電性バリア膜との間に介在する絶縁層と、を備える。
上記目的を達成するためになされた本発明の一態様による集積回路素子の製造方法は、半導体構造物にビアホールを形成する段階と、前記ビアホールの内壁を覆うビア絶縁膜を形成する段階と、前記ビアホール内で前記ビア絶縁膜上に第１導電性バリア膜を形成する段階と、前記ビアホール内で前記第１導電性バリア膜上に絶縁薄膜を形成する段階と、前記ビアホール内で前記絶縁薄膜上に、前記第１導電性バリア膜と離隔する導電性プラグを形成する段階と、を有する。
上記目的を達成するためになされた本発明の他の態様による集積回路素子の製造方法は、半導体基板内にビアホールを形成する段階と、前記ビアホールの内壁を覆うビア絶縁膜を形成する段階と、前記ビアホール内で前記ビア絶縁膜上に、導電性プラグ、前記導電性プラグと離隔して前記導電性プラグを取り囲む第１導電性バリア膜、及び前記導電性プラグと前記第１導電性バリア膜との間に介在する絶縁薄膜を備えるＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造を形成する段階と、前記導電性プラグの一端から前記第１導電性バリア膜の一端まで延びる第１導電層を前記ＴＳＶ構造の一側に形成する段階と、を有する。
本発明のＴＳＶ構造を備える集積回路素子は、絶縁薄膜を介して離隔する金属プラグ及び導電性バリア膜を備える。ＴＳＶ構造において、金属プラグ及び導電性バリア膜に連結される配線を通じてＴＳＶ構造に電圧が印加される時、金属プラグ及び導電性バリア膜が互いに等電位になる。これによって、ＴＳＶ構造の金属プラグと半導体基板との間に電位差が発生する場合にも、金属プラグの周りには金属プラグと等電位を有する導電性バリアが存在するため、ＴＳＶ構造から半導体基板内部への金属イオンの拡散を電気的に遮蔽することができる。
本発明の一実施形態による集積回路素子を示す断面図である。 本発明の他の実施形態による集積回路素子を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を説明するフローチャートである。 本発明の他の実施形態による集積回路素子の製造方法を説明するフローチャートである。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。 本発明の他の実施形態による集積回路素子の要部構成を示す断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す断面図である。 本発明の他の実施形態による集積回路素子の要部構成を示す断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す断面図である。 本発明の他の実施形態による集積回路素子の要部構成を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の製造方法を示す断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す平面図である。 本発明の一実施形態による集積回路素子の要部構成を示すブロック図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同じ構成要素については同じ参照符号を付け、これらについての重複する説明は省略する。
本発明の実施形態は、当業者に本発明をより完全に説明するために提供するものであり、以下の実施形態は、多様な他の形態に変形され、本発明の範囲が以下の実施形態に限定されるものではない。むしろ、これらの実施形態は、本開示をより充実且つ完全にし、当業者に本発明の思想を完全に伝達するために提供するものである。
本明細書で、第１、第２などの用語を、多様な部材、領域、層、部位、及び／又は構成要素を説明するために使用するが、これらの部材、部品、領域、層、部位、及び／又は構成要素を、これらの用語によって限定してはならない。これらの用語は、特定順序や上下又は優劣を意味せず、一つの部材、領域、部位、又は構成要素を他の部材、領域、部位又は構成要素と区別するために使用する。従って、以下で述べる第１部材、領域、部位又は構成要素は、本発明の思想を逸脱せずに第２部材、領域、部位又は構成要素と称することができる。例えば、本発明の権利範囲を逸脱せずに第１構成要素は第２構成要素と称し、同様に第２構成要素も第１構成要素と称する。
特に定義しない限り、ここで使用する全ての用語は、技術用語と科学用語を初めとして当業者が共通的に理解しているものと同じ意味を有する。また、通常的に使用する予め定義された用語は、このような技術の脈絡でこれらが意味するものと一貫した意味を有するとして解釈しなければならず、ここで明示的に定義しない限り、過度に形式的な意味と解釈してはならない。
ある実施形態が異なって具現可能な場合に、特定の工程順序は、説明する順序と異なって行われ得る。例えば、連続して説明する２つの工程が実質的に同時に行われることもあり、説明する順序と逆の順序で行われることもある。
図面において、例えば、製造技術及び／又は公差によって、図示した形状の変形が予想される。従って、本発明の実施形態は、本明細書に示した領域の特定形状に制限されると解釈してはならず、例えば、製造過程で生じる形状の変化を含むべきである。
図１Ａは、本発明の一実施形態による集積回路素子１０Ａを示す断面図である。
図１Ａを参照すると、集積回路素子１０Ａは、半導体構造物２０と、半導体構造物２０に形成されたビアホール２２を通じて半導体構造物２０を貫通するＴＳＶ構造３０Ａと、を備える。
ＴＳＶ構造３０Ａは、導電性プラグ３２と、導電性プラグ３２と離隔する位置で導電性プラグ３２を取り囲む第１導電性バリア膜３４と、を備える。導電性プラグ３２と第１導電性バリア膜３４との間には絶縁薄膜３６が介在する。
導電性プラグ３２は、半導体構造物２０を貫通する金属プラグ３２Ａと、金属プラグ３２Ａの外部側壁を取り囲みつつ半導体構造物２０を貫通する第２導電性バリア膜３２Ｂと、を備える。第２導電性バリア膜３２Ｂは、金属プラグ３２Ａと絶縁薄膜３６との間に介在する。一実施形態で、第２導電性バリア膜３２Ｂは省略され、金属プラグ３２Ａと絶縁薄膜３６とが直接接触する。
金属プラグ３２Ａは第１金属を含み、第１導電性バリア膜３４及び第２導電性バリア膜３２Ｂは、それぞれ第１金属とは異なる金属を含む。
一実施形態で、金属プラグ３２Ａは、Ｃｕ又はＷを含む。例えば、金属プラグ３２Ａは、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、Ｗ、又はＷ合金からなるが、これらに制限されるものではない。
金属プラグ３２Ａの側壁を取り囲む第２導電性バリア膜３２Ｂは、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、及びＮｉＢから選択される少なくとも一つの物質を含む単一膜又は多重膜で形成される。一実施形態で、第２導電性バリア膜３２Ｂは、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程又はＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によって形成される。他の実施形態で、第２導電性バリア膜３２Ｂは、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程によって形成されてもよい。
一実施形態で、第２導電性バリア膜３２Ｂは、ＴＳＶ構造３０Ａの長手方向に沿って均一な厚さを有する。ここで、ＴＳＶ構造３０Ａの長手方向は、半導体構造物２０の第１表面２０Ｔから、その反対側である第２表面２０Ｂまでの最短長手方向を意味する。本明細書で、ビアホール２２の長手方向とＴＳＶ構造３０Ａの長手方向とは同じ意味で使用する。
第１導電性バリア膜３４は、比較的低い配線抵抗を有する導電層で形成される。例えば、第１導電性バリア膜３４は、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、及びＲｕから選択される少なくとも一つを含む単一膜又は多重膜で形成される。例えば、第１導電性バリア膜３４は、ＴａＮ／Ｗ、ＴｉＮ／Ｗ、又はＷＮ／Ｗからなる多重膜で形成される。第１導電性バリア膜３４は、約５０〜１０００Åの厚さを有する。一実施形態で、第１導電性バリア膜３４は、ＴＳＶ構造３０Ａの長手方向に沿って均一な厚さを有する。第１導電性バリア膜３４は、ＡＬＤ工程又はＣＶＤ工程によって形成される。
絶縁薄膜３６は、導電性プラグ３２を取り囲むシリンダー型構造を有する。絶縁薄膜３６は、酸化膜、窒化膜、絶縁性金属酸化膜、高誘電膜、ポリマー、又はこれらの組み合わせからなる。絶縁薄膜３６は、ＴＳＶ構造３０Ａの長手方向に沿って均一な厚さを有する高密度薄膜で形成される。例えば、絶縁薄膜３６は、ＡＬＤ工程によって得られる薄膜で形成される。
絶縁薄膜３６は、シリコン酸化膜より高い誘電定数を有する高誘電膜で形成される。例えば、絶縁薄膜３６は、約１０〜２５の誘電定数を有する。一実施形態で、絶縁薄膜３６は、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリコン酸化物（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）、及び鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）から選択される少なくとも一つの物質からなる。
集積回路素子１０Ａは、半導体構造物２０と第１導電性バリア膜３４との間に介在するビア絶縁膜４０を更に備える。ビア絶縁膜４０は、半導体構造物２０とＴＳＶ構造３０Ａとを離隔させる。
ビア絶縁膜４０は、酸化膜、窒化膜、炭化膜、ポリマー、又はこれらの組み合わせからなる。一実施形態で、ビア絶縁膜４０を形成するためにＣＶＤ工程を用いる。ビア絶縁膜４０は、約５００〜２５００Åの厚さを有するように形成される。
絶縁薄膜３６は、第１導電性バリア膜３４を介してビア絶縁膜４０と離隔する。ＴＳＶ構造３０Ａ内の抵抗を最小化するために、絶縁薄膜３６の厚さはできるだけ薄く形成する。一実施形態で、絶縁薄膜３６の厚さはビア絶縁膜４０の厚さより更に薄い。一実施形態で、絶縁薄膜３６は、約５０〜１０００Åの厚さを有する。
半導体構造物２０の第１表面２０Ｔ上には、導電性プラグ３２の一端３２Ｔ及び第１導電性バリア膜３４の一端３４Ｔにそれぞれ当接する第１導電層５２が形成される。半導体構造物２０の第２表面２０Ｂ上には、導電性プラグ３２の他端３２Ｌ及び第１導電性バリア膜３４の他端３４Ｌにそれぞれ当接する第２導電層５４が形成される。ＴＳＶ構造３０Ａに電圧が印加される時、導電性プラグ３２及び第１導電性バリア膜３４が互いに等電位になるように、導電性プラグ３２及び第１導電性バリア膜３４は、それぞれ第１導電層５２及び第２導電層５４を介して互いに電気的に連結される。
第１導電層５２及び第２導電層５４は、それぞれ金属からなる。導電性プラグ３２及び第１導電性バリア膜３４がそれぞれ第１導電層５２及び第２導電層５４に連結されるため、第１導電層５２及び第２導電層５４のうちのいずれか一つの導電層から導電性プラグ３２に供給される電圧は、導電性プラグ３２及び第１導電性バリア膜３４に同時に供給され、導電性プラグ３２及び第１導電性バリア膜３４は等電位状態になる。例えば、導電性プラグ３２がＣｕイオンのように電位差によって容易に拡散する金属イオンを含む場合、絶縁薄膜３６を介して導電性プラグ３２と等電位を有する第１導電性バリア膜３４が導電性プラグ３２を取り囲むため、導電性プラグ３２から金属イオンが電位差によって半導体構造物２０の内部に拡散することを電気的に遮蔽する。従って、金属イオンが電位差によって半導体構造物２０の内部に拡散することで発生する問題、例えばトランジスタなどの単位素子の動作特性の劣化、ビア絶縁膜４０の内部まで拡散した金属イオンがビア絶縁膜４０内でトラップサイトとして作用することで引き起こされるＴＳＶ構造３０Ａの信頼性低下などの問題点を防止できる。
一実施形態で、半導体構造物２０は、半導体基板、例えばシリコン基板で形成される。そして、ＴＳＶ構造３０Ａは、半導体基板によって取り囲まれる側壁を有する。
他の実施形態で、半導体構造物２０は、半導体基板と、半導体基板を覆う層間絶縁膜とを備える。ＴＳＶ構造３０Ａを構成する導電性プラグ３２、絶縁薄膜３６、及び第１導電性バリア膜３４は、それぞれ半導体基板及び層間絶縁膜を貫通する。ＴＳＶ構造３０Ａは、半導体基板によって取り囲まれる側壁部分と、層間絶縁膜によって取り囲まれる側壁部分とを有する。
更に他の実施形態で、半導体構造物２０は、半導体基板と、半導体基板を覆う層間絶縁膜と、層間絶縁膜を覆う金属層間絶縁膜と、を備える。ＴＳＶ構造３０Ａを構成する導電性プラグ３２、絶縁薄膜３６、第１導電性バリア膜３４は、それぞれ半導体基板、層間絶縁膜、金属層間絶縁膜を貫通する。そして、ＴＳＶ構造３０Ａの導電性プラグ３２、絶縁薄膜３６、及び第１導電性バリア膜３４は、半導体基板によって取り囲まれる側壁部分と、層間絶縁膜によって取り囲まれる側壁部分と、金属層間絶縁膜によって取り囲まれる側壁部分とを有する。
図１Ｂは、本発明の他の実施形態による集積回路素子１０Ｂを示す断面図である。図１Ｂで、図１Ａと同じ参照符号は同一部材を示し、従って、ここではこれらについての詳細な説明は省略する。
図１Ｂを参照すると、集積回路素子１０Ｂは、半導体構造物２０と、半導体構造物２０に形成されたビアホール２２を通じて半導体構造物２０を貫通するＴＳＶ構造３０Ｂと、を備える。
ＴＳＶ構造３０Ｂは、導電性プラグ６２、導電性プラグ６２と離隔する位置で導電性プラグ６２を取り囲む第１導電性バリア膜３４、及び導電性プラグ６２と第１導電性バリア膜３４との間に介在する絶縁薄膜３６と、を備える。
導電性プラグ６２は、半導体構造物２０を貫通する金属プラグ６２Ａと、金属プラグ６２Ａの外部側壁を取り囲みつつ半導体構造物２０を貫通する第２導電性バリア膜６２Ｂと、を備える。
第１導電性バリア膜３４は、半導体構造物２０の第１表面２０Ｔから第２表面２０Ｂに至るまで、ＴＳＶ構造３０Ｂの長手方向に沿って均一な厚さを有する。例えば、第１導電性バリア膜３４は、約５０〜１０００Åの範囲内から選択される厚さを有する。このように、ビアホール２２の長手方向に沿って均一な厚さを有する第１導電性バリア膜３４を形成するために、ＡＬＤ工程を用いる。
第２導電性バリア膜６２Ｂは、半導体構造物２０の第１表面２０Ｔ側から第２表面２０Ｂ側に近くなるほど徐々に薄くなる厚さを有する。例えば、第２導電性バリア膜６２Ｂは、ビアホール２２内で半導体構造物２０の第１表面２０Ｔ側入口付近では約１００〜１０００Åの第１厚さＤ１を有し、ビアホール２２内で半導体構造物２０の第２表面２０Ｂ側入口付近では約０〜５０Åの第２厚さＤ２を有する。このようにビアホール２２の長手方向に沿って可変的な厚さを有する第２導電性バリア膜６２Ｂを形成するために、ＰＶＤ工程を用いる。
図２は、本発明の一実施形態による集積回路素子の製造方法を説明するフローチャートである。以下の説明で、図１Ａ及び図１Ｂを参照して説明した構成要素については重複説明を省略する。
図１Ａ及び図１Ｂと図２を参照すると、工程７２で、半導体構造物２０にビアホール２２を形成する。
工程７４で、ビアホール２２の内壁を覆うビア絶縁膜４０を形成する。ビア絶縁膜４０を形成するために、低温ＣＶＤ工程又はＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）工程を行う。
工程７６で、ビアホール２２内でビア絶縁膜４０上に第１導電性バリア膜３４を形成する。第１導電性バリア膜３４を形成するために、比較的低温で均一な厚さを有する低抵抗の高密度薄膜を形成できるＡＬＤ工程又はＣＶＤ工程を用いる。第１導電性バリア膜３４は、半導体構造物２０の第１表面２０Ｔから第２表面２０Ｂに至るまでビアホール２２の長手方向に沿って均一な厚さを有するように形成される。
工程７８で、ビアホール２２内で第１導電性バリア膜３４上に絶縁薄膜３６を形成する。絶縁薄膜３６は、ビア絶縁膜４０より薄い厚さを有するように形成される。絶縁薄膜３６を形成するために、ＡＬＤ工程又はＣＶＤ工程を用いる。
工程８０で、ビアホール２２内で絶縁薄膜３６上に、第１導電性バリア膜３４と離隔する導電性プラグ３２又は６２を形成する。
一実施形態で、図１Ａに例示したように、ビアホール２２の長手方向に沿って均一な厚さを有する第２導電性バリア膜３２Ｂと、第２導電性バリア膜３２Ｂ上に残されたビアホール２２の空間を満たす金属プラグ３２Ａと、を備える導電性プラグ３２を形成する。
他の実施形態で、図１Ｂに例示したように、ビアホール２２の長手方向に沿って可変的な厚さを有する第２導電性バリア膜６２Ｂと、第２導電性バリア膜６２Ｂ上に残されたビアホール２２の空間を満たす金属プラグ６２Ａと、を備える導電性プラグ６２を形成する。
図３は、本発明の他の実施形態による集積回路素子の製造方法を説明するフローチャートである。以下の説明で、図１Ａ及び図１Ｂを参照して説明した構成要素については重複説明を省略する。
図１Ａ及び図１Ｂと図３を参照すると、工程８２で、半導体基板にビアホール２２を形成する。半導体基板は、図１Ａ及び図１Ｂに例示した半導体構造物２０を構成する。
工程８４で、図２の工程７４と同じ方法で、ビアホール２２の内壁を覆うビア絶縁膜４０を形成する。
工程８６で、ビアホール２２内でビア絶縁膜４０上にＴＳＶ構造３０Ａ又は３０Ｂを形成する。
一実施形態で、図１Ａに例示したように、ビアホール２２の長手方向に沿って均一な厚さを有する第２導電性バリア膜３２Ｂを備える導電性プラグ３２、導電性プラグ３２と離隔する位置で導電性プラグ３２を取り囲む第１導電性バリア膜３４、及び導電性プラグ３２と第１導電性バリア膜３４との間に介在する絶縁薄膜３６を備えるＴＳＶ構造３０Ａを形成する。
他の実施形態で、図１Ｂに例示したように、ビアホール２２の長手方向に沿って可変的な厚さを有する第２導電性バリア膜６２Ｂを備える導電性プラグ６２、導電性プラグ６２と離隔する位置で導電性プラグ６２を取り囲む第１導電性バリア膜３４、及び導電性プラグ６２と第１導電性バリア膜３４との間に介在する絶縁薄膜３６を備えるＴＳＶ構造３０Ｂを形成する。
工程８８で、導電性プラグ３２又は６２の一端３２Ｔ又は６２Ｔ及び第１導電性バリア膜３４の一端３４Ｔにそれぞれ当接するように、導電性プラグ３２又は６２から第１導電性バリア膜３４まで延びる第１導電層５２を半導体基板上に形成する。
一実施形態で、導電性プラグ３２又は６２の他端３２Ｌ又は６２Ｌ及び第１導電性バリア膜３４の他端３４Ｌにそれぞれ当接するように、導電性プラグ３２又は６２から第１導電性バリア膜３４まで延びる第２導電層５４を半導体基板上に更に形成する。
以下、図１Ａ及び図１Ｂに例示した集積回路素子１０Ａ、１０Ｂと、図２及び図３にそれぞれ例示した集積回路素子の製造方法について、更に具体的な例を挙げて詳細に説明する。
図４Ａ〜図４Ｎは、本発明の一実施形態による集積回路素子１００（図４Ｎ参照）の製造方法を工程順に示す断面図である。
図４Ａを参照すると、基板１０２上にＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造１１０を形成し、ＦＥＯＬ構造１１０上に第１研磨停止層１２０を形成した後、第１研磨停止層１２０上にマスクパターン１２２を形成する。マスクパターン１２２には、第１研磨停止層１２０の上面を一部露出させるホール１２２Ｈが形成される。
一実施形態で、基板１０２は、半導体ウェーハである。少なくとも一実施形態で、基板１０２はシリコン（Ｓｉ）を含む。他の実施形態で、基板１０２はゲルマニウム（Ｇｅ）のような半導体元素、或いは炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、及びリン化インジウム（ＩｎＰ）などの化合物半導体を含む。少なくとも一つの実施形態で、基板１０２は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有する。例えば、基板１０２は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を備える。一実施形態で、基板１０２は、導電領域、例えば不純物がドーピングされたウェル又は不純物がドーピングされた構造物を含む。また、基板１０２は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有する。
ＦＥＯＬ構造１１０は、多様な種類の複数の個別素子１１２及び層間絶縁膜１１４を備える。複数の個別素子１１２は、多様な微細電子素子、例えばＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）などのイメージセンサー、ＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含む。複数の個別素子１１２は、基板１０２の導電領域に電気的に連結される。また、複数の個別素子１１２は、それぞれ層間絶縁膜１１４によって隣接する他の個別素子と電気的に分離される。
一実施形態で、第１研磨停止層１２０は、シリコン窒化膜で形成される。第１研磨停止層１２０は、約２００〜１０００Åの厚さを有するように形成される。第１研磨停止層１２０を形成するためにＣＶＤ工程を用いる。
マスクパターン１２２は、フォトレジスト材料からなる。
図４Ｂを参照すると、マスクパターン１２２（図４Ａ参照）をエッチングマスクとして用いて第１研磨停止層１２０及び層間絶縁膜１１４をエッチングし、次いで基板１０２をエッチングしてビアホール１３０を形成する。ビアホール１３０は、基板１０２に所定深さで形成された第１ホール１３２と、第１ホール１３２に連通するように層間絶縁膜１１４を貫通して形成された第２ホール１３４と、を備える。
ビアホール１３０を形成するために、異方性エッチング工程又はレーザードリリング技術を用いる。一実施形態で、ビアホール１３０は、基板１０２で約１０μｍ又はそれ以下の幅（１３０Ｗ）を有するように形成される。一実施形態で、ビアホール１３０は、層間絶縁膜１１４の上面から約５０〜１００μｍの深さ（１３０Ｄ）を有するように形成される。しかし、ビアホール１３０の幅及び深さは上記の例に制限されるものではなく、必要に応じて多様な寸法で形成される。ビアホール１３０の第１ホール１３２部分で基板１０２が露出し、ビアホール１３０の第２ホール１３４部分で層間絶縁膜１１４が露出する。
ビアホール１３０が形成された後、マスクパターン１２２を除去して第１研磨停止層１２０の上面を露出させる。
図４Ｃを参照すると、ビアホール１３０の内部側壁及び底面を覆うビア絶縁膜１４０を形成する。
ビア絶縁膜１４０は、ビアホール１３０の内部に露出する基板１０２の表面及び層間絶縁膜１１４の表面と第１研磨停止層１２０の表面とを均一な厚さで覆うように形成される。一実施形態で、ビア絶縁膜１４０は、酸化膜、窒化膜、炭化膜、ポリマー、又はこれらの組み合わせからなる。一実施形態で、ビア絶縁膜１４０を形成するために、低温ＣＶＤ工程又はＰＥＣＶＤ工程を用いる。ビア絶縁膜１４０は、約１５００〜２５００Åの厚さを有するように形成される。
図４Ｄを参照すると、ビアホール１３０の内部及び外部で、ビア絶縁膜１４０上に第１導電性バリア膜１４４を形成する。
第１導電性バリア膜１４４は、ビアホール１３０内でシリンダー型構造を有する。一実施形態で、第１導電性バリア膜１４４は、比較的低い配線抵抗を有する導電層で形成される。例えば、第１導電性バリア膜１４４は、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、及びＲｕから選択される少なくとも一つを含む単一膜又は多重膜で形成される。例えば、第１導電性バリア膜１４４は、ＴａＮ／Ｗ、ＴｉＮ／Ｗ、又はＷＮ／Ｗからなる多重膜で形成される。第１導電性バリア膜１４４は、約５０〜１０００Åの厚さを有するように形成される。
図４Ｄに例示したように、第１導電性バリア膜１４４は、ビアホール１３０の内部側壁を均一な厚さで覆うように形成される。このために、第１導電性バリア膜１４４を、ＡＬＤ工程又はＣＶＤ工程を用いて形成する。
図４Ｅを参照すると、ビアホール１３０の内部及び外部で、第１導電性バリア膜１４４上に絶縁薄膜１４６を形成する。
絶縁薄膜１４６は、ビアホール１３０の内部側壁を均一な厚さで覆う高密度薄膜で形成される。絶縁薄膜は、ＡＬＤ工程又はＣＶＤ工程を用いて形成される。絶縁薄膜１４６は、約５０〜１０００Åの厚さを有するように形成される。
絶縁薄膜１４６は、ビアホール１３０内でシリンダー型構造を有する。絶縁薄膜１４６は、酸化膜、窒化膜、金属酸化膜、高誘電膜、ポリマー、又はこれらの組み合わせからなる。絶縁薄膜１４６を構成する材料についての詳細な事項は、図１Ａを参照して絶縁薄膜３６について説明したところを参照する。
図４Ｆを参照すると、ビアホール１３０の内部及び外部で、絶縁薄膜１４６上に第２導電性バリア膜１５２を形成する。
第２導電性バリア膜１５２を形成するために、ＰＶＤ工程又はＣＶＤ工程を用いる。
第２導電性バリア膜１５２は、図１Ａに例示した第２導電性バリア膜３２Ｂと同様に、ビアホール１３０の長手方向に沿って均一な厚さを有するように形成される。しかし、これに限定されるものではない。他の実施形態で、図１Ｂに例示した第２導電性バリア膜６２Ｂと同様に、ビアホール１３０の入口側からビアホール１３０の底面に近くなるほど徐々に薄くなる厚さを有するように形成される。例えば、第２導電性バリア膜１５２は、ビアホール１３０の内部で、ビアホール１３０の入口側では約１００〜１０００Åの厚さを有し、ビアホール１３０の底面付近では約０〜５０Åの厚さを有するように形成される。このようなビアホール１３０の長手方向に沿って可変的な厚さを有する第２導電性バリア膜１５２を形成するために、ＰＶＤ工程を用いる。
第２導電性バリア膜１５２は、一種類の物質からなる単一膜又は少なくとも二種類の物質を含む多重膜で形成される。一実施形態で、第２導電性バリア膜１５２は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、及びＮｉＢから選択される少なくとも一つの物質を含む。
図４Ｇを参照すると、第２導電性バリア膜１５２上に、ビアホール１３０の残された空間を満たす金属膜１５４を形成する。
金属膜１５４は、ビアホール１３０の内部及び外部で第２導電性バリア膜１５２を覆うように形成される。
一実施形態で、金属膜１５４を形成するために電気メッキ工程を用いる。更に具体的に説明すると、先ず、第２導電性バリア膜１５２の表面に金属シード層（図示せず）を形成した後、電気メッキ工程によって金属シード層から金属膜を成長させ、第２導電性バリア膜１５２上にビアホール１３０を満たす金属膜１５４を形成する。金属シード層は、Ｃｕ、Ｃｕ合金、Ｃｏ、Ｎｉ、Ｒｕ、Ｃｏ／Ｃｕ、又はＲｕ／Ｃｕからなる。金属シード層を形成するためにＰＶＤ工程を用いる。金属膜１５４の主な材料は、Ｃｕ又はＷからなる。一実施形態で、金属膜１５４は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、Ｗ、又はＷ合金からなるが、こられに制限されるものではない。電気メッキ工程は、それぞれ約１０〜６５℃の温度下で行われる。例えば、電気メッキ工程は、それぞれ常温で行われてもよい。金属膜１５４が形成された後、必要に応じて、金属膜１５４が形成された結果物を約１５０〜４５０℃の温度下でアニーリングする。
図４Ｈを参照すると、第１研磨停止層１２０をストッパとして用いて、金属膜１５４を備える図４Ｆの結果物をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程によって研磨し、第１研磨停止層１２０を露出させる。
その結果、ビア絶縁膜１４０、第１導電性バリア膜１４４、絶縁薄膜１４６、第２導電性バリア膜１５２、及び金属膜１５４のうちのビアホール１３０の外部にある部分は除去され、ビアホール１３０内で第２導電性バリア膜１５２上には、金属膜１５４の一部である金属プラグ１５４Ａが残る。第２導電性バリア膜１５２及び金属プラグ１５４Ａで構成される導電性プラグ１５６は、ビアホール１３０内で絶縁薄膜１４６を介して第１導電性バリア膜１４４と離隔する。
図４Ｉを参照すると、ビアホール１３０内に金属プラグ１５４Ａが形成された結果物を熱処理する。その結果、金属プラグ１５４Ａを構成する金属粒子が熱処理によって成長し、金属プラグ１５４Ａの露出表面でラフネス（ｒｏｕｇｈｎｅｓｓ）が劣化する。熱処理によって成長した金属粒子のうちのビアホール１３０の外部に突出した部分を、ＣＭＰ工程によって除去する。この時、第１研磨停止層１２０（図４Ｈ参照）も除去され、ＦＥＯＬ構造１１０の層間絶縁膜１１４の上面が露出する。
熱処理は、約４００〜５００℃の温度下で行われる。
ビアホール１３０内には、第１導電性バリア膜１４４、絶縁薄膜１４６、及び導電性プラグ１５６を備えるＴＳＶ構造１６０が残る。
図４Ｊを参照すると、ＴＳＶ構造１６０を備える図４Ｉの結果物を洗浄した後、層間絶縁膜１１４上に第２研磨停止層１６２、金属層間絶縁膜１６４、及び第３研磨停止層１６６を順次に形成し、これらをパターニングしてビアホール１３０の入口側でＴＳＶ構造１６０の上面及びその周辺を露出させる金属配線用ホール１６４Ｈを形成する。
第２研磨停止層１６２は、金属配線用ホール１６４Ｈを形成する時に、エッチングストッパとして用いられる。
金属配線用ホール１６４Ｈを通じて、ＴＳＶ構造１６０、ＴＳＶ構造１６０の外部側壁を包むビア絶縁膜１４０、及び層間絶縁膜１１４の一部が露出する。一実施形態で、金属配線用ホール１６４Ｈを通じてＴＳＶ構造１６０の上面のみが露出するように金属配線用ホール１６４Ｈを形成してもよい。
一実施形態で、金属層間絶縁膜１６４は、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）からなる。第２研磨停止層１６２及び第３研磨停止層１６６は、シリコン酸窒化膜で形成される。第２研磨停止層１６２、金属層間絶縁膜１６４、及び第３研磨停止層１６６のそれぞれの厚さは、必要に応じて任意に定められる。
図４Ｋを参照すると、金属配線用ホール１６４Ｈの内部に金属配線層１７２を形成する。
金属配線層１７２は、配線用バリア膜１７２Ａ及び配線用金属層１７２Ｂが順次に積層された構造を有する。
一実施形態で、金属配線層１７２を形成するために、先ず金属配線用ホール１６４Ｈの内部及び第３研磨停止層１６６（図４Ｊ参照）上に、配線用バリア膜１７２Ａの形成のための第１膜と、配線用金属層１７２Ｂの形成のための第２膜とを順次に形成した後、第３研磨停止層１６６をストッパとして用いて、第１膜及び第２膜が形成された結果物をＣＭＰ工程によって研磨し、第３研磨停止層１６６を除去して金属層間絶縁膜１６４の上面を露出させる。その結果、金属配線用ホール１６４Ｈの内部に配線用バリア膜１７２Ａ及び配線用金属層１７２Ｂが残る。
一実施形態で、配線用バリア膜１７２Ａは、Ｔｉ、ＴｉＮ、Ｔａ、及びＴａＮから選択される少なくとも一つの物質を含む。一実施形態で、配線用バリア膜１７２Ａを形成するためにＰＶＤ工程を用いる。配線用バリア膜１７２Ａは、約１０００〜１５００Åの厚さを有するように形成される。
一実施形態で、配線用金属層１７２ＢはＣｕを含む。配線用金属層１７２Ｂを形成するために、配線用バリア膜１７２Ａの表面にＣｕシード層を形成した後、電気メッキ工程によってＣｕシード層からＣｕ層を成長させ、Ｃｕ層が形成された結果物をアニーリングする工程を行う。
図４Ｌを参照すると、図４Ｊ及び図４Ｋを参照して説明した金属配線層１７２形成工程と同様の方法で、金属配線層１７２上に金属配線層１７２と同じ積層構造を有するコンタクトプラグ１７４を形成する。次いで、図４Ｊ及び図４Ｋを参照して説明した金属配線層１７２の形成工程とコンタクトプラグ１７４の形成工程とを交互に複数回行い、複数の金属配線層１７２及び複数のコンタクトプラグ１７４が一つずつ交互に連結される貫通電極用多層配線パターン１７６を形成する。
一実施形態で、多層配線パターン１７６が形成される時、基板１０２上の他の領域でも、複数の金属配線層１７２及び複数のコンタクトプラグ１７４から選択される少なくとも一部と同時に形成される金属配線層及びコンタクトプラグを備える他の多層配線パターン（図示せず）が形成される。その結果、ＦＥＯＬ構造１１０上には、複数の第２研磨停止層１６２及び金属層間絶縁膜１６４からなる金属層間絶縁膜構造１６８と、金属層間絶縁膜構造１６８によって絶縁される部分を備える複数の多層配線パターンを含むＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造１７０とが得られる。ＢＥＯＬ構造１７０は、ＦＥＯＬ構造１１０に備えられる個別素子を基板１０２上に形成される他の配線と連結させるための複数の配線構造を備えるように形成される。一実施形態で、ＢＥＯＬ構造１７０は、配線構造及びその下部の他の構造物を外部衝撃や湿気から保護するためのシーリングを更に含むように形成される。
次に、多層配線パターン１７６に電気的に連結されるコンタクトパッド１８０を金属層間絶縁膜構造１６８上に形成する。
金属層間絶縁膜構造１６８は、複数の金属配線層１７２を互いに離隔させる役割を行う。複数の金属配線層１７２及び複数のコンタクトプラグ１７４は、それぞれ金属層間絶縁膜構造１６８によって同一レベルで互いに隣接する他の配線と電気的に分離される。
図４Ｌで、多層配線パターン１７６が３個の金属配線層１７２及び３個のコンタクトプラグ１７４を備えるとして例示しているが、これは説明の簡略化のために例示したものに過ぎず、本発明の範囲がこれに限定されるものではない。また、図４Ｌに示した多層配線パターン１７６で、金属配線層１７２及びコンタクトプラグ１７４の連結構造は例示に過ぎず、本発明の範囲が図４Ｌに例示した構造に限定されるものではない。
一実施形態で、複数の金属配線層１７２及び複数のコンタクトプラグ１７４は、それぞれＷ、Ａｌ、及びＣｕから選択される少なくとも一つの金属を含む。一実施形態で、複数の金属配線層１７２及び複数のコンタクトプラグ１７４は同じ材料からなる。他の実施形態で、複数の金属配線層１７２及び複数のコンタクトプラグ１７４のうちの少なくとも一部が互いに異なる材料を含むように構成される。
一実施形態で、金属層間絶縁膜構造１６８内には、多層配線パターン１７６と同一レベルに形成される他の複数の多層配線パターン（図示せず）が形成される。また、金属層間絶縁膜１６２上には、コンタクトパッド１８０と同一レベルに形成される他の複数のコンタクトパッド（図示せず）が形成される。
図４Ｍを参照すると、基板１０２をその底面から一部除去してＴＳＶ構造１６０の底面１６０Ｂを露出させる。
ＴＳＶ構造１６０の底面１６０Ｂには、第１導電性バリア膜１４４の一部と導電性プラグ１５６の一部とが共に露出する。
図４Ｍに例示したように、基板１０２の底面１０２ＢからＴＳＶ構造１６０の底面１６０Ｂが相対的に突出するように基板１０２の一部を除去する。一実施形態で、基板１０２をその底面から一部除去するために、ＣＭＰ工程、エッチバック工程、又はこれらの組み合わせを用いる。
基板１０２がその底面から一部除去された後、ビアホール１３０は、基板１０２及び層間絶縁膜１１４を貫通する貫通ホールになる。基板１０２の底面１０２Ｂからビア絶縁膜１４０の一部及びＴＳＶ構造１６０の一部が共に突出する。ＴＳＶ構造１６０の底面１６０Ｂが露出した後、ＴＳＶ構造１６０のうちの基板１０２の底面１０２Ｂから突出した部分の周りでＴＳＶ構造１６０を取り囲むビア絶縁膜１４０を、等方性エッチング又は異方性エッチング工程を用いて除去し、第１導電性バリア膜１４４の端部１４４Ｅの側壁を一部露出させる。
図４Ｎを参照すると、ＴＳＶ構造１６０の底面１６０Ｂの周りで基板１０２の底面１０２Ｂを覆うバックサイド絶縁膜１９０を形成し、集積回路素子１００を形成する。
一実施形態で、バックサイド絶縁膜１９０は、スピンコーティング工程又はスプレー工程によって形成される。バックサイド絶縁膜１９０は、ポリマーからなる。一実施形態で、バックサイド絶縁膜１９０を形成するために基板１０２の底面１０２Ｂ及びＴＳＶ構造１６０の底面１６０Ｂを覆うポリマー膜を形成した後、ポリマー膜を一部エッチバックしてＴＳＶ構造１６０の底面１６０Ｂを露出させる。
図４Ｎに例示した半導体素子１００で、ＴＳＶ構造１６０は、基板１０２によって取り囲まれる側壁部分と、ＦＥＯＬ構造１１０の層間絶縁膜１１４によって取り囲まれる側壁部分とを有する。基板１０２及びＦＥＯＬ構造１１０は、図１Ａに例示した半導体構造物２０に対応し、ＴＳＶ構造１６０は、図１Ａに例示したＴＳＶ構造３０Ａに対応する。ＴＳＶ構造１６０の底面１６０Ｂには、導電層（図示せず）が連結される。一実施形態で、導電層は、図１Ａ及び図１Ｂに例示した第１導電層５２又は第２導電層５４に対応する。
図４Ｎに例示した半導体素子１００で、第２導電性バリア膜１５２がビアホール１３０の長手方向に沿って均一な厚さを有するとして例示したが、本発明の範囲内で第２導電性バリア膜１５２は、ビアホール１３０の長手方向に沿って可変的な厚さを有してもよい。
図５は、本発明の他の実施形態による集積回路素子２００の要部構成を示す断面図である。図５において、図４Ａ〜図４Ｎと同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
集積回路素子２００で、ＴＳＶ構造２６０は、ビアホール１３０の内部で層間絶縁膜１１４の上面に隣接する部分における厚さＤ３より、基板１０２の底面１０２Ｂに隣接する部分における厚さＤ４が更に薄い第２導電性バリア膜２５２を有する導電性プラグ２５６を備えることを除いては、図４Ｎに例示したＴＳＶ構造１６０と同じ構成を有する。
図６は、本発明の一実施形態による集積回路素子３００の要部構成を示す断面図である。図６において、図４Ａ〜図４Ｎと同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
図６を参照すると、集積回路素子３００で、ＴＳＶ構造３６０は、その側壁がビア絶縁膜３４０によって取り囲まれた状態で、基板１０２、ＦＥＯＬ構造１１０の層間絶縁膜１１４、及びＢＥＯＬ構造１７０の金属層間絶縁膜構造１６８を貫通するように形成される。
ＴＳＶ構造３６０は、導電性プラグ３５６、導電性プラグ３５６と離隔する位置で導電性プラグ３５６を取り囲む第１導電性バリア膜３４４、及び導電性プラグ３５６と第１導電性バリア膜３４４との間に介在する絶縁薄膜３４６を備える。
導電性プラグ３５６は、基板１０２、ＦＥＯＬ構造１１０の層間絶縁膜１１４、及びＢＥＯＬ構造１７０の金属層間絶縁膜構造１６８を貫通する第２導電性バリア膜３５２と、第２導電性バリア膜３５２によって取り囲まれる金属プラグ３５４と、を備える。導電性プラグ３５６は、絶縁薄膜３４６を介して第１導電性バリア膜３４４と離隔する。一実施形態で、第２導電性バリア膜３５２は省略される。
ＴＳＶ構造３６０は、基板１０２によって取り囲まれる部分と、ＦＥＯＬ構造１１０の層間絶縁膜１１４によって取り囲まれる部分と、ＢＥＯＬ構造１７０の金属層間絶縁膜構造１６８によって取り囲まれる部分と、を備える。
ＴＳＶ構造３６０を形成するために、次のような一連の工程を行う。
先ず、図４Ａを参照して説明したような方法でＦＥＯＬ構造１１０を形成した後、図４Ｊ〜図４Ｌを参照して説明したような方法で、多層配線パターン１７６及び金属層間絶縁膜構造１６８を備えるＢＥＯＬ構造１７０を形成する。
次に、金属層間絶縁膜構造１６８、層間絶縁膜１１４、及び基板１０２を順次にエッチングしてビアホール３３０を形成し、図４Ａ〜図４Ｉを参照してビア絶縁膜３４０及びＴＳＶ構造１６０を形成する工程について説明したことと同様の方法で、ビアホール３３０内にビア絶縁膜３４０及びＴＳＶ構造３６０を形成する。次いで、多層配線パターン１７６に電気的に連結可能なコンタクトパッド１８０と、ＴＳＶ構造３６０に電気的に連結可能なコンタクトパッド３８０と、を形成する。ＴＳＶ構造３６０の第１導電性バリア膜３４４の一部と導電性プラグ１５６の一部とがコンタクトパッド３８０に接触する。
次に、図４Ｍ及び図４Ｎを参照して説明したような方法でＴＳＶ構造３６０の底面３６０Ｂを露出させた後、基板１０２の底面１２０Ｂを覆うバックサイド絶縁膜１９０を形成して集積回路素子３００を形成する。
ＴＳＶ構造３６０についての詳細な事項は、図４Ａ〜図４Ｎを参照してＴＳＶ構造１６０について説明したことと略同一である。
図６に例示した半導体素子３００で、第２導電性バリア膜３５２がビアホール３３０の長手方向に沿って均一な厚さを有するとして例示したが、本発明の範囲内で第２導電性バリア膜３５２は、ビアホール３３０の長手方向に沿って可変的な厚さを有してもよい。
図７は、本発明の他の実施形態による集積回路素子４００の要部構成を示す断面図である。図７において、図４Ａ〜図４Ｎ及び図６と同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
集積回路素子４００で、ＴＳＶ構造４６０は、ビアホール３３０の内部でＢＥＯＬ構造１７０の金属層間絶縁膜構造１６８の上面に隣接する部分における厚さＤ５より、基板１０２の底面１０２Ｂに隣接する部分における厚さＤ６が更に薄い第２導電性バリア膜４５２を有する導電性プラグ４５６を備えることを除いては、図６に例示した集積回路素子３００のＴＳＶ構造３６０と同じ構成を有する。
図８は、本発明の一実施形態による集積回路素子５００の要部構成を示す断面図である。図８において、図４Ａ〜図４Ｎと同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
図８を参照すると、集積回路素子５００で、ＴＳＶ構造５６０は、その側壁がビア絶縁膜５４０によって取り囲まれた状態で基板１０２を貫通するように形成される。
ＴＳＶ構造５６０は、ＦＥＯＬ構造１１０より更に低いレベルに形成される。ＴＳＶ構造５６０は、導電性プラグ５５６、導電性プラグ５５６と離隔する位置で導電性プラグ５５６を取り囲む第１導電性バリア膜５４４、及び導電性プラグ５５６と第１導電性バリア膜５４４との間に介在する絶縁薄膜５４６を備える。
導電性プラグ５５６は、基板１０２を貫通する第２導電性バリア膜５５２と、第２導電性バリア膜５５２によって取り囲まれる金属プラグ５５４とを備える。導電性プラグ５５６は、絶縁薄膜５４６を介して第１導電性バリア膜５４４と離隔する。一実施形態で、第２導電性バリア膜５５２は省略される。ＴＳＶ構造５６０は、基板１０２によって取り囲まれる側壁を有する。
ＴＳＶ構造５６０を形成するために、次のような一連の工程を行う。
先ず、基板１０２上にＦＥＯＬ構造１１０を形成する前に、基板１０２にビアホール５３０を形成した後、図４Ａ〜図４Ｉを参照して説明したことと同様の方法で、ビアホール５３０内にビア絶縁膜５４０と、ビア絶縁膜５４０によって取り囲まれるＴＳＶ構造５６０とを形成する。
ＴＳＶ構造５６０が形成された基板１０２上に、図４Ａを参照して説明したようなＦＥＯＬ構造１１０を形成する。ＦＥＯＬ構造１１０は、ＴＳＶ構造５６０に電気的に連結可能な配線構造５１８を更に備える。ＴＳＶ構造５６０の第１導電性バリア膜５４４の一部と導電性プラグ５５６の一部とが配線構造５１８に接触する。配線構造５１８は、複数の導電層及び複数のコンタクトプラグを備える多層配線構造を有する。しかし、配線構造５１８についての具体的な形状は、上述したことに制限されるものではなく、本発明の範囲内で多様な配線構造を有する。
次に、図４Ｊ〜図４Ｌを参照して説明したような方法で、多層配線パターン１７６及び金属層間絶縁膜構造１６８を備えるＢＥＯＬ構造１７０を形成する。本実施形態で、ＢＥＯＬ構造１７０は、配線構造５１８を通じてＴＳＶ構造５６０に電気的に連結可能な多層配線パターン５７６を更に備える。次いで、金属層間絶縁膜構造１６８上に、多層配線パターン１７６、５７６に電気的に連結可能なコンタクトパッド１８０、５８０を形成する。
次に、図４Ｍ及び図４Ｎを参照して説明したような方法でＴＳＶ構造５６０の底面５６０Ｂを露出させた後、基板１０２の底面１２０Ｂを覆うバックサイド絶縁膜１９０を形成して集積回路素子５００を形成する。
ＴＳＶ構造５６０についての詳細な事項は、図４Ａ〜図４Ｎを参照してＴＳＶ構造１６０について説明したことと略同一である。
図８に例示した半導体素子５００で、第２導電性バリア膜５５２がビアホール５３０の長手方向に沿って均一な厚さを有するとして例示したが、本発明の範囲内で第２導電性バリア膜５５２は、ビアホール５３０の長手方向に沿って可変的な厚さを有してもよい。
図９は、本発明の他の実施形態による集積回路素子６００の要部構成を示す断面図である。図９において、図４Ａ〜図４Ｎ及び図８と同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
集積回路素子６００で、ＴＳＶ構造６６０は、ビアホール５３０の内部で基板１０２の上面１０２Ｔに隣接する部分における厚さＤ７より、基板１０２の底面１０２Ｂに隣接する部分における厚さＤ８が更に薄い第２導電性バリア膜６５２を有する導電性プラグ６５６を備えることを除いては、図８に例示した集積回路素子５００のＴＳＶ構造５６０と同じ構成を有する。
図１０Ａ〜図１０Ｋは、本発明の一実施形態による集積回路素子７００（図１０Ｋ参照）の製造方法を示す断面図である。図１０Ａ〜図１０Ｋにおいて、図４Ａ〜図４Ｎと同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
図１０Ａを参照すると、基板１０２上に複数の個別素子１１２及び層間絶縁膜１１４を備えるＦＥＯＬ構造１１０を形成し、ＦＥＯＬ構造１１０上にエッチング停止層７１０を形成し、エッチング停止層７１０上にＢＥＯＬ構造１７０を形成する。ＢＥＯＬ構造１７０は、金属層間絶縁膜構造１６８及び複数の多層配線パターン１７６を備える。複数の多層配線パターン１７６は、それぞれ複数の金属配線層１７２及び複数のコンタクトプラグ１７４で形成される。
金属層間絶縁膜構造１６８上に複数のコンタクトパッド１８０を形成し、ＢＥＯＬ構造１７０上にパッシベーション層７８２及び複数のバンプ７８４を形成する。図１０Ａで、複数のバンプ７８４は、それぞれ第１金属層７８４Ａ及び第２金属層７８４Ｂの積層構造を有するとして例示したが、本発明はこれに限定されるものではなく、多様な構造を有するバンプ７８４を形成できる。
図１０Ｂを参照すると、基板１０２で複数のバンプ７８４が形成された表面に接着コーティング層７８６を付加し、接着コーティング層７８６を付着材料として用いて、複数のバンプ７８４が形成された基板１０２をウェーハ支持基板７８８上に搭載する。
他の実施形態で、図１０Ｂの結果物を得るために、接着コーティング層７８６が取り付けられたウェーハ支持基板７８８に、複数のバンプ７８４が形成された基板１０２を取り付けてもよい。
基板１０２のうち、ウェーハ支持基板７８８で覆われた側の反対側基板１０２のバックサイド１０２Ｄが外部に露出する。
図１０Ｃを参照すると、基板１０２のバックサイド１０２Ｄ上にハードマスク層７２２を形成した後、ハードマスク層７２２上にマスクパターン７２４を形成する。
一実施形態で、ハードマスク層７２２はシリコン窒化膜からなる。ハードマスク層７２２は、約２００〜１０００Åの厚さを有するように形成される。
マスクパターン７２４には、ハードマスク層７２２の上面を一部露出させる複数のホール７２４Ｈが形成される。一実施形態で、マスクパターン７２４は、フォトレジスト材料からなる。
図１０Ｄを参照すると、マスクパターン７２４（図１０Ｃ参照）をエッチングマスクとして用い、ハードマスク層７２２をエッチングしてハードマスクパターン７２２Ｐを形成し、マスクパターン７２４及びハードマスクパターン７２２Ｐをエッチングマスクとして用い、基板１０２及びエッチング停止層７１０をエッチングして金属配線層１７２を露出させる複数のビアホール７３０を形成する。複数のビアホール７３０は、基板１０２及びＦＥＯＬ構造１１０の層間絶縁膜１１４を貫通して延びる形状を有する。
複数のビアホール７３０を形成するために、異方性エッチング工程又はレーザードリリング技術を用いる。一実施形態で、複数のビアホール７３０を形成するための層間絶縁膜１１４のエッチング時、エッチング停止層７１０を用いてエッチング終了点を定める。複数のビアホール７３０は、約１０μｍ又はそれ以下の幅と、約５０〜１００μｍの深さとを有する。しかし、複数のビアホール７３０の幅及び深さは例示したものに制限されるものではなく、必要に応じて多様な寸法に形成される。
複数のビアホール７３０が形成された後、マスクパターン７２４（図１０Ｃ参照）を除去してハードマスクパターン７２２Ｐの上面を露出させる。
図１０Ｅを参照すると、複数のビアホール７３０の内部側壁を覆う複数のビア絶縁膜７４０を形成する。
一実施形態で、ビア絶縁膜７４０を形成するために、先ず、複数のビアホール７３０の内壁及び基板１０２のバックサイド１０２Ｄを覆う絶縁膜（図示せず）を形成した後、複数のビアホール７３０の内部で複数の金属配線層１７２が露出するように、絶縁膜のうちの一部を異方性イオンエッチング工程によって除去する工程を行う。絶縁膜は、ＣＶＤ工程によって形成される。一実施形態で、複数のビア絶縁膜７４０についての詳細な事項は、図４Ｃを参照してビア絶縁膜１４０について説明したことを参照する。
図１０Ｆを参照すると、複数のビアホール７３０内部及び外部で、複数のビア絶縁膜７４０上に複数の第１導電性バリア膜７４４を形成する。
複数の第１導電性バリア膜７４４を形成するために、複数のビア絶縁膜７４０が形成された結果物の露出表面上にバリア層（図示せず）を形成した後、複数のビアホール７３０の内部で複数の金属配線層１７２が露出するように、バリア層のうちの一部を異方性イオンエッチング工程によって除去する工程を行う。
複数の金属配線層１７２には、それぞれ複数の第１導電性バリア膜７４４の一部が接触する。複数の第１導電性バリア膜７４４についての詳細な事項は、図４Ｄを参照して第１導電性バリア膜１４４について説明したことを参照する。
図１０Ｇを参照すると、複数の第１導電性バリア膜７４４を覆う複数の絶縁薄膜７４６を形成する。複数のビアホール７３０の内部で、複数の絶縁薄膜７４６を通じて複数の金属配線層１７２が露出する。
複数の絶縁薄膜７４６についての詳細な事項は、図４Ｅを参照して絶縁薄膜１４６について説明したことを参照する。
図１０Ｈを参照すると、図４Ｆを参照して説明した第２導電性バリア膜１５２の形成工程と同様の方法で、複数の絶縁薄膜７４６及び複数の金属配線層１７２上に第２導電性バリア膜７５２を形成する。
一実施形態で、第２導電性バリア膜７５２は、ビアホール７３０内で均一な厚さを有するように形成される。他の実施形態で、第２導電性バリア膜７５２は、ビアホール７３０の内部で可変的な厚さを有するように形成される。例えば、第２導電性バリア膜７５２は、ビアホール３７０の入口側付近における厚さが、ビアホール７３０の底面側付近における厚さより更に厚い。一実施形態で、第２導電性バリア膜７５２の形成工程は省略される。
図１０Ｉを参照すると、図４Ｇを参照して金属膜１５４の形成方法について説明したような方法で、第２導電性バリア膜７５２上に金属膜７５４を形成する。
第２導電性バリア膜７５２を形状しない場合、金属膜７５４は、複数の金属配線層１７２と直接接触するように形成される。
図１０Ｊを参照すると、図４Ｈ及び図４Ｉを参照して説明したことと同様の方法で、ハードマスクパターン７２２Ｐ（図１０Ｉ参照）をストッパとして用い、金属膜７５４を備える図１０Ｉの結果物を研磨し、ハードマスクパターン７２２Ｐを除去して基板１０２を露出させ、複数のビアホール７３０内に第２導電性バリア膜７５２及び金属プラグ７５４Ａで構成される導電性プラグ７５６を形成する。導電性プラグ７５６についての詳細な事項は、図４Ｈ及び図４Ｉを参照して導電性プラグ１５６について説明したことを参照する。
複数のビアホール７３０内には、それぞれ第１導電性バリア膜７４４、絶縁薄膜７４６、及び導電性プラグ７５６を備える複数のＴＳＶ構造７６０が残る。
図１０Ｋを参照すると、複数のビアホール７３０のそれぞれの入口側に、複数のＴＳＶ構造７６０に電気的に連結可能な複数のコンタクトパッド７９０を形成する。複数のＴＳＶ構造７６０で、第１導電性バリア膜７４４及び導電性プラグ７５６は絶縁薄膜７４６によって互いに離隔しており、第１導電性バリア膜７４４及び導電性プラグ７５６は、それぞれコンタクトパッド７９０に当接する。
次いで、ウェーハ支持基板７８８及び接着コーティング層７８６（図１０Ｊ参照）を除去し、複数のバンプ７８４を露出させて集積回路素子７００を得る。
図１１は、本発明の一実施形態による集積回路素子８００の要部構成を示す断面図である。
図１１を参照すると、集積回路素子８００は半導体ダイ８０２を備える。半導体ダイ８０２は、アナログ又はデジタル回路を備える活性領域８０４を備える。半導体ダイ８０２の活性領域８０４上に形成された複数のコンタクトパッド８０６には、複数の半田バンプ８０８が連結される。
半導体ダイ８０２には、半導体ダイ８０２を貫通する複数のＴＳＶ構造８１０が形成される。複数のＴＳＶ構造８１０は、ビア絶縁膜（図示せず）によって半導体ダイ８０２の活性領域と電気的に分離される。
複数のＴＳＶ構造８１０は、導電性プラグ８１２と、導電性プラグ８１２と離隔して導電性プラグ８１２を取り囲むシリンダー型の導電性バリア膜８１４と、導電性プラグ８１２と導電性バリア膜８１４との間に介在するシリンダー型の絶縁薄膜８１６と、を備える。
複数のＴＳＶ構造８１０で、導電性プラグ８１２及び導電性バリア膜８１４は、それぞれ半導体ダイ８０２の一側８０２Ｔから他側８０２Ｂまで延びて、複数のコンタクトパッド８０６を通じて複数の半田バンプ８０８に電気的に連結される。
半導体ダイ８０２は、基板８２０上に装着される。基板８２０の両側には複数のコンタクトパッド８２６、８２８が形成される。複数の半田バンプ８０８は、基板８２０の一側に形成された複数のコンタクトパッド８２６に連結される。複数のＴＳＶ構造８１０の導電性プラグ８１２及び導電性バリア膜８１４が、それぞれ半田バンプ８０８を通じて基板８２０のコンタクトパッド８２６に電気的に連結される。
半導体ダイ８０２と基板８２０との間には、エポキシ樹脂又は無機材料からなるアンダーフィル（ｕｎｄｅｒｆｉｌｌ）材料層８３０が満たされる。複数のコンタクトパッド８０６、８２６及び複数の半田バンプ８０８が、アンダーフィル材料層８３０によって保護される。
基板８２０上で、半導体ダイ８０２の両側にはモルディング化合物層８４０が堆積される。モルディング化合物層８４０は、絶縁物質からなる。モルディング化合物層８４０によって、外部環境又は汚染物から半導体ダイ８０２を保護する。
半導体ダイ８０２上には、導電層８５０が形成される。導電層８５０は、複数のＴＳＶ構造８１０を通じて基板８２０のコンタクトパッド８２６に電気的に連結される。導電層８５０は、金属又は金属含有物質からなる。複数のＴＳＶ構造８１０の導電性プラグ８１２及び導電性バリア膜８１４が、それぞれ導電層８５０に電気的に連結される。
一実施形態で、導電層８５０は、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）、ＲＦＩ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｎｔｅｒｆｅｒｅｎｃｅ）などの素子間干渉を遮断するための導電性シールド層として使用される。
図１２は、本発明の一実施形態による集積回路素子１０００の要部構成を示す断面図である。
図１２を参照すると、集積回路素子１０００は、パッケージ基板１０１０上に順次に積層された複数の半導体チップ１０２０を備える。複数の半導体チップ１０２０上に、制御チップ１０３０が連結される。複数の半導体チップ１０２０と制御チップ１０３０との積層構造は、パッケージ基板１０１０上で熱硬化性樹脂などの密封材１０４０で密封される。図１２には、６個の半導体チップ１０２０が垂直に積層された構造を例示したが、半導体チップ１０２０の数及び積層方向が例示したものに制限されるものではない。半導体チップ１０２０の数は、必要に応じて６個より更に少なく又は更に多く定められる。複数の半導体チップ１０２０は、パッケージ基板１０１０上に水平方向に配列されてもよく、垂直方向実装及び水平方向実装を組み合わせた連結構造で配列されてもよい。一実施形態で、制御チップ１０３０は省略される。
パッケージ基板１０１０は、軟性印刷回路基板、硬性印刷回路基板、又はこれらの組み合わせで形成される。パッケージ基板１０１０は、基板内部配線１０１２及び接続端子１０１４を備える。接続端子１０１４は、パッケージ基板１０１０の一面に形成される。パッケージ基板１０１０の他面には、ソルダボール１０１６が形成される。接続端子１０１４は、基板内部配線１０１２を通じてソルダボール１０１６に電気的に接続される。一実施形態で、ソルダボール１０１６は、導電性バンプ又はＬＧＡ（ｌｅａｄ ｇｒｉｄ ａｒｒａｙ）に置き替えられる。
複数の半導体チップ１０２０及び制御チップ１０３０のそれぞれのＴＳＶ構造１０２２、１０３２は、バンプなどの連結部材１０５０によってパッケージ基板１０１０の接続端子１０１４に電気的に連結される。一実施形態で、制御チップ１０３０のＴＳＶ構造１０３２が省略される。
複数の半導体チップ１０２０及び制御チップ１０３０のうちの少なくとも一つは、図１Ａ〜図１１を参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００、４００、５００、６００、７００、８００のうちの少なくとも一つを備える。複数のＴＳＶ構造１０２２、１０３２のうちの少なくとも一つは、それぞれ図１Ａ〜図１１を参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００、４００、５００、６００、７００、８００にそれぞれ備えられたＴＳＶ構造のうちのいずれか一つの構造を有する。
複数の半導体チップ１０２０は、それぞれシステムＬＳＩ、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、又はＲｅＲＡＭを含む。制御チップ１０３０は、ＳＥＲ／ＤＥＳ（ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ）回路のようなロジッグ回路を備える。
図１３は、本発明の一実施形態による集積回路素子１１００の要部構成を示す平面図である。
集積回路素子１１００は、モジュール基板１１１０と、モジュール基板１１１０に装着された制御チップ１１２０及び複数の半導体パッケージ１１３０を備える。モジュール基板１１１０には、複数の入出力端子１１５０が形成される。
複数の半導体パッケージ１１３０は、図１Ａ〜図１２を参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００、４００、５００、６００、７００、８００、１０００のうちの少なくとも一つを備える。
図１４は、本発明の一実施形態による集積回路素子１２００の要部構成を示すブロック図である。
集積回路素子１２００は、制御器１２１０、入／出力装置１２２０、メモリ１２３０、及びインターフェース１２４０を備える。集積回路素子１２００は、モバイルシステム、或いは情報を伝送するか又は伝送されるシステムである。一実施形態で、モバイルシステムは、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ、ウェブタブレット、無線フォン、モバイルフォン、デジタルミュージックプレーヤー、又はメモリカードのうちの少なくとも一つである。
一実施形態で、制御器１２１０は、マイクロプロセッサ、デジタル信号プロセッサ、又はマイクロコントローラである。
入／出力装置１２２０は、集積回路素子１２００のデータ入出力に用いられる。集積回路素子１２００は、入／出力装置１２２０を用いて外部装置、例えばパソコン又はネットワークに連結され、外部装置と相互にデータを交換する。一実施形態で、入／出力装置１２２０は、キーパッド、キーボード、又は表示装置である。
一実施形態で、メモリ１２３０は、制御器１２１０の動作のためのコード及び／又はデータを保存する。他の実施形態で、メモリ１２３０は、制御器１２１０で処理されたデータを保存する。制御器１２１０及びメモリ１２３０のうちの少なくとも一つは、図１Ａ〜図１３を参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００、４００、５００、６００、７００、８００、１０００、１１００のうちの少なくとも一つを含む。
インターフェース１２４０は、集積回路素子１２００と他の外部装置との間でデータ伝送通路の役割を行う。制御器１２１０、入／出力装置１２２０、メモリ１２３０、及びインターフェース１２４０は、バス１２５０を通じて互いに通信する。
集積回路素子１２００は、モバイルフォン、ＭＰ３プレーヤー、ナビゲーションシステム、ポータブルマルチメディア再生機（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ：ＰＭＰ）、固体ディスク（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ：ＳＳＤ）、又は家庭電化製品に含まれる。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、ＴＳＶ構造を備える集積回路素子及びその製造方法関連の技術分野に好適に用いられる。
１０Ａ、１０Ｂ、１００、２００、３００、４００、５００、６００、７００、８００、１０００、１１００、１２００ 集積回路素子
２０ 半導体構造物
２０Ｂ 第２表面
２０Ｔ 第１表面
２２、１３０、３３０、５３０、７３０ ビアホール
３０Ａ、３０Ｂ、１６０、２６０、３６０、４６０、５６０、６６０、７６０、８１０、１０２２、１０３２ ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造
３２、６２、１５６、２５６、３５６、４５６、５５６、６５６、７５６、８１２ 導電性プラグ
３２Ａ、６２Ａ、１５４Ａ、３５４、５５４、７５４Ａ 金属プラグ
３２Ｂ、６２Ｂ、１５２、３５２、４５２、５５２、６５２、７５２ 第２導電性バリア膜
３２Ｌ 導電性プラグの他端
３２Ｔ、６２Ｔ 導電性プラグの一端
３４、１４４、３４４、５４４、７４４ 第１導電性バリア膜
３４Ｌ 第１導電性バリア膜の他端
３４Ｔ 第１導電性バリア膜の一端
３６、１４６、３４６、５４６、７４６、８１６ 絶縁薄膜
４０、１４０、３４０、５４０、７４０ ビア絶縁膜
５２ 第１導電層
５４ 第２導電層
１０２、８２０ 基板
１０２Ｂ 基板の底面
１０２Ｄ 基板のバックサイド
１１０ ＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造
１１２ 個別素子
１１４ 層間絶縁膜
１２０ 第１研磨停止層
１２２、７２４ マスクパターン
１２２Ｈ、７２４Ｈ ホール
１３２ 第１ホール
１３４ 第２ホール
１３０Ｄ 深さ
１３０Ｗ 幅
１４４Ｅ 第１導電性バリア膜の端部
１５４、７５４ 金属膜
１６０Ｂ、３６０Ｂ、５６０Ｂ ＴＳＶ構造の底面
１６２ 第２研磨停止層
１６４ 金属層間絶縁膜
１６４Ｈ 金属配線用ホール
１６６ 第３研磨停止層
１６８ 金属層間絶縁膜構造
１７０ ＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造
１７２ 金属配線層
１７２Ａ 配線用バリア膜
１７２Ｂ 配線用金属層
１７４ コンタクトプラグ
１７６、５７６ 多層配線パターン
１８０、３８０、５８０、７９０、８０６、８２６、８２８ コンタクトパッド
１９０ バックサイド絶縁膜
５１８ 配線構造
７１０ エッチング停止層
７２２ ハードマスク層
７２２Ｐ ハードマスクパターン
７８２ パッシベーション層
７８４ バンプ
７８４Ａ 第１金属層
７８４Ｂ 第２金属層
７８６ 接着コーティング層
７８８ ウェーハ支持基板
８０２ 半導体ダイ
８０２Ｂ 半導体ダイの他側
８０２Ｔ 半導体ダイの一側
８０４ 活性領域
８０８ 半田バンプ
８１４ 導電性バリア膜
８３０ アンダーフィル材料層
８４０ モルディング化合物層
８５０ 導電層
１０１０ パッケージ基板
１０１２ 基板内部配線
１０１４ 接続端子
１０１６ ソルダボール
１０２０ 半導体チップ
１０３０ 制御チップ
１０４０ 密封材
１０５０ 連結部材
１１１０ モジュール基板
１１２０ 制御チップ
１１３０ 半導体パッケージ
１１５０ 入出力端子
１２１０ 制御器
１２２０ 入／出力装置
１２３０ メモリ
１２４０ インターフェース
１２５０ バス

Claims (30)

  1. 半導体構造物と、
    前記半導体構造物を貫通するＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造と、を備え、
    前記ＴＳＶ構造は、
    導電性プラグと、
    前記導電性プラグと離隔して配置され、前記導電性プラグを取り囲む第１導電性バリア膜と、
    前記導電性プラグと前記第１導電性バリア膜との間に介在する絶縁薄膜と、を備えることを特徴とする集積回路素子。
  2. 前記導電性プラグは、第１金属を含み、
    前記第１導電性バリア膜は、前記第１金属とは異なる第２金属を含むことを特徴とする請求項１に記載の集積回路素子。
  3. 前記半導体構造物と前記第１導電性バリア膜との間に介在するビア絶縁膜を更に備えることを特徴とする請求項１に記載の集積回路素子。
  4. 前記絶縁薄膜の厚さは、前記ビア絶縁膜の厚さより更に薄いことを特徴とする請求項３に記載の集積回路素子。
  5. 前記半導体構造物の第１表面上に、前記導電性プラグの一端及び前記第１導電性バリア膜の一端に当接する第１導電層を更に備えることを特徴とする請求項１に記載の集積回路素子。
  6. 前記半導体構造物の第１表面の反対側である第２表面上に、前記導電性プラグの他端及び前記第１導電性バリア膜の他端に当接する第２導電層を更に備えることを特徴とする請求項５に記載の集積回路素子。
  7. 前記導電性プラグ及び前記第１導電性バリア膜が互いに等電位を有するように、前記導電性プラグ及び前記第１導電性バリア膜は、前記第１導電層及び前記第２導電層を通じて互いに電気的に連結されることを特徴とする請求項６に記載の集積回路素子。
  8. 前記第１導電性バリア膜は、前記ＴＳＶ構造の長手方向に沿って均一な厚さを有することを特徴とする請求項１に記載の集積回路素子。
  9. 前記絶縁薄膜は、前記ＴＳＶ構造の長手方向に沿って均一な厚さを有することを特徴とする請求項１に記載の集積回路素子。
  10. 前記導電性プラグは、
    前記絶縁薄膜によって取り囲まれて前記半導体構造物を貫通する金属プラグと、
    前記金属プラグと前記絶縁薄膜との間で、前記金属プラグの外部側壁を取り囲む第２導電性バリア膜と、を備えることを特徴とする請求項１に記載の集積回路素子。
  11. 前記第１導電性バリア膜は、前記ＴＳＶ構造の長手方向に沿って均一な厚さを有し、
    前記第２導電性バリア膜は、前記ＴＳＶ構造の長手方向に沿って可変的な厚さを有することを特徴とする請求項１０に記載の集積回路素子。
  12. 前記半導体構造物は、半導体基板と、該半導体基板を覆う層間絶縁膜と、を備え、
    前記導電性プラグ、前記絶縁薄膜、及び前記第１導電性バリア膜は、それぞれ前記半導体基板及び前記層間絶縁膜を貫通して延びることを特徴とする請求項１に記載の集積回路素子。
  13. 前記半導体構造物は、半導体基板と、該半導体基板を覆う層間絶縁膜と、該層間絶縁膜を覆う金属層間絶縁膜と、を備え、
    前記導電性プラグ、前記絶縁薄膜、及び前記第１導電性バリア膜は、それぞれ前記半導体基板、前記層間絶縁膜、及び前記金属層間絶縁膜を貫通して延びることを特徴とする請求項１に記載の集積回路素子。
  14. 接続端子を有するパッケージ基板と、
    前記パッケージ基板上に積層され、半導体基板及び前記半導体基板を貫通するＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造を備える少なくとも一つの半導体チップと、を備え、
    前記ＴＳＶ構造は、
    前記接続端子に連結される導電性プラグと、
    前記導電性プラグと離隔して前記導電性プラグを取り囲み、前記接続端子に連結される第１導電性バリア膜と、
    前記導電性プラグと前記第１導電性バリア膜との間に介在する絶縁薄膜と、を備えることを特徴とする集積回路素子。
  15. 前記少なくとも一つの半導体チップは、前記半導体基板上に形成された複数の導電層を更に備え、
    前記導電性プラグ及び前記第１導電性バリア膜は、互いに等電位を有するように前記複数の導電層のうちの少なくとも一つの導電層を通じて互いに電気的に連結されることを特徴とする請求項１４に記載の集積回路素子。
  16. 前記パッケージ基板と前記少なくとも一つの半導体チップとの間に、これらを互いに電気的に連結する導電層を更に備え、
    前記導電性プラグ及び前記第１導電性バリア膜は、互いに等電位を有するように前記導電層を通じて互いに電気的に連結されることを特徴とする請求項１４に記載の集積回路素子。
  17. 前記導電層は、半田バンプからなることを特徴とする請求項１６に記載の集積回路素子。
  18. 半導体構造物にビアホールを形成する段階と、
    前記ビアホールの内壁を覆うビア絶縁膜を形成する段階と、
    前記ビアホール内で前記ビア絶縁膜上に第１導電性バリア膜を形成する段階と、
    前記ビアホール内で前記第１導電性バリア膜上に絶縁薄膜を形成する段階と、
    前記ビアホール内で前記絶縁薄膜上に、前記第１導電性バリア膜と離隔する導電性プラグを形成する段階と、を有することを特徴とする集積回路素子の製造方法。
  19. 前記ビア絶縁膜は、前記ビアホール内で第１厚さを有するように形成され、
    前記絶縁薄膜は、前記ビアホール内で前記第１厚さより薄い第２厚さを有するように形成されることを特徴とする請求項１８に記載の集積回路素子の製造方法。
  20. 前記第１導電性バリア膜は、前記ビアホールの長手方向に沿って均一な厚さを有するように形成されることを特徴とする請求項１８に記載の集積回路素子の製造方法。
  21. 前記絶縁薄膜は、前記ビアホールの長手方向に沿って均一な厚さを有するように形成されることを特徴とする請求項１８に記載の集積回路素子の製造方法。
  22. 前記導電性プラグを形成する段階は、
    前記ビアホール内で前記絶縁薄膜上に第２導電性バリア膜を形成する段階と、
    前記ビアホール内で前記第２導電性バリア膜上に金属プラグを形成する段階と、を含むことを特徴とする請求項１８に記載の集積回路素子の製造方法。
  23. 前記第２導電性バリア膜は、前記ビアホールの入口付近より前記ビアホールの底面付近で更に薄い厚さを有するように形成されることを特徴とする請求項２２に記載の集積回路素子の製造方法。
  24. 半導体基板内にビアホールを形成する段階と、
    前記ビアホールの内壁を覆うビア絶縁膜を形成する段階と、
    前記ビアホール内で前記ビア絶縁膜上に、導電性プラグ、前記導電性プラグと離隔して前記導電性プラグを取り囲む第１導電性バリア膜、及び前記導電性プラグと前記第１導電性バリア膜との間に介在する絶縁薄膜を備えるＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造を形成する段階と、
    前記導電性プラグの一端から前記第１導電性バリア膜の一端まで延びる第１導電層を前記ＴＳＶ構造の一側に形成する段階と、を有することを特徴とする集積回路素子の製造方法。
  25. 前記ＴＳＶ構造を形成する段階は、前記ビア絶縁膜の厚さより薄い厚さを有する前記絶縁薄膜を形成する段階を含むことを特徴とする請求項２４に記載の集積回路素子の製造方法。
  26. 第１部分及び第２部分を備える半導体構造物と、
    前記半導体構造物の前記第１部分と前記第２部分との間に位置するビア構造と、を備え、
    前記ビア構造は、
    導電性プラグと、
    前記導電性プラグと離隔して配置された導電性バリア膜と、
    前記導電性プラグと前記導電性バリア膜との間に介在する絶縁層と、を備えることを特徴とする集積回路素子。
  27. 前記導電性プラグの一端及び前記導電性バリア膜の一端に形成された導電層を更に備えることを特徴とする請求項２６に記載の集積回路素子。
  28. 前記導電層は、前記半導体構造物の前記第１部分の表面から前記半導体構造物の前記第２部分の表面まで延びることを特徴とする請求項２７に記載の集積回路素子。
  29. 前記半導体構造物の前記第１部分の表面、前記半導体構造物の前記第２部分の表面、前記導電性プラグの一端、及び前記導電性バリア膜の一端は、略同一平面上にあることを特徴とする請求項２８に記載の集積回路素子。
  30. 前記ビア構造は、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）構造を備え、
    前記導電性バリア膜は、第１導電性バリア膜を備え、
    前記導電性プラグは、
    金属プラグと、
    前記絶縁層と前記金属プラグとの間に介在する第２導電性バリア膜と、を備え、
    前記第２導電性バリア膜は、不均一な厚さを有することを特徴とする請求項２６に記載の集積回路素子。
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