JP2019507960A - 低静電容量の基板貫通ビア構造体 - Google Patents

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Abstract

低静電容量の基板貫通ビア構造体の形成ための装置及び方法が本明細書に開示される。例示的装置は、基板中に形成され少なくとも１つの側壁を有する開口部と、開口部の側壁上に少なくとも形成された第１の誘電体と、第１の誘電体上に少なくとも形成された第１の導電体と、第１の導電体上に少なくとも形成された第２の誘電体と、第２の誘電体の側壁上に少なくとも形成された第２の導電体とを含む。【選択図】図２Ａ

Description

基板貫通導電経路を含む半導体デバイスは、確実性及び性能に関して問題があり得る。確実性の問題点は、例えば、導電経路に用いられる基板貫通開口部に形成された材料と関連する付加圧力に関係し得る。また、基板貫通開口部中に形成された導電経路は、最適化されない場合には、例えば、望ましくない静電容量レベルにおける関連する寄生容量に起因して動作速度が減少し得る。性能及び確実性の両問題に対処することが望ましい。
例示的装置が本明細書に開示される。例示的装置は基板中に形成された開口部を含み得る。開口部は少なくとも１つの側壁を含んでもよい。例示的装置は、開口部の側壁上に少なくとも形成される第１の誘電体と、少なくとも第１の誘電体上の第１の導電体と、少なくとも第１の導電体上に形成された第２の誘電体と、第２の誘電体の少なくとも側壁上に形成された第２の導電体とをも含んでもよい。
別の例示的装置は、その中の開口部中に形成された基板貫通ビアを備えた基板を含んでもよい。基板貫通ビアは、第１及び第２の誘電体と、第１及び第２の誘電体の間に配置された第１の導電体と、第２の誘電体上に配置された第２の導電体とを含んでもよい。
例示的方法が本明細書に開示される。例示的方法は、基板貫通ビア開口部中に第１の誘電体層を形成することを含んでもよい。例示的方法は、第１の誘電体層上に第１の導電体層を形成すること、第１の導電体層上に第２の誘電体層を形成することと、ビア開口部の残余領域を充填するために第２の誘電体層上に第２の導電体層を形成することとを含んでもよい。
別の例示的方法は、基板中にビア開口部を形成することと、ビア開口部の側壁の少なくとも上に第１の誘電体層を堆積することとを含んでもよい。例示的方法は、第１の誘電体層上に第１の導電体を形成することと、第１の導電体上に第２の誘電体を形成することと、第２の誘電体上に第２の導電体を堆積することをも含んでもよい。
基板貫通ビアの例図及び典型図を提供する。 基板貫通ビアの例図及び典型図を提供する。 基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った基板貫通ビアの例図及び典型図を提供する。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った工程の様々な段階における基板の断面図を示す。 本開示の実施形態に従った方法のフロー図である。
低静電容量の基板貫通ビア（ＴＳＶ）構造体及びその形成方法が本明細書に開示される。開示の実施形態は、ＴＳＶの信号搬送導電体と基板との間に１つ以上の付加的静電容量を備えたＴＳＶライナーを含む。本開示の実施形態の十分な理解を提供するために幾つかの詳細が以下に説明される。しかしながら、開示の実施形態が様々なこれらの具体的詳細なしに行い得ることは当業者には明らかであろう。幾つかの例では、開示の記述される実施形態を不必要に不明瞭にしないために、周知のデバイスコンポーネント、回路、制御信号、タイミングプロトコル、及びソフトウェア動作が詳細に示されていない。
半導体デバイスは、一緒にパッケージ化された複数のダイを益々含んでいる。例えば、複数のダイは、変化するコマンドを実行するように構成された電気的接続スタック中に形成されてもよい。積み重ねられたダイを接続するために、基板貫通ビア開口部が各ダイ中に形成されてもよく、そこでは開口部はダイを通る物理的経路を提供し、ダイの一側面から別の側面への電気的接続を提供するために、及び複数のダイ間の電気的接続を提供するためにその後使用されてもよい。導電体と様々なバリア及び／又は絶縁体との層が、ＴＳＶを形成するために基板貫通ビア開口部の中及び周囲に形成されてもよく、そこではＴＳＶは、基板を通る電気的接続を提供する。基板は、例えば、基板の少なくとも一側面上に回路を形成するために使用され得る１つ以上の活性層をも含んでもよい。しかしながら、ＴＳＶ構造体（例えば、様々な金属、絶縁体、及び／又はバリア層の物理的配置）は、半導体デバイスの性能及び／又は確実性について有害な影響をもたらし得る。
図１Ａ〜図１Ｃは基板貫通ビア１００の例図及び典型図を提供する。基板貫通ビア（ＴＳＶ）１００は、基板１０２中に形成される場合があり、ライナー１０４及び導電体１０６を少なくとも含む場合がある。ＴＳＶ１００は、従来のＴＳＶの幾つかの態様を表してもよく、ＴＳＶ静電容量と本明細書で称され得るＴＳＶの寄生容量と望ましくないレベルにおいて関連する問題を論じるために使用されてもよい。
図１Ａ及び図１Ｂは夫々、ＴＳＶ１００の例示的平面図及び例示的断面図である。ＴＳＶ１００は、ライナー１０４及び導電体１０６を含み、それらは基板１０２の基板貫通ビアの開口部中に連続的に形成されてもよく、基板貫通ビアの開口部は略してビア開口部とも称され得る。ライナー１０４及び導電体１０６の組み合わせは、纏めてＴＳＶと称され得る。ＴＳＶ１００は、例えばバリア層及び／又はシード層等の様々なその他のコンポーネント（図示せず）を含んでもよいが、一般的なＴＳＶ構造体はＴＳＶ１００と同様であり得る。
ライナー１０４は、二酸化ケイ素、一酸化ケイ素、窒化ケイ素、低誘電率材料（例えば、低Ｋ誘電体）等の当該技術分野で周知の任意の誘電体又は絶縁体の材料から形成されてもよい。ライナー１０４は、当該技術分野で周知の任意の手段によってビア開口部中に形成されてもよい。ライナー１０４は、該２つの間の任意の不要な電気的結合、例えばショートを阻止するために、導電体１０６から基板１０２を分離する（isolate）のに使用されてよい。導電体１０６は、当該技術分野で周知の任意の金属であってもよく、基板１０２の一側面から基板１０２の別の側面への導電経路を提供するために使用されてもよい。導電体１０６はまた、ダイスタック等の相互接続ダイに対する導電経路を提供してもよい。更に、ＴＳＶ１００等の１つ以上のＴＳＶにより相互接続された複数のダイを含むダイスタックに対して、導電体１０６は、ダイスタック内のデータ及び／又はコマンド信号の伝送のための導電経路を提供してもよい。そうした実施例では、データ及び／又はコマンド信号は、様々な電圧レベルで信号を提供し得る信号ドライバによって提供されてもよい。本明細書で用いられる場合、データ及び／又はコマンド信号を搬送するＴＳＶ導電体は活性導電体と称される場合がある。
図１Ｃは、ＴＳＶ１００の寄生容量の典型的な電気図である。ＴＳＶの静電容量は、基板１０２、ライナー１０４、及び導電体１０６の物理的配置に起因して形成されてもよい。例えば、ＴＳＶ静電容量は、基板１０２とライナー１０４の反対側上に平行板を形成する導電体１０６との平行板コンデンサとしてモデル化されてもよい。ＴＳＶ静電容量は、電気信号がＴＳＶ１００を伝搬する速度に影響を及ぼし得る。例えば、高いＴＳＶ静電容量はＴＳＶ１００の導電体１０６を信号が伝搬し得る速度を減少させ得る。ＴＳＶ静電容量の増加に起因して電力消費及び熱生成の増加も生じ得る。
ライナー１０４の厚さ及び組成がＴＳＶ静電容量に影響を及ぼし得る等、ＴＳＶ静電容量はＴＳＶ１００の様々なフィーチャによって影響を受け得る。例えば、薄いライナー１０４はＴＳＶ静電容量を増加させ得る一方で、厚いライナー１０４はＴＳＶ静電容量を減少させ得る。ＴＳＶ静電容量に影響を及ぼす誘電体１０４の厚さに加えて、ＴＳＶの物理的態様もまた、ＴＳＶ静電容量にマイナスに影響を及ぼし得る。ＴＳＶ静電容量に影響を及ぼす物理的態様の一例はライナー中の亀裂の形成を含み得、該亀裂は、ビア開口部の側壁の粗い又は不規則なフィーチャに起因してもよい。また、問題はＴＳＶ１００の構造体中に蓄積された圧力に起因し得、該圧力は、ＴＳＶ１００の形成の後の下流工程によって生じ得る。ライナー１０４中の亀裂は、例えば、導電体１０６と基板１０２との間の熱膨張の係数の不釣り合いにも起因し得る。ライナー１０４中に形成された亀裂は、金属マイグレーション、金属成長欠陥、及び／又は基板亀裂をもたらし得る。これらの物理的欠陥のうちのいかなるものも、半導体デバイスの性能を低減させ得、そうでなければ全くその性能を発揮できないようにし得る。
更に、ＴＳＶ静電容量は金属‐酸化物‐半導体（ＭＯＳ）コンデンサであるので、ＴＳＶ静電容量は当該技術分野で周知のＭＯＳコンデンサとして振る舞い得る。例えば、ＭＯＳ型コンデンサは、反転、空乏、及び蓄積等の動作の異なるモードであることに起因して異なる電圧で異なる静電容量値を表し得る。そうだとして、ＭＯＳ効果は、導電体１０６を伝搬する高い電圧で及び／又は信号の異なる周波数でＴＳＶ静電容量を増加させ得る。これらの問題の組み合わせは目標静電容量値を上回る増加をＴＳＶ静電容量に生じさせ得、製造後の複数月後にさえ生じさせ得る。
上述の問題が存在する場合でさえ目標静電容量値以下の状態にあるＴＳＶ静電容量を提供し得る一解決法は、ＴＳＶ静電容量と直列に１つ以上のコンデンサを付加することを含む。したがって、直列に静電容量を結合する規則に基づいて、合成静電容量は、直列に結合された静電容量の各々よりも常に少なくてもよい。したがって、付加的静電容量の１つが目標静電容量値以下である限り、幾つかの実施形態ではＴＳＶ静電容量であり得る合成静電容量は、目標静電容量よりも低くてもよい。幾つかの実施形態では、付加的静電容量の１つは、基準電圧に結合してもよく、該基準電圧は、活性ＴＳＶ金属と参照電圧との間の静電容量値にＴＳＶ静電容量を制限させ得る。基準電圧は、接地、正電圧、負電圧、又はフローティングであってもよい。
図２Ａ〜図２Ｃは、本開示の実施形態に従った基板貫通ビア２００の例図及び典型図を提供する。ＴＳＶ２００は、基板２０２中に形成されてもよく、第１のライナー２０４、第１の導電体２０６、第２のライナー２０８、及び第２の導電体２１０を少なくとも含んでもよい。ＴＳＶ２００は、第２の導電体２１０と基板２０２との間に形成された複数の静電容量に起因して低いＴＳＶ静電容量を提供してもよい。ＴＳＶ２００は２つの静電容量を有するものとして論じられるが、静電容量の数は限定されず、より多くの静電容量が本開示により考慮される。
図２Ａ及び図２Ｂは夫々、ＴＳＶ２００の例示的平面図及び例示的断面図である。ＴＳＶ２００は、基板２０２中に形成されたビア開口部中に形成されてもよい。ＴＳＶ２００は、第１及び第２のライナー２０４、２０８と、第１および第２の導電体２０６、２１０とを含んでもよい。第１及び第２のライナー２０４、２０８並びに第１の導電体２０６の各々は、環、例えば輪の形状であってもよく、基板２０２中に形成されたビア開口部の形状によって影響を受けてもよい。例えば、円形のビア開口部は、開口部の軸点の周りに同心の輪を形成させてもよい。第１及び第２のライナー２０４、２０８と第１の導電体２０６とが図２Ａに輪として示されているが、これらの個々のコンポーネントの形状は本開示の非限定的態様であり、任意の形状が考慮される。
幾つかの実施形態では、第１及び第２のライナー２０４、２０８は、同様の材料、例えば二酸化ケイ素から形成されてもよいが、個別の厚さは異なってもよい。
例えば、第２のライナー２０８は所望の厚さのものであってよい一方で、第１のライナー２０４は、任意の細みぞ及びエッチフィーチャを含むビア開口部の側壁を十分に覆う任意の厚さであってもよい。以下で論じられるように、第２のライナー２０８の所望の厚さは、目標静電容量が得られるようなものであってもよく、該静電容量は、第２のライナー２０８の反対側にある第１及び第２の導電体２０６、２１０で形成される。
幾つかの実施形態では、第１の導電体２０６は金属を含んでもよい。幾つかの実施形態では、バリア層及びシード層は、ＴＳＶ２００中に含まれてもよく、第１の導電体２０６の形成よりも前に形成されてもよい。例えば、バリア層は、第１のライナー２０４の露出した側壁上に配置されてもよく、シード層は、シード層上に配置され得る第１の導電体２０６の形成よりも前にバリア層上に配置されてもよい。幾つかの実施形態では、バリア層はタンタルを含んでもよく、シード層は銅を含んでもよく、第１の導電体２０６は銅又はポリシリコンを含んでもよい。幾つかの実施形態では、バリア層及びシード層は第１の導電体２０６であってもよい。例えば、第１の導電体２０６はバリア層及びシード層から形成されてもよい。
第２の導電体２１０もまた金属を含んでもよく、該金属は第１の導電体２０６と同様であってもよい。例えば、第２の導電体２１０は銅であってもよい。幾つかの実施形態では、第２の導電体２１０は、第２のライナー２０８の形成後に残存する開口部を充填してもよい。例えば、第２のライナー２０８の形成後に残存する開口部が円である場合、第２の導電体２０８は、その円の残存する面積／体積を充填してもよい。幾つかの実施形態では、バリア層及びシード層が第２の導電体２１０に先行してもよく、第２のライナー２０８と第２の導電体２１０との間に連続的に配置されてもよい。幾つかの実施形態では、バリア層、シード層、又はそれら両方の何れか１つがＴＳＶ２００において省かれてもよい。
図２Ｃは、ＴＳＶ２００の様々な静電容量の典型的な電気図である。基板２０２と第２の導電体２１０との間には直列に形成された２つの静電容量があってもよい。例えば、第１のコンデンサＣ１は基板２０２、第１のライナー２０４、及び第１の導電体によって形成されてもよい。また、第２のコンデンサＣ２は、第１の導電体２０６、第２のライナー２０８、及び第２の導電体２１０によって形成されてもよい。直列結合された静電容量の組み合わせを規律する式は、１／Ｃ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３・・・である。図示されるように、Ｃの合成静電容量は、Ｃ１、Ｃ２、Ｃ３等よりも小さくてもよい。したがって、ＴＳＶ２００のＴＳＶ静電容量は、１／Ｃ１＋１／Ｃ２であってもよく、Ｃ１又はＣ２よりも小さくてもよい。更に、Ｃ１は、例えば、様々な確実性の問題に起因して時間と共に静電容量が増加する等、ＴＳＶ１００に関して前述した問題に影響を依然受け得るが、Ｃ２はそうした問題を経験しなくてもよい。そうだとして、目標静電容量以下でＣ２を提供するために第２の誘電体２０８を形成することは、Ｃ１の静電容量レベルが電圧及び／又は時間と共に増加したとしても、目標静電容量以下でもあるＴＳＶ静電容量を提供し得る。そうした実施形態では、静電容量Ｃ２はＴＳＶ静電容量であると考えてもよい。
図３Ａ〜図３Ｅは、本開示の実施形態に従った工程３００の様々な段階における基板の断面図を示す。図３Ａ〜図３Ｅは、方法６００（より詳細が以下で論じられる）のステップ等の１つ以上のステップが実行された後の基板の断片を示し得る。図３Ａ〜図３Ｅを参照しながら使用される場合、一般的な用語「基板」は、基板と、工程３００のそのステップまでにその上に形成されたその他の様々なコンポーネントとを称する場合がある。例えば、基板が加熱され得るとの言い回しは、基板とその上にその段階までに形成された全てのコンポーネントが加熱されることを意味するであろう。
図３Ａは、基板３０４を通って形成された基板貫通ビア開口部３０２、略してビア開口部を示す。幾つかの実施形態では、ビア開口部３０２は基板３０４を部分的に通って単に形成されてもよい。ビア開口部３０２は、イオンミリング、レーザアブレーション、誘導結合型反応性イオンエッチング、又は当該技術分野で周知の任意の方法等の、ウェット又はドライエッチング技術を用いて形成されてもよい。ビア開口部３０２は、ＴＳＶ等の基板３０４を通って様々な構造体を形成するための開口部を提供してもよい。本明細で用いられる場合、ＴＳＶは、１つ以上のバリア層、１つ以上のライナー、及び１つ以上の導電体を含む場合がある。ＴＳＶ２００は工程３００により形成されたＴＳＶの一例であってもよい。幾つかの実施形態では、ＴＳＶは１つ以上のライナー及び１つ以上の導電体を含んでもよい。
幾つかの実施形態では、ビア開口部３０２は、表側処理が生じた後に形成されてもよく、該表側処理は、例えば基板３０４の上面上に活性領域を提供してもよい。幾つかの実施形態では、基板３０４は、シリコン、ゲルマニウム、シリコン含有材料、又は、それらの組み合わせであってもよい。幾つかの実施形態では、基板３０４は、ヒ化ガリウム、リン化インジウム、窒化ガリウム等のシリコン以外の任意の半導体材料であってもよい。活性領域（図示せず）は、当該技術分野で周知の１つ以上の集積回路工程中に形成されたトランジスタ、コンデンサ、抵抗等の能動回路素子の１つ以上の層を含んでもよい。
図３Ｂは、基板貫通ビア開口部３０２の１つ以上の側壁上に形成された第１のライナー３０６を示す。幾つかの実施形態では、第１のライナー３０６の部分は、基板貫通ビア開口部３０２の１つ以上の側壁に加えて基板３０４の上面上に形成されてもよい。第１のライナー３０６の少なくとも部分が基板３０４の上面上に形成される実施形態では、それらの部分はエッチング工程中にその後除去されてもよい。幾つかの実施形態では、第１のライナー３０６は、基板貫通ビア開口部３０２の１つ以上の側壁上に１００Å〜６０００Å又はそれ以上の厚さを有する第１のＴＳＶライナーであってもよい。第１のライナー３０６は、絶縁体、例えば酸化物であってもよく、ＴＳＶ導電体（例えば、図３Ｃ及び図３Ｅ参照）等のＴＳＶの、後に形成されたコンポーネントから基板と３０４とその上に含まれる活性層とを分離する保護層をも提供してもよい。第１のライナー３０６は、例えば、化学気相蒸着（ＣＶＤ）等の堆積工程を用いて形成されてもよい。幾つかの実施形態では、第１のライナー３０６は、ＣＶＤオゾン（Ｏ３）オルトケイ酸テトラエチル（ＴＥＯＳ）酸化物工程、又はプラズマ促進ＣＶＤ（ＰＥＣＶＤ）堆積工程で形成されてもよい。幾つかの実施形態では、第１のライナー３０６は、基板３０４の金属マイグレーション及び汚染を阻止し得る高品質誘電体の厚い層であってもよい。
図３Ｃは、第１のライナー３０６上に形成された第１の導電体３０８を示す。第１の導電体３０８は、当該技術分野で周知の任意の導電性金属、例えば、ポリシリコン、銅、アルミニウム、銀等であってもよく、また、周知の任意の方法にて堆積されてもよい。例えば、第１の導電体３０８は、熱蒸着を通じて堆積された、又は電気めっきを用いて成長された銅であってもよい。幾つかの実施形態では、第１の導電体３０８に加えて、第１の導電体３０８の形成前に第１のライナー上にバリア層及びシード層が形成されてもよい。例えば、第１の導電体３０８の堆積前にタンタルバリア層及び銅シード層が連続して堆積されてもよく、第１の導電体３０８はまた、銅であってもよい。幾つかの実施形態では、第１の導電体３０８はバリア層及びシード層から形成されてもよい。一般的に、第１の導電体３０８の厚さは、第１のライナー３０６の上方に連続的な層が形成される限り、任意の所望の厚さであってもよい。例えば、第１の導電体３０８は約２０ｎｍであってもよい。
図３Ｄは第１の導電体３０８上に形成された第２のライナー３１０を示す。第２のライナー３１０は、第２のＴＳＶライナーであってもよく、目標ＴＳＶ静電容量に基づいて所望の厚さを有してもよい。例えば、ＴＳＶ２００等の第１及び第２の静電容量Ｃ１及びＣ２を含む幾つかの実施形態では、第２の静電容量Ｃ２の静電容量値は第２のライナー３１０の厚さに基づいてもよい。幾つかの実施形態では、第２のライナー３１０は約３５００Åの厚さを有してもよい。一般的には、第２のライナーの厚さは、所望のＴＳＶ静電容量値に基づいてもよく、３５００Åは単なる一例である。第２のライナー３１０は第１のライナー３０６と同様の絶縁体であってもよい。第２のライナー３１０は、例えば、ＣＶＤ等の堆積工程を用いて形成されてもよい。幾つかの実施形態では、第２の誘電体層３１０は、ＣＶＤ Ｏ３／ＴＥＯＳ酸化物堆積工程又はＰＥＣＶＤ堆積工程で形成されてもよい。幾つかの実施形態では、第２のライナー３１０は低誘電率材料であってもよい。例えば、第２のライナー３１０は、キセロゲル及びエアロゲル等のポリマーベース又は多孔性の酸化物であってもよい。
図３Ｅは、基板貫通ビア開口部３０２の残余体積中に形成された第２の導電体３１２を示す。第２の導電体３１２は第２のライナー３１０上に堆積されてもよい。第２の導電体３１２は、１つ以上の金属、例えば銅から形成されてもよい。第２の導電体３１２は、様々な金属堆積工程を用いて堆積されてもよい。幾つかの実施形態では、タンタルバリア層及び銅シード層は、第２の導電体３１２の形成よりも前に第２のライナー３１０上に堆積されてもよい。例えば、タンタルバリア層は物理気相蒸着（ＰＶＤ）工程を用いて堆積されてもよく、その後銅シード層は、電子めっき工程を用いて銅により残余の体積が充填されるよりも前に、ＰＶＤ工程を用いて形成されてもよい。
図３Ａ〜図３Ｅは基板３０４を完全に通って延伸する例示的ＴＳＶの形成を示すが、ＴＳＶの形成は、基板３０４の裏側から終結されるよりも前に、基板３０４の表側から部分的に代わりに生じてもよい。例えば、基板を部分的に通って形成されるＴＳＶは、基板を部分的に通って形成されるＴＳＶが裏側上に露出されるまで、基板の裏側から厚さを取り除くことによって終結されてもよい。何れの工程シーケンスにおいても、もたらされるＴＳＶは、図３Ａ〜図３Ｅに図示されるように実質的に現れてもよい。また、もたらされるＴＳＶは、図２Ｃに関して論じられたような第２の誘電体３１０、例えばＣ２によって一般的に定義される特徴的なＴＳＶ静電容量を有してもよい。第１の誘電体３０６、例えばＣ１によって形成された静電容量はＴＳＶ静電容量に寄与するが、２つの静電容量の直列の組み合わせ、例えばＴＳＶ静電容量は、Ｃ１及びＣ２以下であり得る。
図４Ａ〜図４Ｃは、本開示の実施形態に従った基板貫通ビア４００の例図及び典型図を提供する。ＴＳＶ４００は、基板４０２中に形成されてもよく、第１のライナー４０４、第１の導電体４０６、第２のライナー４０８、及び第２の導電体４１０を少なくとも含んでもよい。ＴＳＶ４００は、第１の導電体４０６を電圧基準ノード４１２と電気的に結合する導電カップリング４１４を付加的に含んでもよい。ＴＳＶ４００は、電圧基準ノード４１２に連結されている第１の導電体４０６に少なくとも部分的に起因して低ＴＳＶ静電容量を提供してもよい。第１及び第２の導電体４０６、４１０及び第２のライナー４０８の組み合わせから形成される静電容量は、電圧基準ノード４１２に結合されている第１の金属に起因するＴＳＶ静電容量であってもよい。したがって。第１の導電体４０６を基板４０２にショートすることは、基板４０２と第１の導電体４０６との間に形成される静電容量の効果をＴＳＶ静電容量から制限又は省略し得る。ＴＳＶ４００は単一の細長い導電トレースとして導電カップリング４１４を示すが、導電カップリング４１４の任意の形状及びカップリング数は本開示により考慮される。
図４Ａ及び図４Ｂは夫々、ＴＳＶ４００の例示的平面図及び例示的断面図である。ＴＳＶ４００は、基板４０２中にエッチングされたビア開口部中に形成されてもよい。ＴＳＶ４００は、第１及び第２のライナー４０４、４０８、第１及び第２の導電体４０６、４１０、及び導電カップリング４１４を含んでもよい。導電カップリング４１４はＴＳＶ４００の一部であるものとして記述され得るが、導電カップリング４１４はまた、ＴＳＶ４００の２つの静電容量を分離するために第１の導電体４０６に基準電圧を提供する別個のコンポーネントとして開示されてもよい。第１及び第２のライナー４０４、４０８及び第１の導電体４０６の各々は、環、例えば輪の形状であってもよく、基板４０２中に形成されたビア開口部の形状に起因してもよく、開口部の軸点の周りに同心の輪を形成させてもよい。第１及び第２のライナー４０４、４０８及び第１の導電体４０６は輪として図示されるが、これらのコンポーネントの形状は本開示の非限定的な態様であり、任意の形状が考慮される。
幾つかの実施形態では、第１及び第２のライナー４０４、４０８は、同様の材料、例えば二酸化ケイ素から形成されてもよいが、それらの個別の厚さは異なってもよい。例えば、第２のライナー４０８は所望の厚さのものであってよい一方で、第１のライナー４０４は、任意の細みぞ及びエッチフィーチャを含むビア開口部の側壁を十分に覆う任意の厚さであってもよい。以下で論じられるように、第２のライナー４０８の所望の厚さは、目標静電容量が得られるようなものであってもよく、該静電容量は、第２のライナー４０８の反対側にある第１及び第２の導電体４０６、４１０の組み合わせから形成される。
幾つかの実施形態では、第１の導電体４０６は金属を含んでもよい。幾つかの実施形態では、バリア層及びシード層は、ＴＳＶ４００中に含まれてもよく、第１の導電体２０６の形成よりも前に形成されてもよい。例えば、バリア層は、第１のライナー４０４の露出した側壁上に配置されてもよく、シード層は、シード層上に配置され得る第１の導電体４０６の形成よりも前にバリア層上に形成されてもよい。幾つかの実施形態では、バリア層はタンタルを含んでもよく、シード層は銅を含んでもよく、第１の導電体４０６は銅を含んでもよい。幾つかの実施形態では、バリア層及びシード層は第１の導電体４０６であってもよい。例えば、第１の導電体４０６はバリア層及びシード層から形成されてもよい。
第２の導電体４１０は金属を含んでもよく、該金属は第１の導電体４０６と同様であってもよい。例えば、第２の導電体２１０は銅であってもよい。幾つかの実施形態では、第２の導電体４１０は、第２のライナー４０８の形成後に残存する開口部を充填してもよい。例えば、第２のライナー４０８の形成後に残存する開口部が円である場合、第２の導電体４０８は該円を充填してもよい。幾つかの実施形態では、バリア層及びシード層が第２の導電体４１０に先行してもよく、第２のライナー４０８と第２の導電体４１０との間に連続的に配置されてもよい。幾つかの実施形態では、バリア層、シード層、又はそれら両方の何れか１つがＴＳＶ４００において省かれてもよい。
ＴＳＶ４００は導電カップリング４１４を更に含んでもよい。導電カップリング４１４は、第１の金属４０６を電圧基準ノード４１２に結合する。電圧基準ノードは基板４０２上に形成されてもよく、電圧基準を提供してもよい。幾つかの実施形態では、電圧基準は接地であってもよい。幾つかの実施形態では、電圧基準は、一定の正又は負の電圧であり得る基板電圧であってもよい。一般的には、基準電圧は、例えば、第２の金属４１０上で搬送される電気信号に基づかなくてもよい。
導電カップリング４１４は、例えば、第１の導電体４０６の堆積と共に堆積されてもよく、フォトリソグラフィ及びエッチ若しくはリフトオフ工程を通じて、後続のマスクステップ中に図４Ａ及び図４Ｂに示された形状中に形成されてもよい。幾つかの実施形態では、導電カップリング４１４はＴＳＶ４００が形成された後に形成されてもよい。また、電圧基準ノード４１２は、前に論じられたような能動素子の形成中に基板４０２上に形成されてもよい。
図４Ｃは、ＴＳＶ４００によって作り出された様々な静電容量の典型的な電気図である。基板４０２と第２の導電体４１０との間には直列に形成された２つの静電容量があってもよい。例えば、第１のコンデンサＣ１は、基板４０２、第１のライナー４０４、及び第１の導電体４０６によって形成されてもよい。また、第２のコンデンサＣ２は、第１の導電体４０６、第２のライナー４０８、及び第２の導電体４１０によって形成されてもよい。しかしながら、導電カップリング４１４に起因して、第１及び第２の静電容量は、基準電圧に結合される導電カップリング４１４が存在しない場合にそうなるであろうように結合しないように相互に分離されてもよい。したがって、第２の静電容量Ｃ２は、ＴＳＶ静電容量に影響を及ぼす静電容量であってもよい。第１の導電体４０６が電圧基準ノードに結合されるので、第１のコンデンサＣ１は第２のコンデンサＣ２から効果的に分離されてもよく、第２のコンデンサＣ２のみがＴＳＶ静電容量に寄与してもよい。そうだとして、第２のコンデンサＣ２及びＴＳＶ静電容量は同じであってもよい。更にＣ１はＴＳＶ１００に関して前に論じた問題の影響を依然受け得るが、Ｃ２はそうした問題を経験しなくてもよい。したがって、目標静電容量以下でＣ２を提供するために第２のライナー２０８を形成すること、及び第１の導電体３０６を電圧基準ノードに結合することは、Ｃ１の静電容量レベルが電圧及び／又は時間と共に変化したとしても、目標静電容量以下でもあるＴＳＶ静電容量を提供し得る。
図５Ａ〜図５Ｅは、本開示の実施形態に従った工程５００の様々な段階における基板の断面図を示す。図５Ａ〜図５Ｅは、方法６００（より詳細が以下で論じられる）のステップ等の１つ以上のステップが実行された後の基板の断片を示し得る。図５Ａ〜図５Ｅを参照しながら使用される場合、一般的な用語“基板”は、基板と、工程５００のそのステップまでにその上に形成されたその他の様々なコンポーネントとを称する場合がある。例えば、基板が加熱され得るとの言い回しは、基板とその上にその段階までに形成された全てのコンポーネントが加熱されることを意味する。
図５Ａは、基板５０４を通って形成された基板貫通ビア開口部５０２、略してビア開口部を示す。幾つかの実施形態では、ビア開口部５０２は基板５０４を部分的に通って単に形成さてもよい。ビア開口部５０２は、イオンミリング、レーザアブレーション、誘導結合型反応性イオンエッチング、又は当該技術分野で周知の任意の方法等の、ウェット又はドライエッチング技術を用いて形成されてもよい。ビア開口部５０２は、ＴＳＶ等の基板５０４を通って導電素子を形成するための開口部を提供してもよい。本明細で用いられる場合ＴＳＶは、１つ以上のバリア層、１つ以上のライナー、及び１つ以上の導電体を含む場合がある。ＴＳＶ４００は工程５００により形成されたＴＳＶの一例であってもよい。幾つかの実施形態では、ＴＳＶは１つ以上のライナー及び１つ以上の導電体を含んでもよい。
幾つかの実施形態では、ビア開口部５０２は、表側処理が生じた後に形成されてもよく、そのことは基板５０４の上面上に活性領域を提供し得る。幾つかの実施形態では、基板５０４は、シリコン、ゲルマニウム、シリコン含有材料、又は、それらの組み合わせであってもよい。幾つかの実施形態では、基板５０４は、ヒ化ガリウム、リン化インジウム、窒化ガリウム等のシリコン以外の任意の半導体材料であってもよい。活性領域（図示せず）は、当該技術分野で周知の１つ以上の集積回路工程中に形成されたトランジスタ、コンデンサ、抵抗等の能動回路素子の１つ以上の層を含んでもよい。活性領域は、化学機械平坦化（ＣＭＰ）停止層（図示せず）によって覆われてもよい。
図５Ｂは、基板貫通ビア開口部５０２の１つ以上の側壁上に形成された第１の誘電体層５０６を示す。幾つかの実施形態では、第１の誘電体層５０６の部分は、基板貫通ビア開口部５０２の１つ以上の側壁に加えて基板５０４の上面上に形成されてもよい。第１のライナー３０６の少なくとも部分が基板３０４の上面上に形成される実施形態では、それらの部分はエッチング工程中にその後除去されてもよい。幾つかの実施形態では、第１の誘電体層５０６は、基板貫通ビア開口部５０２の１つ以上の側壁上に１００〜６０００Å又はそれ以上の厚さを有する第１のＴＳＶライナーであってもよい。第１の誘電体層５０６は、絶縁体、例えば酸化物であってもよく、ＴＳＶ導電体（例えば、図５Ｅ参照）等のＴＳＶの、後に形成されたコンポーネントから基板５０４及び活性層を分離する保護層を提供してもよい。第１の誘電体層５０６は、例えば、ＣＶＤ等の堆積工程を用いて形成されてもよい。幾つかの実施形態では、第１の誘電体層５０６は、ＣＶＤ Ｏ３／ＴＥＯＳ酸化物堆積工程又ＰＥＣＶＤ堆積工程で形成されてもよい。
図５Ｃは、第１の導電体５０６上に形成された第１の導電体５０８を示す。また、図５Ｃは、第１のライナー５０６の上方に形成され基板５０４の一部の上方に延伸する導電カップリング５１４を示す。基板５０４の上方に延伸する導電カップリング５１４の部分は、基板５０４上に形成された電圧基準ノード（図示せず）に結合されてもよい。第１の導電体５０８及び導電カップリング５１４は、当該技術分野で周知の任意の導電性金属、例えば、ポリシリコン、銅、アルミニウム、銀等であってもよく、任意の周知の方法で堆積されてもよい。例えば、第１の金属５０８及び導電カップリング５１４は、熱蒸着を通じて堆積された銅であってもよい。幾つかの実施形態では、第１の導電体５０８及び導電カップリング５１４に加えて、第１の導電体５０８及び導電カップリング５１４が形成され得るよりも前にバリア層及びシード層が第１のライナー５０６上に形成されてもよい。例えば、タンタルバリア層及び銅シード層は、第１の導電体５０８及び導電カップリング５１４の堆積よりも前に連続的に堆積されてもよく、第１の導電体５０８及び導電カップリング５１４はまた銅であってもよい。幾つかの実施形態では、バリア層及びシード層は第１の導電体４０６を形成してもよい。一般的に、第１の導電体３０８の厚さは、第１のライナー３０６の上方に連続的な層が形成される限り、任意の所望の厚さであってもよい。例えば、第１の導電体３０８は約２０ｎｍであってもよい。幾つかの実施形態では、第１の導電体５０８及び導電カップリング５１４は、導電カップリング５１４と実質的に同時に形成されてもよく、その後のフォトリソグラフィ及びエッチ若しくはリフトオフ工程中に成形されてもよい。
図５Ｄは、第１の導電体５０８上に形成された第２のライナー５１０を示す。第２のライナー５１０は、第２のＴＳＶライナーであってもよく、目標ＴＳＶ静電容量に基づいて所望の厚さを有してもよい。例えば、ＴＳＶ４００等の第１及び第２の静電容量Ｃ１及びＣ２を含む実施形態では、第２の静電容量Ｃ２は第２のライナー５１０の厚さに基づいてもよく、第２のライナー５１０は約３５００Åの例示的厚さを有してもよい。第２のライナー５１０は第１のライナー５０６と同様の絶縁体であってもよい。第２のライナー５１０は、例えば、ＣＶＤ等の堆積工程を用いて形成されてもよい。幾つかの実施形態では、第２のライナー５１０は、ＣＶＤ Ｏ３／ＴＥＯＳ酸化物堆積工程又はＰＥＣＶＤ堆積工程で形成されてもよい。幾つかの実施形態では、第２のライナー５１０は低誘電率材料であってもよい。例えば、第２のライナー５１０は、キセロゲル及びエアロゲル等のポリマーベースの誘電体又は多孔性の酸化物であってもよい。
図５Ｅは、基板貫通ビア開口部５０２中に形成された第２の導電体５１２を示す。第２の導電体５１２は、第２のライナー５１０上に堆積されてもよく、基板貫通ビア開口部５０２の残余体積を充填してもよい。第２の導電体５１２は、１つ以上の金属、例えば銅であってもよい。第２の導電体５１２は、様々な金属堆積工程を用いて堆積されてもよい。例えば、タンタルバリア層は及び銅シード層は、電子めっき工程を用いて残余の体積が銅で充填されるよりも前にＰＶＤ工程によって堆積されてもよい。
導電カップリング５１４は、図５Ｃと関連する工程５００のステップ中に形成されるものとして図示されるが、導電カップリング５１４は後の工程中に形成されてもよい。例えば、第２の導電体５１２の形成の後又は最中に、導電カップリング５１４は、１つ以上のフォトリソグラフィステップ並びに関連する金属エッチング及び／又は金属リフトオフ工程を用いて形成されてもよい。
図５Ａ〜図５Ｅは基板貫通ビア開口部５０２を完全に通って延伸するＴＳＶの形成を示すが、ＴＳＶの形成は、基板の裏側から終結されるよりも前に、基板の表側から部分的に生じてもよい。例えば、基板を部分的に通って形成されるＴＳＶは、基板を部分的に通って形成されるＴＳＶが裏側上に露出されるまでに、基板の裏側から厚さを取り除くことによって終結されてもよい。何れの工程シーケンスにおいても、もたらされるＴＳＶは、図５Ａ〜図５Ｃに図示されたように実質的に現れてもよい。また、もたらされるＴＳＶは、導電カップリング５１４に起因して、第２の誘電体５１０、例えば図４ＣのＣ２によって一般的に定義される特徴的なＴＳＶ静電容量を有してもよい。導電カップリングが基準電圧を提供されるのに起因して、導電カップリング５１４は、ＴＳＶ静電容量、例えば第２の静電容量Ｃ２を効果的に分離し得る。
図６は、本開示の実施形態に従った方法６００のフロー図である。方法６００は、複数の静電容量を備えたＴＳＶを形成するための半導体処理シーケンスであってもよい。方法６００はステップ６０２〜６１４のシーケンスとして開示されるが、任意の数の開示されたステップは、並行して又は異なる順序で実行されてもよく、及び又は方法６００から省かれてもよい。例えば、幾つかの実施形態ではステップ６１２は省略されてもよい。幾つかの実施形態では、方法６００は、ＴＳＶ金属を電圧基準ノードと接続する１つ以上の導電カップリングを形成するためのステップをも含んでもよい。幾つかの実施形態では、ＴＳＶは２つ以上のライナーを含んでもよい。それらのライナーのうちの少なくとも１つは、１つ以上の導電体がその中に形成され得るように基板貫通ビア開口部の側壁上に形成されてもよい。それらの導電体のうちの少なくも１つは、例えば、半導体ダイの一側面から別の側面までの電気的導電経路を提供してもよい。
方法６００は、基板中に基板貫通ビア開口部を形成することを含み得るステップ６０２で開始されてもよい。基板貫通ビア開口部は、活性領域を通って且つ基板を少なくとも部分的に通ってエッチングすることによって形成されてもよい。基板貫通ビア開口部は、任意の所望の形状で形成されてもよい。例えば、基板貫通ビア開口部は、基板中の円として形成されてもよい。幾つかの実施形態では、基板貫通ビア開口部は、基板を完全に通って形成されてもよい。とにかく、基板貫通ビア開口部は、少しの一例である化学エッチング、掘削、レーザアブレーションと共に、化学的及び／又は物理的手段によって形成されてもよい。基板貫通ビア開口部は、基板貫通ビア（ＴＳＶ）構造体が形成される場所であってもよい。ＴＳＶ構造体は、導電経路が基板を通って又は部分的に通って延伸するように形成されるように、１つ以上のバリア層及び／又はシード層、１つ以上のライナー、並びに１つ以上の導電体を含んでもよい。幾つかの実施形態では、１つ以上のバリア層及び１つ以上のシード層は省略されてもよい。基板貫通ビア開口部は、それ故、その後形成されるＴＳＶの基礎として基板中に形成された開口部、例えば穴であってもよい。
幾つかの実施形態では、基板貫通ビアの形成よりも前に、表側処理が実行されてもよい。本明細書で用いられる場合は、表側処理は、半導体ダイの活性領域を形成するための複数の処理ステップを含んでもよい。例えば、表側処理は、多数のエピタキシャル成長、酸化物堆積／エッチング、金属堆積／エッチングを通じた回路形成を含んでもよく、多くの堆積／エッチングに伴う多数のフォトリソグラフィステップを含んでもよい。活性領域の形成に続いて、化学機械平坦化（ＣＭＰ）停止層が活性領域の上方に形成されてもよく、それは、後続のＣＭＰ工程中に活性領域を保護し得る。表側処理は基板の第１の側面上で実行されてもよい。幾つかの実施形態では、基板は、シリコン、ゲルマニウム、又はそれらの組み合わせであってもよい。幾つかの実施形態では、基板は、シリコン、ゲルマニウム、又はそれらの組み合わせ以外の任意の半導体基板材料であってもよい。
方法６００は、基板貫通ビア開口部の第１のライナー、例えば第１のＴＳＶライナーの形成を含み得るステップ６０４において続いてもよい。第１のライナーは、二酸化ケイ素又は一酸化ケイ素などの絶縁体又は誘電体であってもよい。ライナーは、準大気圧ＣＶＤ（ＳＡＣＶＤ）等の化学気相蒸着工程（ＣＶＤ）を用いて形成されてもよい。幾つかの実施形態では、ライナーは、当該技術分野で周知であり得るようなオゾンＯ３／ＴＥＯＳ酸化物工程を用いて堆積されてもよい。Ｏ３／ＴＯＳ工程は、基板貫通ビア開口部の側壁上にライナーを形成するために用いられてもよく、基板の上面上にライナーを形成するためにも用いられてもよい。潜在的に急な側壁と基板貫通ビア開口部の深さに起因して、第１のライナーは十分なステップ範囲を提供することが望ましい。例えば、第１のＴＳＶライナーは、側壁において１５００〜６０００Åの厚さを有してもよい。幾つかの実施形態では、第１のライナーの所望のステップ範囲は、Ｏ３／ＴＥＯＳ酸化物工程で得られてもよい。幾つかの実施形態では、第１のＴＳＶライナーは、より密集したライナーを提供し得るＰＥＣＶＤ酸化物工程を用いて堆積されてもよい。
方法６００は、基板貫通ビアのバリア層及びシード層を形成することを含も得るステップ６０６において続いてもよい。バリア層は、例えば、気相蒸着によって堆積された金属であってもよい。幾つかの実施形態では、バリア層はタンタルであってもよい。シード層は、例えば、気相蒸着によって堆積された又は電気めっきによって成長された金属であってもよい。幾つかの実施形態では、シード層は銅であってもよい。幾つかの実施形態では、バリア層及びシード層の合成した厚さは約２０ｎｍであってもよい。
方法６００は、基板貫通ビアの第１のメタライゼーションを形成することを含むステップ６０８において続いてもよい。第１のメタライゼーションは、１つ以上の金属堆積技術を用いて１つ以上の金属を堆積することを含んでもよい。例えば、第１の金属層は、電気めっきを用いて形成、例えば成長されてもよい。幾つかの実施形態では、第１のＴＳＶ金属は銅であってもよい。幾つかの実施形態では、ステップ６０８は、バリア層及びシード層が第１のＴＳＶ金属であり得るように省かれてもよく、例えば、図２及び図４の第１の導電体２０６、４０６を夫々形成してもよい。また、ステップ６０６及び／又はステップ６０８は、図４の導電カップリング４１４等の導電カップリングの形成を含んでもよい。
方法６００は、基板貫通ビア開口部の第２のライナー、例えば第２のＴＳＶライナーを形成することを含み得るステップ６１０において続いてもよい。第２のライナーは、第１のライナーと実質的に同様に形成されてもよく、目標静電容量値に基づいて所望の厚さであってもよい。例えば、第２のライナーは、第１のＴＳＶ金属の上方に堆積されたＯ３／ＴＥＯＳ酸化膜であってもよく、約３５００Åの厚さを有してもよい。第２のライナーは、ＴＳＶ内に第２の静電容量を形成するために含まれてもよい。例えば、ＴＳＶ２００が方法６００に基づいて形成されている場合、第２のＴＳＶライナーは、上で論じた第２の静電容量Ｃ２を形成するために第１のＴＳＶ金属と第２のＴＳＶ金属（以下で論じられる）との間に形成される。第２の静電容量Ｃ２の静電容量値は、目標ＴＳＶ静電容量が達成されるようなものであってもよい。
方法６００は、基板貫通ビアのバリア層及びシード層を形成することを含み得るステップ６１２において続いてもよい。バリア層は、例えば、気相蒸着によって堆積された金属であってもよい。幾つかの実施形態では、バリア層はタンタルであってもよい。シード層は、例えば、気相蒸着によって堆積された又は電気めっきによって成長された金属であってもよい。幾つかの実施形態では、シード層は銅であってもよい。
方法６００は、基板貫通ビアの第２のメタライゼーション、例えば、第２のＴＳＶ金属を形成することを含み得るステップ６１４において続いてもよい。第２のＴＳＶメタライゼーションは、１つ以上の金属堆積技術を用いて１つ以上の金属を堆積することを含んでもよい。例えば、少なくとも第１の金属層は、電気めっきによって基板貫通開口部を充填するために形成されてもよい。幾つかの実施形態では、第２のＴＳＶ金属は銅であってもよい。
開示の特定の実施形態が説明の目的で本明細書に記述されているが、開示の精神及び範囲から離れることなく様々な変更をなし得ることは前述の記載から分かるであろう。したがって、開示は添付の請求項を除いて制限されない。

Claims (25)

  1. 基板中に形成された開口部であって、少なくとも１つの側壁を有する前記開口部と、
    前記開口部の前記側壁上に少なくとも形成された第１の誘電体と、
    前記第１の誘電体上に少なくとも形成された第１の導電体と、
    前記第１の導電体上に少なくとも形成された第２の誘電体と、
    前記第２の誘電体の側壁上に少なくとも形成された第２の導電体と
    を含む、装置。
  2. 前記第１の導電体を導電カップリングが電圧基準ノードに結合する、請求項１に記載の装置。
  3. 前記電圧基準ノードは接地ノードである、請求項２に記載の装置。
  4. 前記電圧基準ノードは基板電圧ノードである、請求項２に記載の装置。
  5. 前記第１及び第２の誘電体は二酸化ケイ素である、請求項１に記載の装置。
  6. 前記基板、前記第１の誘電体、及び前記第１の導電体の組み合わせから第１の静電容量が形成され、前記第１の導電体、前記第２の誘電体、及び前記第２の導電体の組み合わせから第２の静電容量が形成される、請求項１に記載の装置。
  7. その中の開口部中に形成された基板貫通ビアを備えた基板
    を含み、
    前記基板貫通ビアは、
    第１及び第２の誘電体と、
    前記第１及び第２の誘電体の間に配置された第１の導電体と、
    前記第２の誘電体上に配置された第２の導電体と
    を含む、
    装置。
  8. 前記基板は表側上に１つ以上の回路を含む、請求項７に記載の装置。
  9. 前記第１及び第２の誘電体は二酸化ケイ素である、請求項７に記載の装置。
  10. 前記第２の誘電体は低誘電率材料である、請求項７に記載の装置。
  11. 前記第１の金属は、タンタル、銅、ポリシリコン、又はそれらの組み合わせを含む、請求項７に記載の装置。
  12. 前記第２の誘電体は所望の静電容量値に基づいた厚さを有し、前記第１及び第２の導電体と前記第２の誘電体とから形成された静電容量は前記所望の静電容量値を提供する、請求項７に記載の装置。
  13. 前記第２の金属はフローティングである、請求項１２に記載の装置。
  14. 前記第１の金属は、前記基板上に配置された電圧基準ノードに結合される、請求項１３に記載の装置。
  15. 基板貫通ビア開口部中に第１の誘電体層を形成することと、
    前記第１の誘電体層上に第１の導電体層を形成することと、
    前記第１の導電体層上に第２の誘電体層を形成することと、
    前記ビア開口部の残余領域を充填するために前記第２の誘電体層上に第２の導電体層を形成すること
    を含む、方法。
  16. 前記基板貫通ビア開口部を基板中に形成することを更に含む、請求項１５に記載の方法。
  17. 前記第１の誘電体層上に第１の導電体層を形成することは、
    前記第１の誘電体層上に第１のバリア層を堆積することと、
    前記第１のバリア層上に第１のシード層を堆積することと、
    前記第１のシード層上に前記第１の導電体層を堆積すること
    を含む、請求項１５に記載の方法。
  18. 基板開口部中に第１の誘電体層を形成することは、前記基板貫通ビア開口部中に前記第１の誘電体層を堆積することを含む、請求項１５に記載の方法。
  19. 前記第１の誘電体層上に第１の金属層を形成することは、前記第１の金属と前記基板との間に金属カップリングを形成することを更に含む、請求項１５に記載の方法。
  20. 前記第１の導電体層上に第２の誘電体層を形成することは、プラズマ促進化学気相蒸着を用いて前記第２の誘電体を堆積することを含む、請求項１５に記載の方法。
  21. 前記第２の誘電体層上に第２の導電体層を形成することは、
    前記第２の誘電体層上に第２のバリア層を堆積することと、
    前記第２のバリア層上に第２のシード層を堆積することと、
    前記第２のシード層上に前記第２の導電体層を電気めっきすることと
    を含む、請求項１５に記載の装置。
  22. 基板中にビア開口部を形成することと、
    前記ビア開口部の側壁の少なくとも上に第１の誘電体層を堆積することと、
    前記第１の誘電体層上に第１の導電体を形成することと
    前記第１の導電体上に第２の誘電体を形成することと、
    前記第２の誘電体上に第２の導電体を堆積すること
    を含む、方法。
  23. 前記第１の金属と前記基板との間に金属カップリングを形成することを更に含む、請求項２２に記載の方法。
  24. 前記第１の誘電体層上に第１の導電体を形成することは、物理気相蒸着工程を用いてバリア層及びシード層を堆積することを含む、請求項２２に記載の方法。
  25. 前記第１の導電体上に第２の誘電体を形成することは、化学気相蒸着工程を用いて前記第２の誘電体を堆積することを含む、請求項２２に記載の方法。
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