TW201803067A - 低電容通過基板穿孔結構 - Google Patents

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Abstract

本文中揭示用於形成低電容通過基板穿孔結構之裝置及方法。一實例性裝置包含：一開口，其係形成於一基板中，其中該開口具有至少一側壁；一第一介電層，其至少係形成於該開口之該側壁上；一第一導體，其至少係形成於該第一介電層上；一第二介電層，其至少係形成於該第一導體上；及一第二導體，其至少係形成於該第二介電層之一側壁上。

Description

低電容通過基板穿孔結構
包含通過基板導電路徑之半導體器件會具有穩定性及效能方面之問題。例如，穩定性問題可與相關聯於形成於用於傳導路徑之通過基板開口中之材料的附加應力相關。另外，形成於通過基板開口中之導電路徑若未經最佳化，則可歸因於(例如)非所要電容位準處之相關聯寄生電容而降低操作速率。可期望解決效能問題及可靠性問題兩者。
本文中揭示實例性裝置。一實例性裝置可包含形成於一基板中之一開口。該開口可包含至少一側壁。該實例性裝置亦可包含：一第一介電層，其至少形成於該開口之該側壁上；一第一導體，其至少位於該第一介電層上；一第二介電層，其至少形成於該第一導體上；及一第二導體，其至少形成於該第二介電層之一側壁上。 另一實例性裝置可包含一基板，其具有形成於其內之一開口中的一通過基板穿孔。該通過基板穿孔可包含：第一介電層及第二介電層；一第一導體，其安置於該第一介電層與該第二介電層之間；及一第二導體，其安置於該第二介電層上。 本文中揭示實例性方法。一實例性方法可包含：使一第一介電層形成於一通過基板穿孔開口中。該實例性方法亦可包含：使一第一導電層形成於該第一介電層上；使一第二介電層形成於該第一導電層上；及使一第二導電層形成於該第二介電層上以填充該穿孔開口之一剩餘區域。 另一實例性方法可包含：使一穿孔開口形成於一基板中；及將一第一介電層至少沈積於該穿孔開口之一側壁上。該實例性方法亦可包含：使一第一導體形成於該第一介電層上；使一第二介電層形成於該第一導體上；及將一第二導體沈積於該第二介電層上。
本文中揭示低電容通過基板穿孔(TSV)結構及其形成方法。本發明之實施例包含由TSV之一信號載送導體與一基板之間的一或多個額外電容形成之一TSV襯層。下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習此項技術者應明白，可在無此等各種特定細節之情況下實踐本發明之實施例。在一些例項中，未詳細展示熟知之器件組件、電路、控制信號、時序協定及軟體操作以避免不必要地使本發明所描述之實施例不清楚。 半導體器件越來越多地包含封裝在一起之多個晶粒。例如，若干晶粒可形成為經組態以執行不同命令之一電連接堆疊。為連接晶粒之堆疊，通過基板穿孔開口可形成於各晶粒中，其中該等開口提供通過晶粒之實體通道，該等實體路徑隨後可用於提供自一晶粒之一側至另一側之電連接且提供該多個晶粒之間之電連接。一導體及各種障壁層及/或絕緣層可形成於該等通過基板穿孔開口中及其周圍以形成一TSV，其中該TSV提供通過基板之電連接。該基板亦可包含一或多個主動層，例如可用於使電路形成於該基板之至少一側上的主動層。然而，該TSV結構(例如各種金屬、絕緣體及/或障壁層之實體配置)會對半導體器件效能及/或可靠性產生有害影響。 圖1A至圖1C提供一通過基板穿孔100之實例圖及一代表性示意圖。通過基板穿孔(TSV) 100可形成於一基板102中且至少包含一襯層104及一導體106。TSV 100可表示習知TSV之一些態樣，且可用於討論與非所要位準處之TSV之寄生電容(其在本文中可指稱TSV電容)相關聯之問題。 圖1A及圖1B分別係TSV 100之一實例性平面圖及一實例性橫截面圖。TSV 100包含可連續形成於基板102之一通過基板穿孔開口(其亦可簡稱為「一穿孔開口」)中之襯層104及導體106。襯層104及導體106之組合可統稱為TSV。雖然TSV 100可包含諸如(例如)障壁層及/或晶種層之各種其他組件(圖中未展示)，但一般TSV結構可類似於TSV 100。 襯層104可由此項技術中已知之任何介電或絕緣材料(諸如二氧化矽、氧化矽、氮化矽、低介電常數材料(例如低K介電質)等等)形成。襯層104可藉由此項技術中已知之任何方法來形成於穿孔開口中。襯層104可用於將基板102與導體106隔離以防止兩者之間的任何無用電耦合(例如短路)。導體106可為此項技術中已知之任何金屬，且可用於提供自基板102之一側至基板102之另一側的一導電路徑。導體106亦可對互連晶粒(諸如一晶粒堆疊)提供一導電路徑。此外，導體106可對包含由一或多個TSV (諸如TSV 100)互連之多個晶粒的晶粒堆疊提供用於傳輸晶粒堆疊內之資料及/或命令信號的導電路徑。在此等實例中，資料及/或命令信號可由可提供各種電壓位準處之信號的信號驅動器提供。如本文中所使用，載送資料及/或命令信號之TSV導體可指稱主動導體。 圖1C係TSV 100之寄生電容之一代表性電路簡圖。可歸因於基板102、襯層104及導體106之實體配置而形成一TSV電容。例如，TSV電容可經模型化為一平行板電容器，其中基板102及導體106使平行板形成於襯層104之對置側上。TSV電容會影響電信號傳播通過TSV 100的速率。例如，一較高TSV電容可減小信號可傳播通過TSV 100之導體106的速率。亦可歸因於增大TSV電容而發生功耗及熱產生增加。 TSV電容會受TSV 100之各種特徵影響，諸如，襯層104之厚度及/或組合物會影響TSV電容。例如，一厚襯層104可降低TSV電容，而一薄襯層104可提高TSV電容。除介電層104之厚度影響TSV電容之外，TSV 100之實體態樣亦會負面影響TSV電容。影響TSV電容之一實體態樣之實例可包含在襯層中形成裂紋，其可歸因於穿孔開口側壁之不平滑或不規則特徵。另外，問題可歸因於積聚於TSV 100結構中之應力，其可由形成TSV 100之後的下游處理引起。襯層104中之裂紋亦可歸因於導體106與基板102之間的熱膨脹係數之一失配。形成於襯層104中之裂紋可導致金屬遷移、金屬缺陷生長及/或基板破裂。此等實體缺陷之任何者可引起半導體器件效能欠佳或完全無效能。 此外，由於TSV電容係一金屬氧化物半導體(MOS)電容器，所以TSV電容可充當此項技術中已知之一MOS電容器。例如，歸因於處於一不同操作模式(諸如反轉、空乏及累積)中，MOS型電容器可在不同電壓處顯示不同電容值。因此，MOS效應可引起TSV電容在較高電壓處及/或在傳播通過導體106之信號之不同頻率處增大。此等問題之組合可引起一TSV電容值增大至高於一目標電容值，此甚至可發生於製造之後的數月內。 可提供甚至在出現上述問題時保持於或保持低於一目標電容值之一TSV電容之一解決方案包含：新增與TSV電容串聯之一或多個電容器。因此，基於將電容串聯組合之規則，一複合電容可始終小於串聯耦合之電容之各者。據此，只要額外電容之一者處於或低於一目標電容值，則複合電容(其在一些實施例中可為TSV電容)可低於目標電容。在一些實施例中，額外電容之一者可經耦合至一參考電壓，其可引起TSV電容受限制於一主動TSV金屬與該參考電壓之間之一電容值。該參考電壓可為接地的、一正電壓、一負電壓或浮動的。 圖2A至圖2C提供根據本發明之一實施例之一通過基板穿孔200之實例圖及一代表性示意圖。TSV 200可係形成於一基板202中，且至少包含一第一襯層204、一第一導體206、一第二襯層208，及一第二導體210。歸因於經形成於第二導體210與基板202之間的多個電容，TSV 200可提供一低TSV電容。雖然已討論具有兩個電容之TSV 200，但電容之數目係不受限制，且本發明可考量較大數目個電容。 圖2A及圖2B分別係TSV 200之一實例性平面圖及一實例性橫截面圖。TSV 200可係形成於經形成在基板202中之一穿孔開口中。TSV 200可包含第一襯層204與第二襯層208，及第一導體206與第二導體210。第一襯層204與第二襯層208及第一導體206之各者可係呈一環形之形式(例如一環)，其可受經形成於基板202中之穿孔開口的形狀影響。例如，一圓形穿孔開口可引起同心環圍繞該開口之一軸點形成。雖然第一襯層204與第二襯層208及第一導體206在圖2A中被展示為環，但此等個別組件之形狀係本發明之一非限制態樣，且可考量任何形狀。 在一些實施例中，第一襯層204及第二襯層208可係由類似材料(例如二氧化矽)形成，但各自厚度可有所不同。例如，第一襯層204可具有提供穿孔開口之一側壁之足夠覆蓋(其包含任何條紋及蝕刻特徵)的任何厚度，而第二襯層208可具有一所要厚度。如下文將討論，第二襯層208之所要厚度可使得一目標電容值被獲得，其中電容係由第二襯層208之對置側上之第一導體206及第二導體210形成。 在一些實施例中，第一導體206可包含金屬。在一些實施例中，一障壁層及一晶種層可係包含於TSV 200中，且可在形成第一導體206之前被形成。例如，在形成第一導體206之前，一障壁層可係安置於第一襯層204之一暴露側壁上，且一晶種層可係安置於該障壁層上，第一導體206可係安置於該晶種層上。在一些實施例中，該障壁層可包含鉭，該晶種層可包含銅，且第一導體206可包含銅或多晶矽。在一些實施例中，該障壁層及該晶種層可為第一導體206。例如，第一導體206可係由一障壁層及一晶種層形成。 第二導體210亦可包含可類似於第一導體206之金屬。例如，第二導體210可為銅。在一些實施例中，第二導體210可填充形成第二襯層208之後留下之一開口。例如，若形成第二襯層208之後留下之開口係一圓形，則第二導體208可填充該圓形之剩餘區域/容積。在一些實施例中，可連續安置於第二襯層208與第二導體210之間之一障壁層及一晶種層可係位於第二導體210之前。在一些實施例中，TSV 200中可省略該障壁層、該晶種層或兩者之任何者。 圖2C係TSV 200之各種電容之一代表性電路簡圖。在基板202與第二導體210之間，可存在串聯形成之兩個電容。例如，一第一電容器C1可係由基板202、第一襯層204及第一導體206形成。另外，一第二電容器C2可係由第一導體206、第二襯層208及第二導體210形成。管控串聯耦合電容之組合的等式係1/C=1/C1+1/C2+1/C3…。如圖中所展示，C之一複合電容可小於C1、C2、C3等等。因此，TSV 200之TSV電容可為1/C1+1/C2，其可小於C1或C2。此外，雖然C1仍會受上文相對於TSV 100所討論之問題(諸如(例如)歸因於各種可靠性問題而隨時間增大電容)影響，但C2不會經歷此等問題。因而，即使C1之電容位準隨電壓及/或時間增大，但形成用於提供處於或低於一目標電容之一C2的第二介電層208可提供亦處於或低於該目標電容之一TSV電容。在此一實施例中，電容C2可被視為TSV電容。 圖3A至圖3E展示根據本發明之一實施例之一程序300之各種階段中之一基板的橫截面圖。圖3A至圖3E可描繪已執行一或多個程序步驟(諸如一方法600 (下文將更詳細討論)之步驟)之後之一基板之一片段。如參考圖3A至圖3E所使用，一般術語「基板」可係指基板及取決於程序300之步驟而經形成於基板上的各種其他組件。例如，可加熱基板的陳述將意味著加熱基板及取決於該階段之經形成於基板上的所有組件。 圖3A展示通過一基板304所形成之一通過基板穿孔開口302 (簡稱為一穿孔開口)。在一些實施例中，可形成僅部分通過基板304之穿孔開口302。可使用濕式或乾式蝕刻技術(諸如離子研磨、雷射剝蝕、電感耦合反應性離子蝕刻或此項技術中已知之任何方法)來形成穿孔開口302。穿孔開口302可提供用於形成通過基板304之各種結構(諸如TSV)的一開口。如本文中所使用，TSV可包含一或多個障壁層、一或多個襯層及一或多個導體。TSV 200可為藉由程序300來形成之一TSV之一實例。在一些實施例中，TSV可包含一或多個襯層及一或多個導體。 在一些實施例中，可在前側處理(其可(例如)在基板304之一頂面上提供一主動區域)已發生之後形成穿孔開口302。在一些實施例中，基板304可為矽、鍺、一含矽材料或其等之組合。在一些實施例中，基板304可為除矽之外的任何半導體材料，諸如砷化鎵、磷化銦、氮化镓等等。主動區域(圖中未展示)可包含已在一或多個積體電路程序期間被形成之主動電路元件(諸如電晶體、電容器及電阻器)之一或多個層，如此項技術中所知。 圖3B展示形成於通過基板穿孔開口302之一或多個側壁上之一第一襯層306。在一些實施例中，第一襯層306之部分除形成於通過基板穿孔開口302之一或多個側壁上之外，亦可形成於基板304之一頂面上。在其中第一襯層306之至少部分形成於基板304之頂面上的實施例中，可隨後在一蝕刻程序中移除該等部分。在一些實施例中，第一襯層306可為在通過基板穿孔開口302之一或多個側壁上具有自100 Å至6000 Å或更大之一厚度的一第一TSV襯層。例如，第一襯層306可為一絕緣體(例如氧化物)，且亦可提供將基板304及其上所含之一主動層與TSV之一隨後形成組件(諸如一TSV導體(例如，參閱圖3C及圖3E))分離的一保護層。例如，可使用一沈積程序(諸如化學氣相沈積(CVD))來形成第一襯層306。在一些實施例中，可使用一CVD臭氧(O3 )/原矽酸四乙酯(TEOS)氧化物沈積程序或一電漿增強CVD (PECVD)沈積程序來形成第一襯層306。在一些實施例中，第一襯層306可為一厚高品質介電層，其可防止基板304之金屬遷移及污染。 圖3C展示形成於第一襯層306上之一第一導體308。第一導體308可為此項技術中已知之任何導電金屬(例如多晶矽、銅、鋁、銀等等)，且可藉由任何已知方法來沈積。例如，第一導體308可為透過熱蒸鍍來沈積或使用電鍍來生長之銅。在一些實施例中，除第一導體308之外，可在形成第一導體308之前使一障壁層及晶種層形成於第一襯層306上。例如，可在沈積第一導體308 (其亦可為銅)之前依序沈積一鉭障壁層及一銅晶種層。在一些實施例中，第一導體308可由該障壁層及該晶種層形成。一般而言，只要使一連續層形成於第一襯層306上方，則第一導體308之一厚度可為任何所要厚度。例如，第一導體308可為約20 nm。 圖3D展示形成於第一導體308上之一第二襯層310。第二襯層310可為一第二TSV襯層，且可具有基於一目標TSV電容之一所要厚度。例如，在包含第一電容C1及第二電容C2之實施例(諸如TSV 200)中，電容C2之電容值可基於第二襯層310之一厚度。在一些實施例中，第二襯層310可具有約3500 Å之一厚度。一般而言，第二襯層之厚度可基於一所要TSV電容值，且3500 Å僅為一實例。第二襯層310可為類似於第一襯層306之一絕緣體。例如，可使用一沈積程序(諸如CVD)來形成第二襯層310。在一些實施例中，可使用一CVD O3 /TEOS氧化物沈積程序或一PECVD沈積程序來形成第二介電層310。在一些實施例中，第二襯層310可為一低介電常數材料。例如，第二襯層310可為基於聚合物之介電質或一多孔氧化物，諸如乾凝膠及氣凝膠。 圖3E展示形成於通過基板穿孔開口302之剩餘容積中之一第二導體312。第二導體312可沈積於第二襯層310上。第二導體312可由一或多個金屬(例如銅)形成。可使用各種金屬沈積程序來沈積第二導體312。在一些實施例中，可在形成第二導體312之前將一鉭障壁層及一銅晶種層沈積於第二襯層310上。例如，可使用一物理氣相沈積(PVD)程序來沈積一鉭障壁層，接著，可在使用一電鍍程序來使剩餘容積填充有銅之前使用PVD來形成一銅晶種層。 雖然圖3A至圖3E展示完全延伸通過基板304之一實例性TSV之形成，但TSV之形成可代以在自基板304之一後側被完成之前自基板304之一前側部分發生。例如，可藉由自基板之後側移除一厚度直至部分通過基板所形成之TSV被暴露於後側上來完成部分通過基板所形成之一TSV。在任一程序序列中，所得TSV實質上可如圖3A至圖3E中所描繪般呈現。另外，所得TSV可具有一般由第二介電層310界定之一特性TSV電容，例如相對於圖2C所討論之C2。雖然由第一介電層306形成之一電容(例如C1)可促成TSV電容，但兩個電容之串聯組合(例如TSV電容)可小於或等於C1及C2。 圖4A至圖4C提供根據本發明之一實施例之一通過基板穿孔400之實例圖及一代表性示意圖。TSV 400可係形成於一基板402中，且至少包含一第一襯層404、一第一導體406、一第二襯層408，及一第二導體410。另外，TSV 400可包含將第一導體406與一電壓參考節點412電耦合之一導電耦合件414。至少部分歸因於第一導體406經耦合至電壓參考節點412，TSV 400可提供一低TSV電容。歸因於第一金屬經耦合至電壓參考節點412，由第一導體406及第二導體410及第二襯層408之組合形成之一電容可為TSV電容。據此，將第一導體406短接至基板402可自TSV電容限制或省略經形成於基板402與第一導體406之間之電容的效應。雖然TSV 400將導電耦合件414展示為一單一長形導電跡線，但本發明可考量用於導電耦合件414之任何形狀或數目的耦合件。 圖4A及圖4B分別係TSV 400之一實例性平面圖及一實例性橫截面圖。TSV 400可係形成在經蝕刻於基板402中之一穿孔開口中。TSV 400可包含第一襯層404及第二襯層408、第一導體406及第二導體410，及導電耦合件414。雖然導電耦合件414可被描述為TSV 400之一部分，但導電耦合件414亦可被揭示為對第一導體406提供一參考電壓以將TSV 400之兩個電容隔離之一單獨組件。第一襯層404及第二襯層408及第一導體406之各者可呈一環形之形式(例如一環)，其可歸因於經形成在基板402中之穿孔開口的形狀，且可圍繞開口之一軸點形成同心環。雖然第一襯層404及第二襯層408及第一導體406被展示為環，但此等組件之形狀係本發明之一非限制態樣，且可考量任何形狀。 在一些實施例中，第一襯層404及第二襯層408可係由類似材料(例如二氧化矽)形成，但其各自厚度可有所不同。例如，第一襯層404可具有提供穿孔開口之一側壁之足夠覆蓋(其包含任何條紋及蝕刻特徵)的任何厚度，而第二襯層408可具有一所要厚度。如下文將討論，第二襯層408之所要厚度可使得一目標電容值被獲得，其中電容係由第二襯層408之對置側上之第一導體406及第二導體410之組合形成。 在一些實施例中，第一導體406可包含金屬。在一些實施例中，一障壁層及一晶種層可係包含於TSV 400中，且可在形成第一導體406之前被形成。例如，在形成第一導體406之前，一障壁層可係安置於第一襯層404之一暴露側壁上，且一晶種層可係形成於該障壁層上，第一導體406可係安置於該晶種層上。在一些實施例中，該障壁層可包含鉭，該晶種層可包含銅，且第一導體406可包含銅。在一些實施例中，該障壁層及該晶種層可為第一導體406。例如，第一導體406可係由一障壁層及一晶種層形成。 第二導體410可包含可類似於第一導體406之一金屬。例如，第二導體410可為銅。在一些實施例中，第二導體410可填充在形成第二襯層408之後留下之一開口。例如，若在形成第二襯層408之後留下之開口係一圓形，則第二導體408可填充該圓形。在一些實施例中，可連續被安置於第二襯層408與第二導體410之間之一障壁層及一晶種層可係位於第二導體410之前。在一些實施例中，TSV 400中可省略該障壁層、該晶種層或兩者之任何者。 TSV 400可進一步包含導電耦合件414。導電耦合件414將第一金屬406耦合至一電壓參考節點412。該電壓參考節點可係形成於基板402上，且提供一電壓參考。在一些實施例中，該電壓參考可為接地的。在一些實施例中，該電壓參考可為一基板電壓，其可為一恆定正或負電壓。例如，一般而言，該電壓參考可不基於第二金屬410上所載送之電信號。 導電耦合件414可在沈積第一導體406時被沈積，且在一後續遮罩步驟期間，透過(例如)一光微影及蝕刻或剝離程序，而被形成為圖4A及圖4B所展示的形狀。在一些實施例中，可在形成TSV 400之後形成導電耦合件414。另外，電壓參考節點412可係在主動元件之形成(如上文所討論)期間形成於基板402上。 圖4C係由TSV 400產生之各種電容之一代表性電路簡圖。在基板402與第二導體410之間，可存在經串聯形成之兩個電容。例如，一第一電容器C1可係由基板402、第一襯層404及第一導體406形成。另外，一第二電容器C2可係由第一導體406、第二襯層408及第二導體410形成。然而，歸因於導電耦合件414，第一電容及第二電容可係彼此隔離，使得其等如導電耦合件414不存在且不耦合至一電壓參考般不組合。據此，第二電容C2可為影響TSV電容之電容。由於第一導體406經耦合至電壓參考節點，所以第一電容器C1可與第二電容器C2有效隔離，且僅第二電容器C2可促成TSV電容。因而，第二電容器C2及TSV電容可為相同的。此外，雖然C1仍會受上文相對於TSV 100所討論之問題影響，但C2不會經歷此等問題。據此，即使C1之電容位準隨電壓及/或時間而變動，但形成用於提供處於或低於一目標電容之一C2的第二襯層408且將第一導體406耦合至電壓參考節點可提供亦處於或低於該目標電容之一TSV電容。 圖5A至圖5E展示根據本發明之一實施例之一程序500之各種階段中之一基板之橫截面圖。圖5A至圖5E可描繪已執行一或多個程序步驟(諸如一方法600 (下文將更詳細討論)之步驟)之後之一基板之一片段。如參考圖5A至圖5E所使用，一般術語「基板」可係指基板及取決於程序500之步驟之經形成於基板上的各種其他組件。例如，可加熱基板的陳述將意味著加熱基板及取決於該階段之經形成於基板上的所有組件。 圖5A展示通過基板504所形成之一通過基板穿孔開口502 (簡稱為一穿孔開口)。在一些實施例中，可形成僅部分通過基板504之穿孔開口502。可使用濕式或乾式蝕刻技術(諸如離子研磨、雷射剝蝕、電感耦合反應性離子蝕刻或此項技術中已知之任何方法)來形成穿孔開口502。穿孔開口502可提供用於形成通過基板504之導電元件之一開口。如本文中所使用，TSV可包含一或多個障壁層、一或多個襯層，及一或多個導體。TSV 400可為藉由程序500來形成之TSV之一實例。在一些實施例中，TSV可包含一或多個襯層，及一或多個導體。 在一些實施例中，可在前側處理(其可在基板504之一頂面上提供一主動區域)已發生之後形成穿孔開口502。在一些實施例中，基板504可為矽、鍺、一含矽材料或其等之組合。在一些實施例中，基板504可為除矽之外的任何半導體材料，諸如砷化鎵、磷化銦、氮化镓等等。該主動區域(圖中未展示)可包含已在一或多個積體電路程序期間被形成之主動電路元件(諸如電晶體、電容器及電阻器)之一或多個層，如此項技術中所知。可由一化學機械平坦化(CMP)停止層(圖中未展示)覆蓋該主動區域。 圖5B展示形成於通過基板穿孔開口502之一或多個側壁上之一第一介電層506。在一些實施例中，第一介電層506之部分除形成於通過基板穿孔開口502之一或多個側壁上之外，亦可形成於基板504之一頂面上。在其中第一襯層506之至少部分形成於基板504之頂面上的實施例中，可隨後在一蝕刻程序中移除該等部分。在一些實施例中，第一介電層506可為在通過基板穿孔開口502之一或多個側壁上具有100 Å至6000 Å或更大之一厚度的一第一TSV襯層。第一介電層506可為一絕緣體(例如氧化物)，且可提供將基板504及一主動層與TSV之一隨後形成組件(諸如一TSV導體(例如，參閱圖5E))分離的一保護層。例如，可使用一沈積程序(諸如CVD)來形成第一介電層506。在一些實施例中，可使用一CVD O3 /TEOS氧化物沈積程序或一PECVD沈積程序來形成第一介電層506。 圖5C展示形成於第一襯層506上之一第一導體508。另外，圖5C展示形成於第一襯層506上方且在基板504之一部分上方延伸的一導電耦合件514。在基板504上方延伸之導電耦合件514之部分可耦合至形成於基板504上之一電壓參考節點(圖中未展示)。第一導體508及導電耦合件514可為此項技術中已知之任何導電金屬(例如多晶矽、銅、鋁、銀等等)，且可藉由任何已知方法來沈積。例如，第一金屬508及導電耦合件514可為透過熱蒸鍍來沈積之銅。在一些實施例中，除第一導體508及導電耦合件514之外，可在形成第一導體508及導電耦合件514之前使一障壁層及晶種層形成於第一襯層506上。例如，可在沈積第一導體508及導電耦合件514 (其等亦可為銅)之前依序沈積一鉭障壁層及一銅晶種層。在一些實施例中，該障壁層及該晶種層可形成第一導體508。一般而言，只要一連續層形成於第一襯層506上方，則第一導體508之一厚度可為任何所要厚度。例如，第一導體508可為約20 nm。在一些實施例中，第一導體508可實質上與一後續光微影及蝕刻或剝離程序中所成形之導電耦合件514同時形成。 圖5D展示形成於第一導體508上之一第二襯層510。第二襯層510可為一第二TSV襯層，且可具有基於一目標TSV電容之一所要厚度。例如，在包含第一電容C1及第二電容C2之實施例(諸如TSV 400)中，電容C2可基於第二襯層510之一厚度，第二襯層510可具有約3500 Å之一實例性厚度。第二襯層510可為類似於第一襯層506之一絕緣體。例如，可使用一沈積程序(諸如CVD)來形成第二襯層510。在一些實施例中，可使用一CVD O3 /TEOS氧化物沈積程序或一PECVD沈積程序來形成第二襯層510。在一些實施例中，第二襯層510可為一低介電常數材料。例如，第二襯層510可為一基於聚合物之介電質或一多孔氧化物(諸如乾凝膠及氣凝膠)。 圖5E展示形成於通過基板穿孔開口502中之一第二導體512。第二金屬512可沈積於第二襯層510上且可填充通過基板穿孔開口502之剩餘容積。第二導體512可為一或多個金屬，例如銅。可使用各種金屬沈積程序來沈積第二導體512。例如，可在使用一電鍍程序來使剩餘容積填充有銅之前藉由一PVD程序來沈積一鉭障壁層及一銅晶種層。 雖然導電耦合件514被展示為形成於與圖5C相關聯之程序500步驟期間，但導電耦合件514可形成於一隨後程序中。例如，在形成第二導體512之後或在形成第二導體512期間，可使用一或多個光微影步驟及相關聯金屬蝕刻及/或金屬剝離程序來形成導電耦合件514。 雖然圖5A至圖5E展示完全延伸通過通過基板穿孔開口502之TSV之形成，但TSV之形成可在自基板之一後側被完成之前自基板之一前側部分發生。例如，可藉由自基板之後側移除一厚度直至部分通過基板所形成之TSV被暴露於後側上來完成部分通過基板所形成之一TSV。在任一程序序列中，所得TSV實質上可如圖5A至圖5E中所描繪般呈現。另外，歸因於導電耦合件514，所得TSV可具有一般由第二介電層510界定之一特性TSV電容，例如圖4C之C2。歸因於導電耦合件提供一參考電壓，導電耦合件514可有效隔離TSV電容(例如第二電容C2)。 圖6係根據本發明之一實施例之一方法600之一流程圖。方法600可為用於形成具有多個電容之一TSV的一半導體處理序列。雖然方法600被揭示為步驟602至614之一序列，但可並行或依一不同順序執行及/或自方法600省略任何數目個揭示步驟。例如，一些實施例中可省略步驟612。在一些實施例中，方法600亦可包含用於形成將一TSV金屬與一電壓參考節點耦合之一或多個導電耦合件的步驟。在一些實施例中，TSV可包含兩個或兩個以上襯層。該等襯層之至少一者可形成於通過基板穿孔開口之側壁上，使得一多個導體可形成於其中。例如，該等導體之至少一者可提供自一半導體晶粒之一側至另一側之一導電路徑。 方法600可開始於步驟602，其可包含：使一通過基板穿孔開口形成於基板中。可藉由蝕刻通過一主動區域且至少部分通過該基板來形成該通過基板穿孔開口。該通過基板穿孔開口可形成為任何所要形狀。例如，該通過基板穿孔開口可在該基板中形成為一圓形。在一些實施例中，可形成完全通過該基板之該通過基板穿孔開口。無論如何，可藉由化學及/或物理方法(例如化學蝕刻、鑽孔及雷射剝蝕)來形成該通過基板穿孔開口。該通過基板穿孔開口可為形成通過基板穿孔(TSV)結構之位置。一TSV結構可包含一或多個障壁層及/或晶種層、一或多個襯層及一或多個導體，使得一導電路徑經形成以延伸通過或部分通過一基板。在一些實施例中，可省略該一或多個障壁層及該一或多個晶種層。因此，該通過基板穿孔開口可為形成於一基板中以作為一後續形成之TSV之基礎的開口，例如一孔。 在一些實施例中，可在通過基板穿孔形成之前執行前側處理。如本文中所使用，前側處理可包含用於形成一半導體晶粒之一主動區域的複數個處理步驟。例如，前側處理可包含透過諸多磊晶生長、氧化物沈積/蝕刻、金屬沈積/蝕刻之電路形成，且包含伴隨諸多沈積/蝕刻之諸多光微影步驟。在形成該主動區域之後，可使一化學機械平坦化(CMP)停止層形成於該主動區域上方，該CMP停止層可在後續CMP程序期間保護該主動區域。可對一基板之一第一側執行前側處理。在一些實施例中，該基板可為矽、鍺或其等之一組合。在一些實施例中，該基板可為除矽、鍺或其等之組合之外的任何半導體基板材料。 方法600可繼續至步驟604，其可包含：形成一第一通過基板穿孔開口襯層，例如一第一TSV襯層。該第一襯層可為一絕緣體或一介電質，諸如二氧化矽或氧化矽。可使用一化學氣相沈積(CVD)程序(諸如次大氣壓CVD (SACVD))來形成該襯層。在一些實施例中，可使用此項技術中已知之一臭氧 (O3 )/TEOS氧化物沈積程序來沈積該襯層。該O3 /TEOS氧化物沈積程序可用於使該襯層形成於該通過基板穿孔開口之側壁上，且亦可使一襯層形成於該基板之一頂側上。歸因於潛在陡峭側壁及該通過基板穿孔開口之深度，可期望該第一襯層提供足夠階梯覆蓋。例如，該第一TSV襯層可在該側壁處具有自1500 Å至6000 Å之一厚度。在一些實施例中，可使用O3 /TEOS氧化物沈積程序來獲得該第一襯層之所要階梯覆蓋。在一些實施例中，可使用可提供一更密集襯層之一PECVD氧化物沈積程序來沈積該第一TSV襯層。 方法600可繼續至步驟606，其可包含：形成一通過基板穿孔障壁層及一晶種層。例如，該障壁層可為藉由氣相沈積來沈積之一金屬。在一些實施例中，該障壁層可為鉭。例如，該晶種層可為藉由氣相沈積來沈積或藉由電鍍來生長之一金屬。在一些實施例中，該晶種層可為銅。在一些實施例中，該障壁層及該晶種層之組合厚度可為約20 nm。 方法600可繼續至步驟608，其可包含：形成一第一通過基板穿孔金屬化。該第一金屬化可包含：使用一或多個金屬沈積技術來沈積一或多個金屬。例如，可使用電鍍來形成(例如，生長)第一金屬層。在一些實施例中，第一TSV金屬可為銅。在一些實施例中，可省略步驟608，使得該障壁層及該晶種層可為第一TSV金屬且(例如)分別形成圖2及圖4之第一導體206、406。另外，步驟606及/或步驟608可包含：形成一導電耦合件，諸如圖4之導電耦合件414。 方法600可繼續至步驟610，其可包含：形成一第二通過基板穿孔開口襯層，例如一第二TSV襯層。該第二襯層可實質上類似於第一襯層般被形成，且可具有基於一目標電容值之一所要厚度。例如，該第二襯層可為沈積於第一TSV金屬上方之一O3 /TEOS氧化膜，且可具有約3500 Å之一厚度。可包含該第二襯層來形成TSV內之一第二電容。例如，若基於方法600來形成一TSV 200，則該第二TSV襯層形成於第一TSV金屬與一第二TSV金屬(下文將討論)之間以形成上文所討論之第二電容C2。第二電容C2之電容值可使得一目標TSV電容被達成。 方法600可繼續至步驟612，其可包含：形成一通過基板穿孔障壁層及一晶種層。例如，該障壁層可為藉由氣相沈積來沈積之一金屬。在一些實施例中，該障壁層可為鉭。例如，該晶種層可為藉由氣相沈積來沈積或藉由電鍍來生長之一金屬。在一些實施例中，該晶種層可為銅。 方法600可繼續至步驟614，其可包含：形成一第二通過基板穿孔金屬化，例如一第二TSV金屬。該第二TSV金屬化可包含：使用一或多個金屬沈積技術來沈積一或多個金屬。例如，可藉由電鍍來形成至少一第一金屬層以填充通過基板開口。在一些實施例中，該第二TSV金屬可為銅。 應自上文暸解，雖然在本文中已出於繪示之目的而描述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。據此，本發明除受隨附申請專利範圍限制之外，不受其他限制。
100‧‧‧通過基板穿孔(TSV)
102‧‧‧基板
104‧‧‧襯層/介電層
106‧‧‧導體
200‧‧‧通過基板穿孔(TSV)
202‧‧‧基板
204‧‧‧第一襯層
206‧‧‧第一導體
208‧‧‧第二襯層/第二介電層
210‧‧‧第二導體
300‧‧‧程序
302‧‧‧通過基板穿孔開口
304‧‧‧基板
306‧‧‧第一襯層/第一介電層
308‧‧‧第一導體
310‧‧‧第二襯層/第二介電層
312‧‧‧第二導體
400‧‧‧通過基板穿孔(TSV)
402‧‧‧基板
404‧‧‧第一襯層
406‧‧‧第一導體/第一金屬
408‧‧‧第二襯層
410‧‧‧第二導體/第二金屬
412‧‧‧電壓參考節點
414‧‧‧導電耦合件
500‧‧‧程序
502‧‧‧通過基板穿孔開口
504‧‧‧基板
506‧‧‧第一介電層/第一襯層
508‧‧‧第一導體/第一金屬
510‧‧‧第二襯層/第二介電層
512‧‧‧第二導體/第二金屬
514‧‧‧導電耦合件
600‧‧‧方法
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
610‧‧‧步驟
612‧‧‧步驟
614‧‧‧步驟
圖1A至圖1C提供一通過基板穿孔之實例圖及一代表性示意圖。 圖2A至圖2C提供根據本發明之一實施例之一通過基板穿孔之實例圖及一代表性示意圖。 圖3A至圖3E展示根據本發明之一實施例之一程序之各種階段中之一基板之橫截面圖。 圖4A至圖4C提供根據本發明之一實施例之一通過基板穿孔之實例圖及一代表性示意圖。 圖5A至圖5E展示根據本發明之一實施例之一程序之各種階段中之一基板之橫截面圖。 圖6係根據本發明之一實施例之一方法之一流程圖。
200‧‧‧通過基板穿孔(TSV)
202‧‧‧基板
204‧‧‧第一襯層
206‧‧‧第一導體
208‧‧‧第二襯層/第二介電層
210‧‧‧第二導體

Claims (25)

  1. 一種裝置，其包括： 一開口，其係形成於一基板中，其中該開口具有至少一側壁； 一第一介電層，其至少係形成於該開口之該側壁上； 一第一導體，其至少係形成於該第一介電層上； 一第二介電層，其至少係形成於該第一導體上；及 一第二導體，其至少係形成於該第二介電層之一側壁上。
  2. 如請求項1之裝置，其中一導電耦合件將該第一導體耦合至一電壓參考節點。
  3. 如請求項2之裝置，其中該電壓參考節點係一接地節點。
  4. 如請求項2之裝置，其中該電壓參考節點係一基板電壓節點。
  5. 如請求項1之裝置，其中該第一介電層及該第二介電層係二氧化矽。
  6. 如請求項1之裝置，其中一第一電容係由該基板、該第一介電層及該第一導體之一組合形成，且其中一第二電容係由該第一導體、該第二介電層及該第二導體之一組合形成。
  7. 一種裝置，其包括： 一基板，其具有經形成於其中之一開口中之一通過基板穿孔，其中該通過基板穿孔包括： 第一介電層及第二介電層； 一第一導體，其係安置於該第一介電層與該第二介電層之間；及 一第二導體，其係安置於該第二介電層上。
  8. 如請求項7之裝置，其中該基板在一前側上包含一或多個電路。
  9. 如請求項7之裝置，其中該第一介電層及該第二介電層係二氧化矽。
  10. 如請求項7之裝置，其中該第二介電層係一低介電常數材料。
  11. 如請求項7之裝置，其中該第一金屬包括鉭、銅、多晶矽或其等之組合。
  12. 如請求項7之裝置，其中該第二介電層具有基於一所要電容值之一厚度，其中由該第一導體及該第二導體及該第二介電層形成之一電容提供該所要電容值。
  13. 如請求項12之裝置，其中該第二金屬係浮動的。
  14. 如請求項13之裝置，其中該第一金屬經耦合至經配置於該基板上之一電壓參考節點。
  15. 一種方法，其包括： 使一第一介電層形成於一通過基板穿孔開口中； 使一第一導電層形成於該第一介電層上； 使一第二介電層形成於該第一導電層上；及 使一第二導電層形成於該第二介電層上，以填充該穿孔開口之一剩餘區域。
  16. 如請求項15之方法，進一步包括：使該通過基板穿孔開口形成於一基板中。
  17. 如請求項15之方法，其中使一第一導電層形成於該第一介電層上包括： 將一第一障壁層沈積於該第一介電層上； 將一第一晶種層沈積於該第一障壁層上；及 將該第一導電層沈積於該第一晶種層上。
  18. 如請求項15之方法，其中使一第一介電層形成於一基板開口中包括：將該第一介電層沈積於該通過基板穿孔開口中。
  19. 如請求項15之方法，其中使一第一金屬層形成於該第一介電層上進一步包括：使一金屬耦合件形成於該第一金屬與該基板之間。
  20. 如請求項15之方法，其中使一第二介電層形成於該第一導電層上包括：使用電漿增強化學氣相沈積來沈積該第二介電層。
  21. 如請求項15之方法，其中使一第二導電層形成於該第二介電層上包括： 將一第二障壁層沈積於該第二介電層上； 將一第二晶種層沈積於該第二障壁層上；及 將該第二導電層電鍍於該第二晶種層上。
  22. 一種方法，其包括： 使一穿孔開口形成於一基板中； 將一第一介電層至少沈積於該穿孔開口之一側壁上； 使一第一導體形成於該第一介電層上； 使一第二介電層形成於該第一導體上； 將一第二導體沈積於該第二介電層上。
  23. 如請求項22之方法，進一步包括：使一金屬耦合件形成於該第一金屬與該基板之間。
  24. 如請求項22之方法，其中使一第一導體形成於該第一介電層上包括：使用一物理氣相沈積程序來沈積一障壁層及一晶種層。
  25. 如請求項22之方法，其中使一第二介電層形成於該第一導體上包括：使用一化學氣相沈積程序來沈積該第二介電層。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490483B2 (en) 2016-03-07 2019-11-26 Micron Technology, Inc. Low capacitance through substrate via structures
IT201900006736A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
JP2021068737A (ja) * 2019-10-17 2021-04-30 本田技研工業株式会社 半導体装置
CN111769077B (zh) 2020-06-18 2021-08-20 复旦大学 一种用于三维集成电路封装的硅通孔结构及其制造方法
CN115116855A (zh) * 2021-03-18 2022-09-27 澜起科技股份有限公司 封装基板结构及其制作方法
WO2023112689A1 (ja) * 2021-12-13 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2006024653A (ja) * 2004-07-06 2006-01-26 Tokyo Electron Ltd 貫通基板および貫通基板の製造方法
JP2006049557A (ja) * 2004-08-04 2006-02-16 Seiko Epson Corp 半導体装置
US7339260B2 (en) 2004-08-27 2008-03-04 Ngk Spark Plug Co., Ltd. Wiring board providing impedance matching
JP4577687B2 (ja) 2005-03-17 2010-11-10 エルピーダメモリ株式会社 半導体装置
US7589390B2 (en) * 2006-03-10 2009-09-15 Teledyne Technologies, Incorporated Shielded through-via
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP2008066601A (ja) 2006-09-08 2008-03-21 Ebara Corp 基板処理方法、基板処理装置及び半導体装置
US20080113505A1 (en) 2006-11-13 2008-05-15 Sparks Terry G Method of forming a through-substrate via
US20090093100A1 (en) 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US7898063B2 (en) * 2008-02-16 2011-03-01 International Business Machines Corporation Through substrate annular via including plug filler
US8399354B2 (en) * 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
US7892963B2 (en) 2009-04-24 2011-02-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit packaging system and method of manufacture thereof
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8432038B2 (en) * 2009-06-12 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US8242604B2 (en) * 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
US8507940B2 (en) 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
JP5209075B2 (ja) 2010-05-21 2013-06-12 有限会社 ナプラ 電子デバイス及びその製造方法
US20110291287A1 (en) * 2010-05-25 2011-12-01 Xilinx, Inc. Through-silicon vias with low parasitic capacitance
KR101649055B1 (ko) * 2011-09-30 2016-08-17 인텔 코포레이션 실리콘 관통 비아 프로세싱 동안 장치 웨이퍼를 처리하기 위한 구조체 및 방법, 및 3ｄ 패키징 구조체
JP2014038904A (ja) 2012-08-13 2014-02-27 Elpida Memory Inc 半導体装置
KR101932660B1 (ko) * 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
CN103208415B (zh) * 2013-03-22 2016-08-24 上海华虹宏力半导体制造有限公司 电容及其形成方法
US9911689B2 (en) * 2013-12-23 2018-03-06 Intel Corporation Through-body-via isolated coaxial capacitor and techniques for forming same
US9786581B2 (en) * 2014-03-10 2017-10-10 Intel Corporation Through-silicon via (TSV)-based devices and associated techniques and configurations
US10490483B2 (en) 2016-03-07 2019-11-26 Micron Technology, Inc. Low capacitance through substrate via structures

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