CN103681573A - 包括过孔结构的集成电路器件及其制造方法 - Google Patents

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Abstract

提供了集成电路器件。该集成电路器件可以包括过孔结构，过孔结构包括导电插塞、与导电插塞隔开的导电阻挡层、以及导电插塞和导电阻挡层之间的绝缘层。还提供了形成集成电路器件的相关方法。

Description

包括过孔结构的集成电路器件及其制造方法
相关申请的交叉引用
本申请要求2012年9月12日向韩国知识产权局递交的韩国专利申请10-2012-0101147的优先权，其整体公开一并于此以作参考。
技术领域
本公开涉及集成电路器件及形成集成电路器件的方法。
背景技术
针对集成电路器件，可以实现三维(3D)封装，3D封装包括在单个半导体封装上安装的多个半导体芯片。因此，用于形成穿过衬底或管芯的竖直电连接的贯穿硅过孔(TSV)技术可能是有利的。然而，包括铜(Cu)接触插塞的TSV结构中的Cu扩散可能导致3D封装的性能和可靠性问题。
发明内容
本发明构思的多种实施例提供了一种集成电路器件。该集成电路器件可以包括半导体结构和半导体结构中的贯穿硅过孔(TSV)结构。TSV结构可以包括：导电插塞；与导电插塞隔开且围绕导电插塞的导电阻挡膜；以及导电插塞和导电阻挡膜之间的绝缘薄膜。在一些实施例中，导电插塞可以包括第一金属，而导电阻挡膜可以包括不同于第一金属的第二金属。在一些实施例中，该集成电路器件还可以包括半导体结构和导电阻挡膜之间的过孔绝缘膜。绝缘薄膜可以包括第一厚度，且过孔绝缘膜可以包括比第一厚度厚的第二厚度。
根据多种实施例，该集成电路器件可以包括半导体结构的表面上的导电层，所述导电层接触导电插塞的端部以及导电阻挡膜的端部。导电插塞的所述端部可以包括导电插塞的第一端。导电阻挡膜的所述端部可以包括导电阻挡膜的第一端。所述表面可以包括第一表面。导电层可以包括第一表面上的第一导电层。该集成电路器件可以包括：半导体结构的与第一表面相反的第二表面上的第二导电层，所述第二导电层接触导电插塞的第二端以及导电阻挡膜的第二端。导电插塞和导电阻挡膜可以被配置为经由第一导电层和第二导电层彼此电连接，使得导电插塞和导电阻挡膜共享等电势状态。
在多种实施例中，导电阻挡膜可以沿TSV结构的纵向方向包括实质上均匀的厚度。在一些实施例中，绝缘薄膜可以沿TSV结构的纵向方向包括实质上均匀的厚度。导电阻挡膜可以包括第一导电阻挡膜。导电插塞可以包括半导体结构中被绝缘薄膜围绕的金属插塞，并可以包括金属插塞和绝缘薄膜之间围绕金属插塞的第二导电阻挡膜。第一导电阻挡膜可以沿TSV结构的纵向方向包括实质上均匀的厚度。第二导电阻挡膜可以沿TSV结构的纵向方向包括可变厚度。
根据多种实施例，半导体结构可以包括半导体衬底以及半导体衬底上的层间绝缘膜。此外，导电插塞、绝缘薄膜和导电阻挡膜各自可以在半导体衬底和层间绝缘膜中延伸。在一些实施例中，半导体结构可以包括半导体衬底、半导体衬底上的层间绝缘膜以及层间绝缘膜上的金属间绝缘膜。导电插塞、绝缘薄膜和导电阻挡膜各自可以在半导体衬底、层间绝缘膜和金属间绝缘膜中延伸。
根据多种实施例，一种集成电路器件可以包括封装衬底，封装衬底包括连接端子。该集成电路器件可以包括封装衬底上的至少一个半导体芯片，半导体芯片包括半导体衬底和半导体衬底中的贯穿硅过孔(TSV)结构。TSV结构可以包括：与连接端子相连的导电插塞；与导电插塞隔开的导电阻挡膜，所述导电阻挡膜围绕导电插塞，并连接到连接端子；以及导电插塞和导电阻挡膜之间的绝缘薄膜。在一些实施例中，所述至少一个半导体芯片可以包括半导体衬底上的多个导电层。导电插塞和导电阻挡膜可以被配置为经由所述多个导电层中的至少一个导电层彼此电连接，使得导电插塞和导电阻挡膜共享等电势状态。
根据多种实施例，该集成电路器件可以包括封装衬底和所述至少一个半导体芯片之间的导电层。导电层可以被配置为将封装衬底电连接到所述至少一个半导体芯片。导电插塞和导电阻挡膜可以被配置为经由导电层彼此电连接，使得导电插塞和导电阻挡膜共享等电势状态。在一些实施例中，导电层可以包括焊料凸块。
根据多种实施例，制造集成电路器件的方法可以包括在半导体结构中形成过孔。该方法可以包括在过孔的内壁上形成过孔绝缘膜。该方法可以包括在过孔中在过孔绝缘膜上形成导电阻挡膜。该方法可以包括在过孔中在导电阻挡膜上形成绝缘薄膜。此外，该方法可以包括在过孔中在绝缘薄膜上形成与导电阻挡膜隔开的导电插塞。在一些实施例中，过孔绝缘膜在过孔中可以包括第一厚度。绝缘薄膜在过孔中可以包括比第一厚度薄的第二厚度。在一些实施例中，导电阻挡膜可以沿过孔的纵向方向包括实质上均匀的厚度。在一些实施例中，绝缘薄膜可以沿过孔的纵向方向包括实质上均匀的厚度。
根据多种实施例，导电阻挡膜可以包括第一导电阻挡膜。此外，形成导电插塞可以包括：在过孔中在绝缘薄膜上形成第二导电阻挡膜；以及在过孔中在第二导电阻挡膜上形成金属插塞。在一些实施例中，第二导电阻挡膜与过孔的第一端相邻的部分可以包括第一厚度，所述第一厚度厚于第二导电阻挡膜与过孔的第二端相邻的部分的第二厚度。
根据多种实施例，制造集成电路器件的方法可以包括在半导体衬底中形成过孔。该方法可以包括在过孔的内壁上形成过孔绝缘膜。该方法可以包括在过孔中在过孔绝缘膜上形成贯穿硅过孔(TSV)结构。TSV结构可以包括：导电插塞、与导电插塞隔开且围绕导电插塞的导电阻挡膜、以及导电插塞和导电阻挡膜之间的绝缘薄膜。此外，该方法可以包括在TSV结构的一侧形成从导电插塞的端部延伸到导电阻挡膜的端部的导电层。在一些实施例中，形成TSV结构可以包括：将绝缘薄膜形成为具有第一厚度，所述第一厚度薄于过孔绝缘膜的第二厚度。
根据多种实施例，一种集成电路器件可以包括半导体结构，半导体结构包括第一部分和第二部分。该集成电路器件可以包括半导体结构的第一部分和第二部分之间的过孔结构。过孔结构可以包括：导电插塞、与导电插塞隔开的导电阻挡层以及导电插塞和导电阻挡层之间的绝缘层。在一些实施例中，该集成电路器件可以包括导电插塞的端部以及导电阻挡层的端部上的导电层。导电层可以从半导体结构的第一部分的表面延伸到半导体结构的第二部分的表面。此外，半导体结构的第一部分的表面、半导体结构的第二部分的表面、导电插塞的端部以及导电阻挡层的端部可以实质上共面。
根据多种实施例，过孔结构可以包括贯穿硅过孔结构。导电阻挡层可以包括第一导电阻挡层。导电插塞可包括金属插塞以及绝缘层和金属插塞之间的第二导电阻挡层。此外，第二导电阻挡层可以包括非均匀厚度。
附图说明
结合附图和相应的详细描述，本公开的上述及其他特征和优点将变得更加清楚。
图1A是示出了根据一些实施例的集成电路器件的截面图；
图1B是示出了根据一些实施例的集成电路器件的截面图；
图2是示出了根据一些实施例的制造集成电路器件的方法的流程图；
图3是示出了根据一些实施例的制造集成电路器件的方法的流程图；
图4A至4N是根据工艺顺序依次示出的截面图，它们示出了根据一些实施例的制造集成电路器件的方法；
图5-9是示出了根据一些实施例的集成电路器件的截面图；
图10A至10K是示出了根据一些实施例的制造集成电路器件的方法的截面图；
图11和12是示出了根据一些实施例的集成电路器件的截面图；
图13是示出了根据一些实施例的集成电路器件的平面图；以及
图14是示出了根据一些实施例的集成电路器件的方框图。
具体实施方式
以下参照附图描述示例实施例。不脱离本公开的精神和教导，许多不同形式和实施例是可行的，因此本公开不应解释为受限于在此所述的示例实施例。事实上，提供这些示例实施例是为了使得本公开充分和完整，并向本领域技术人员传达本公开的范围。在附图中，为了清楚起见，可能放大了层和区域的尺寸和相对尺寸。贯穿说明书，相同的附图标记表示相同的部件。
在此使用的术语仅仅是为了描述具体实施例的目的，而不是要限制实施例。在此使用的单数形式“一(个)”、“该”也应包括多数形式，除非上下文另外明确指出。还应理解，术语“包括”和/或“包含”在本说明书中使用时，表明所述特征、步骤、操作、元件和/或部件的存在，但是并不排除一个或多个其他特征、步骤、操作、元件、部件和/或其组合的存在。
应理解，当一部件被称作与另一部件“耦合”、“连接”，或“响应于”另一部件，或在另一部件“上”时，该部件可以直接与该另一部件耦合、连接，或直接响应于该另一部件，或直接在该另一部件上，或者也可以存在居中部件。相反，当一部件被称作与另一部件“直接耦合”、“直接连接”，或“直接响应于”另一部件，或“直接”在另一部件“上”时，则不存在居中部件。在此所使用的术语“和/或”包括相关所列项中一个或多个的任意及所有组合。
应理解，尽管在此可能使用术语“第一”、“第二”等来描述不同部件，但是这些部件不应受限于这些术语。这些术语仅仅用来彼此区分部件。因此，“第一”部件可以称作“第二”部件，而不会脱离实施例的教导。
在此可能使用空间相对术语如“下方”、“之下”、“下”、“上方”、“上”等，以便于描述一个部件或特征相对于另一部件或特征在附图中示出的关系。应理解，空间相对术语应包括器件在使用或操作时除了附图中所示取向之外的不同取向。例如，如果将附图中的器件翻转，则描述为在其他部件或特征“之下”或“下方”的部件将取向为在所述其他部件或特征“上方”。因此，示例性术语“之下”可以包括之上和之下两种取向。器件也可以按其他方式取向(旋转90度或者其他取向)，并且在此使用的空间相对描述语言可以相应地解释。
在此参照截面图，描述本公开的示例实施例，这些截面图是示例实施例的理想化实施例(以及中间结构)的示意图示。于是，可以预见到例如由于制造技术和/或公差而造成的与图示形状的偏离。因此，本公开的示例实施例不应解释为受限于在此图示的区域的具体形状，而应包括例如由于制造而造成的形状偏离。例如，图示为矩形的注入区可能具有圆滑或弯曲特征，和/或在其边缘处可能具有注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的埋入区可能导致在该埋入区与用来进行注入的表面之间的区域中存在一些注入。因此，附图中图示的区域本质上是示意性的，它们的形状不是要图示器件中区域的实际形状，也不是要限制示例实施例的范围。
除非另外定义，在此所使用的所有术语具有本公开所属领域的普通技术人员通常所理解的含义。还应理解，术语，如在常用字典中定义的术语，应解释为具有其在相关领域和/或本说明书的上下文中的含义相一致的含义，而不应按理想化或过于刻板的方式来解释，除非在此明确如此定义。
图1A是示出了根据一些实施例的集成电路器件10A的截面图。该集成电路器件10A可以包括半导体结构20，以及经由半导体结构20中形成的过孔22而穿过半导体结构20的贯穿硅过孔(TSV)结构30A。
TSV结构30A可以包括导电插塞32，以及围绕导电插塞32且通过之间的间隔与导电插塞32隔开的第一导电阻挡膜34。绝缘薄膜36可以设置在导电插塞32与第一导电阻挡膜34之间。
导电插塞32可以包括穿过半导体结构20的金属插塞32A，以及围绕金属插塞32A的外侧壁且穿过半导体结构20的第二导电阻挡膜32B。第二导电阻挡膜32B可以设置在金属插塞32A与绝缘薄膜36之间。在一些实施例中，第二导电阻挡膜32B可以省略，且金属插塞32A可以直接接触绝缘薄膜36。
金属插塞32A可以包括第一金属，第一导电阻挡膜34和第二导电阻挡膜32B各自均可以包括与第一金属不同的金属。
在一些实施例中，金属插塞32A可以包括铜(Cu)或钨(W)。例如，金属插塞32A可以包括Cu、铜-锡(CuSn)、铜-镁(CuMg)、铜-镍(CuNi)、铜-锌(CuZn)、铜-钯(CuPd)、铜-金(CuAu)、铜-铼(CuRe)、CuW、W或W合金，但不限于此。
围绕金属插塞32A侧壁的第二导电阻挡膜32B可以是单层或多层膜，包括从W、氮化钨(WN)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌(Ru)、钴(Co)、锰(Mn)、镍(Ni)和硼化镍(NiB)中选择的至少一种材料。在一些实施例中，第二导电阻挡膜32B可以使用物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺来形成。在其他实施例中，第二导电阻挡膜32B可以使用原子层沉积(ALD)工艺来形成。
在一些实施例中，第二导电阻挡膜32B可以沿TSV结构30A的纵向方向具有均匀的厚度。在此，TSV结构30A的纵向方向是指从半导体结构20的第一表面20T到与第一表面20T相反的第二表面20B的最短长度的方向。在本申请中，表述“过孔22的纵向方向”和“TSV结构30A的纵向方向”具有相同的含义。
第一导电阻挡膜34可以是具有相对低的互连线电阻的导电层。例如，第一导电阻挡膜34可以是单层或多层膜，包括从W、WN、Ti、TiN、Ta、TaN和Ru中选择的至少一种材料。例如，第一导电阻挡膜34可以是由TaN/W、TiN/W或WN/W形成的多层膜。第一导电阻挡膜34可以具有约50至约1000埃
Figure BDA0000369793170000071
的厚度。在一些实施例中，第一导电阻挡膜34可以沿TSV结构30A的纵向方向具有均匀的厚度。第一导电阻挡膜34可以使用ALD工艺或CVD工艺来形成。
绝缘薄膜36可以具有围绕导电插塞32的柱状结构。绝缘薄膜36可以是氧化物膜、氮化物膜、绝缘金属氧化物膜、高介电常数膜、聚合物或其组合。绝缘薄膜36可以是沿TSV结构30A的纵向方向具有均匀厚度的高密度薄膜。例如，绝缘薄膜36可以是执行ALD工艺而形成的薄膜。
绝缘薄膜36可以是介电常数高于氧化硅膜的高介电常数膜。例如，绝缘薄膜36可以具有约10至约25的介电常数。在一些实施例中，绝缘薄膜36可以包括从氧化铪(HfO)、氧化铪硅(HfSiON)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)氧化锆硅(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中选择的至少一种材料。
集成电路器件10A还可以包括设置在半导体结构20与第一导电阻挡膜34之间的过孔绝缘膜40。过孔绝缘膜40可以将半导体结构20与TSV结构30A相分离。
过孔绝缘膜40可以是氧化物膜、氮化物膜、碳化物膜、聚合物或其组合。在一些实施例中，可以使用CVD工艺来形成过孔绝缘膜40。过孔绝缘膜40可以形成为具有约500至约
Figure BDA0000369793170000081
的厚度。
绝缘薄膜36可以与过孔绝缘膜40隔开，第一导电阻挡膜34设于它们之间。为了最小化/降低TSV结构30A的电阻，绝缘薄膜36可以形成为具有尽可能小的厚度。在一些实施例中，绝缘薄膜36的厚度可以小于过孔绝缘膜40的厚度。在一些实施例中，绝缘薄膜36可以具有约50至约
Figure BDA0000369793170000082
的厚度。
与导电插塞32的端部32T和第一导电阻挡膜34的端部34T接触的第一导电层52可以形成在半导体结构20的第一表面20T上。与导电插塞32的另一端32L和第一导电阻挡膜34的另一端34L接触的第二导电层54可以形成在半导体结构20的第二表面20B上。导电插塞32和第一导电阻挡膜34可以经由第一导电层52和第二导电层54彼此电连接，使得当向TSV结构30A施加电压时，导电插塞32和第一导电阻挡膜34彼此具有等电势状态。
第一导电层52和第二导电层54均可包括金属。因为导电插塞32和第一导电阻挡膜34都连接到第一导电层52和第二导电层54，所以由第一导电层52和第二导电层54中任意导电层向导电插塞32供应的电压可以同时供应给第一导电阻挡膜34，从而导电插塞32和第一导电阻挡膜34可以处于等电势状态。例如，当导电插塞32包括由于电势差而易于扩散的金属离子，例如Cu离子时，因为相对于导电插塞32具有等电势状态的第一导电阻挡膜34围绕导电插塞32(中间夹着绝缘薄膜36)，所以金属离子由于电势差而从导电插塞32向半导体结构20中的扩散可以被电屏蔽。因此，可以防止/降低由金属离子由于电势差向半导体结构20中扩散而导致的问题，这些问题例如包括在金属离子扩散到过孔绝缘膜40中时出现的单元器件如晶体管的操作特性劣化以及TSV结构30A的可靠性降低等问题。
在一些实施例中，半导体结构20的半导体衬底可以是例如硅衬底。此外，TSV结构30A可以具有由半导体衬底围绕的侧壁。
在一些实施例中，半导体结构20可以包括半导体衬底以及覆盖半导体衬底的层间绝缘膜。构成TSV结构30A的导电插塞32、绝缘薄膜36和第一导电阻挡膜34各自均可以穿过半导体衬底和层间绝缘膜。TSV结构30A可以具有由半导体衬底围绕的侧壁以及由层间绝缘膜围绕的侧壁。
在一些实施例中，半导体结构20可以包括半导体衬底、覆盖半导体衬底的层间绝缘膜以及覆盖层间绝缘膜的金属间绝缘膜。构成TSV结构30A的导电插塞32、绝缘薄膜36和第一导电阻挡膜34各自均可以穿过半导体衬底、层间绝缘膜以及覆盖层间绝缘膜的金属间绝缘膜。此外，TSV结构30A的导电插塞32、绝缘薄膜36和第一导电阻挡膜34各自均可以具有由半导体衬底围绕的侧壁、由层间绝缘膜围绕的侧壁以及由金属间绝缘膜围绕的侧壁。
图1B是示出了根据一些实施例的集成电路器件10B的截面图。在图1B和1A中，相同的附图标记表示相同的部件，因此可能省略对相同附图标记所表示的部件的重复详细描述。参照图1B，集成电路器件10B可以包括半导体结构20，以及经由半导体结构20中形成的过孔22而穿过半导体结构20的贯穿硅过孔(TSV)结构30B。
TSV结构30B可以包括导电插塞62，与导电插塞62隔开且围绕导电插塞62的第一导电阻挡膜34，以及设置在导电插塞62与第一导电阻挡膜34之间的绝缘薄膜36。导电插塞62可以包括穿过半导体结构20的金属插塞62A，以及围绕金属插塞62A的外侧壁且穿过半导体结构20的第二导电阻挡膜62B。
第一导电阻挡膜34可以沿TSV结构30B的纵向方向从半导体结构20的第一表面20T到第二表面20B具有均匀的厚度。例如，第一导电阻挡膜34可以具有约50至约
Figure BDA0000369793170000091
的厚度。为了形成在此所述的沿过孔22的纵向方向具有均匀厚度的第一导电阻挡膜34，可以使用ALD工艺。
第二导电阻挡膜62B的厚度可以沿从半导体结构20的第一表面20T到第二表面20B的方向减小。例如，第二导电阻挡膜62B在半导体结构20的第一表面20T一侧的过孔22入口附近可以具有约100至约
Figure BDA0000369793170000101
的第一厚度D1，而在半导体结构20的第二表面20B一侧的过孔22入口附近可以具有约0至约
Figure BDA0000369793170000102
的第二厚度D2。为了形成在此所述的沿过孔22的纵向方向厚度变化的第二导电阻挡膜62B，可以使用PVD工艺。
图2是示出了根据一些实施例的制造集成电路器件的方法的流程图。对于参照图1A和1B呈现的部件，可能省略对它们的重复描述。参照图1A、1B和2，在处理72，可以在半导体结构20中形成过孔22。在处理74，可以形成覆盖过孔22的内侧壁的绝缘膜40。绝缘膜40可以使用低温CVD工艺或等离子增强CVD(PECVD)工艺来形成。
在处理76，可以在过孔22内在绝缘膜40上形成第一导电阻挡膜34。为了形成第一导电阻挡膜34，可以使用可以适于以相对较低温度和较低电阻形成厚度均匀的低阻高密度薄膜的ALD工艺或CVD工艺。第一导电阻挡膜34可以形成为沿着过孔22的纵向方向从半导体结构20的第一表面20T到第二表面20B具有相对均匀的厚度。
在处理78，可以在过孔22内在第一导电阻挡膜34上形成绝缘薄膜36。绝缘薄膜36可以形成为厚度小于绝缘膜40的厚度。为了形成绝缘薄膜36，可以使用ALD工艺或CVD工艺。
在处理80，可以在过孔22内在绝缘薄膜36上形成与第一导电阻挡膜34隔开的导电插塞32或62。在一些实施例中，如图1A所示，可以形成导电插塞32，其包括沿过孔22的纵向方向具有均匀厚度的第二导电阻挡膜32B，并包括第二导电阻挡膜32B上填充过孔22的剩余空间的金属插塞32A。备选地，如图1B所示，可以形成导电插塞62，其包括沿过孔22的纵向方向具有可变厚度的第二导电阻挡膜62B，并包括第二导电阻挡膜62B上填充过孔22的剩余空间的金属插塞62A。
图3是示出了根据一些实施例的制造集成电路器件的方法的流程图。对于参照图1A和1B呈现的部件，可能省略对它们的重复描述。参照图1A、1B和3，在处理82，可以在半导体衬底中形成过孔22。半导体衬底可以构成图1A和1B中所示的半导体结构20。
在处理84，可以按图2的处理74中的相同方式，形成覆盖过孔22的内壁的绝缘膜40。在处理86，可以在过孔22内在绝缘膜40上形成TSV结构30A或30B。在一些实施例中，如图1A所示，可以形成TSV结构30A，该TSV结构30A包括导电插塞32、第一导电阻挡膜34和绝缘薄膜36，其中导电插塞32包括沿过孔22的纵向方向具有相对均匀厚度的第二导电阻挡膜32B，第一导电阻挡膜34与导电插塞32隔开且围绕导电插塞32，绝缘薄膜36设于导电插塞32与第一导电阻挡膜34之间。备选地，如图1B所示，可以形成TSV结构30B，该TSV结构30B包括导电插塞62、第一导电阻挡膜34和绝缘薄膜36，其中导电插塞62包括沿过孔22的纵向方向具有可变厚度的第二导电阻挡膜62B，第一导电阻挡膜34与导电插塞62隔开且围绕导电插塞62，绝缘薄膜36设于导电插塞62与第一导电阻挡膜34之间。
在处理88，可以在半导体衬底上形成第一导电层52，第一导电层52从导电插塞32或62延伸到第一导电阻挡膜34，以使导电插塞32或62的端部32T或62T与第一导电阻挡膜34的端部34T电连接。在一些实施例中，可以在半导体衬底上形成第二导电层54，第二导电层54从导电插塞32或62延伸到第一导电阻挡膜34，以使导电插塞32或62的另一端32L或62L与第一导电阻挡膜34的另一端34L电连接。
通过图4A-14，可以呈现集成电路器件10A和10B以及图2和3中所示的集成电路器件制造方法的详细示例。
图4A至4N是根据工艺顺序依次示出的截面图，它们示出了根据一些实施例的制造集成电路器件100(见图4N)的方法。参照图4A，可以在衬底102上形成前端工艺(FEOL)结构110，在FEOL结构110上可以形成第一抛光停止层120，然后可以在第一抛光停止层120上形成掩模图案122。掩模图案122可以具有孔122H，该孔122H露出第一抛光停止层120的一部分顶面。
在一些实施例中，衬底102可以是半导体晶片。在至少一个实施例中，衬底102可以包括硅(Si)。在一些实施例中，衬底102可以包括半导体元素如锗(Ge)，或化合物半导体如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)。在至少一个实施例中，衬底102可以具有绝缘体上硅(SOI)结构。例如，衬底102可以包括埋入氧化物(BOX)层。在一些实施例中，衬底102可以具有导电区域，例如掺杂阱或掺杂结构。此外，衬底102可以具有各种隔离结构，如浅沟槽隔离(STI)结构。
FEOL结构110可以包括多个各种单独器件112和层间绝缘膜114。单独器件112可以包括各种微电子器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、大规模集成(LSI)系统、图像传感器(例如互补金属氧化物半导体(CMOS)成像传感器(CIS))、微机电系统(MEMS)、有源器件或无源器件。单独器件112可以电连接到衬底102的导电区域。此外，单独器件112各自可以通过层间绝缘膜114与其相邻的单独器件电分离。
在一些实施例中，第一抛光停止层120可以包括氮化硅膜。第一抛光停止层120可以形成为具有约200至约
Figure BDA0000369793170000121
的厚度。第一抛光停止层120可以使用CVD工艺来形成。此外，掩模图案122可以由光刻胶材料形成。
参照图4B，可以使用掩模图案122(见图4A)作为刻蚀掩模，对第一抛光停止层120和层间绝缘膜114进行刻蚀，随后，可以刻蚀衬底102，以形成过孔130。过孔130可以包括衬底102中预定深度的第一孔132，以及穿过层间绝缘膜114以与第一孔132相连/连通的第二孔134。
过孔130可以通过各向异性刻蚀或激光打孔来形成。在一些实施例中，过孔130可以形成为在衬底102中具有约10微米(μm)或更小的宽度130W。在一些实施例中，过孔130可以形成为具有从层间绝缘膜114的顶面开始约50至约100μm的深度130D。然而，过孔130的宽度和深度不限于这些示例，而是可以根据设计目的以各种尺寸形成。过孔130的第一孔132可以露出衬底102，过孔130的第二孔134可以露出层间绝缘膜114。在形成过孔130后，可以去除掩模图案122，以露出第一抛光停止层120的顶面。
参照图4C，可以形成覆盖过孔130的内侧壁和下表面的过孔绝缘膜140。过孔绝缘膜140可以形成为具有相对均匀的厚度以覆盖在过孔130中露出的衬底102的表面、层间绝缘膜114的表面以及第一抛光停止层120的表面。在一些实施例中，过孔绝缘膜140可以是氧化物膜、氮化物膜、碳化物膜、聚合物或其组合。在一些实施例中，过孔绝缘膜140可以使用低温CVD工艺或PECVD工艺来形成。过孔绝缘膜140可以形成为具有约1500至约
Figure BDA0000369793170000131
的厚度。
参照图4D，在过孔130内外在过孔绝缘膜140上形成第一导电阻挡膜144。第一导电阻挡膜144与过孔130的内部相对应的部分可以具有柱状结构。在一些实施例中，第一导电阻挡膜144可以是具有相对低的互连线电阻的导电层。例如，第一导电阻挡膜144可以是单层或多层膜，包括从W、WN、Ti、TiN、Ta、TaN和Ru中选择的至少一种材料。例如，第一导电阻挡膜144可以是由TaN/W、TiN/W或WN/W形成的多层膜。第一导电阻挡膜34可以具有约50至约
Figure BDA0000369793170000132
的厚度。
仍然参照图4D，第一导电阻挡膜144可以形成为相对均匀，并覆盖过孔130的内侧壁。为此，第一导电阻挡膜144可以使用ALD工艺或CVD工艺来形成。
参照图4E，可以在过孔130内外在第一导电阻挡膜144上形成绝缘薄膜146。绝缘薄膜146可以是具有相对均匀厚度的覆盖过孔130内侧壁的高密度薄膜。绝缘薄膜可以使用ALD工艺或CVD工艺来形成。绝缘薄膜146可以形成为具有约50至约
Figure BDA0000369793170000133
的厚度。
绝缘薄膜146与过孔130的内部相对应的部分可以具有柱状结构。绝缘薄膜146可以是氧化物膜、氮化物膜、金属氧化物膜、高介电常数膜、聚合物或其组合。关于构成绝缘薄膜146的材料的详细描述，可以与参照图1A描述的绝缘薄膜36的材料相同。
参照图4F，可以在过孔130内外在绝缘薄膜146上形成第二导电阻挡膜152。第二导电阻挡膜152可以使用PVD工艺或CVD工艺来形成。
如同图1A中所示的第二导电阻挡膜32B，第二导电阻挡膜152可以形成为沿过孔130的纵向方向具有相对均匀的厚度。然而，第二导电阻挡膜152不限于此。例如，在一些实施例中，如同图1B中所示的第二导电阻挡膜62B，第二导电阻挡膜152的厚度可以从过孔130的入口向过孔130的下表面减小。例如，过孔130内第二导电阻挡膜152在过孔130入口处的部分的厚度可以在约100至约的范围内，而第二导电阻挡膜152在过孔130下表面附近的部分的厚度可以在约0至约
Figure BDA0000369793170000142
的范围内。沿过孔130的纵向方向具有可变厚度的第二导电阻挡膜152可以通过PVD工艺来形成。
第二导电阻挡膜152可以是由一种材料形成的单层膜或者由至少两种材料形成的多层膜。在一些实施例中，第二导电阻挡膜152可以包括从W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、Ni和NiB中选择的至少一种材料。
参照图4G，可以在第二导电阻挡膜152上形成填充过孔130剩余空间的金属膜154。金属膜154可以形成为在过孔130内外覆盖第二导电阻挡膜152。在一些实施例中，可以使用电镀工艺来形成金属膜154。具体地，首先，可以在第二导电阻挡膜152的表面上形成金属种子层，然后可以通过电镀从金属种子层生长金属膜，以在第二导电阻挡膜152上形成填充过孔130的金属膜154。金属种子层可以由Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu形成。金属种子层可以使用PVD工艺来形成。金属膜154可以主要由Cu或W形成。在一些实施例中，金属膜154可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但是金属膜154的材料可以不限于此。电镀可以在约10至约65℃的温度下进行。例如，电镀可以在室温下进行。在形成金属膜154时，可以对包括金属膜154在内的所得结构在约150至约450℃的温度下退火。
参照图4H，可以对图4G中包括金属膜154在内的所得结构进行抛光，在执行化学机械抛光(CMP)时使用第一抛光停止层120作为停止层，以露出第一抛光停止层120。结果，过孔绝缘膜140、第一导电阻挡膜144、绝缘薄膜146和第二导电阻挡膜152以及金属膜154对应于过孔130外部的部分可以被去除。此外，在过孔130内，作为金属膜154一部分的金属插塞154A可以留在第二导电阻挡膜152上。在过孔130中，第二导电阻挡膜152以及包括金属插塞154A的导电插塞156可以与第一导电阻挡膜144隔开，它们之间设有绝缘薄膜146。
参照图4I，可以对过孔130中包括金属插塞154A在内的所得结构进行热处理。结果，构成金属插塞154A的金属颗粒可能由于热处理而生长，从而粗糙度可能使金属插塞154A的露出表面劣化。由于热处理而导致生长的金属颗粒中从过孔130突出的一些可以通过CMP去除。此时，也可以去除第一抛光停止层120(见图4H)，以露出FEOL结构110的层间绝缘膜114的顶面。热处理可以在约400至约500℃的温度下进行。此外，包括第一导电阻挡膜144、绝缘薄膜146和导电插塞156在内的TSV结构160可以留在过孔130中。
参照图4J，在对图4I中包括TSV结构160在内的所得结构进行清洗之后，可以在层间绝缘膜114上依次形成第二抛光停止层162、金属间绝缘膜164和第三抛光停止层166，并对它们进行构图以形成用于金属互连线的孔164H，该孔164H露出TSV结构160的顶面以及过孔130的入口处TSV结构160周围的区域。在形成用于金属互连线的孔164H时，可以使用第二抛光停止层162作为刻蚀停止层。
用于金属互连线的孔164H可以露出TSV结构160的一部分、围绕TSV结构外侧壁的过孔绝缘膜140的一部分、以及层间绝缘膜114的一部分。备选地，用于金属互连线的孔164H可以形成为使得用于金属互连线的孔164H仅露出TSV结构160的顶面。
在一些实施例中，金属间绝缘膜164可以由正硅酸乙酯(TEOS)形成。第二抛光停止层162和第三抛光停止层166各自均可以由氮氧化硅膜形成。第二抛光停止层162、金属间绝缘膜164和第三抛光停止层166的厚度可以根据设计目的而改变。
参照图4K，可以在金属互连线的孔164H中形成金属互连线层172。金属互连线层172可以具有包括用于互连线的阻挡膜172A和用于互连线的金属层172B在内的堆叠结构。
在一些实施例中，金属互连线层172可以如下形成：可以在用于金属互连线的孔164H中以及在第三抛光停止层166(见图4J)上依次形成用于形成用于互连线的阻挡膜172A的第一膜以及用于形成用于互连线的金属层172B的第二膜，可以通过执行CMP对包括第一膜和第二膜在内的所得结构进行抛光，在CMP中第三抛光停止层166用作停止层，并可以去除第三抛光停止层166以露出金属间绝缘膜164的顶面。结果，用于互连线的阻挡膜172A和用于互连线的金属层172B可以留在用于金属互连线的孔164H中。
在一些实施例中，用于互连线的阻挡膜172A可以包括从Ti、TiN、Ta和TaN中选择的至少一种材料。在一些实施例中，用于互连线的阻挡膜172A可以使用PVD工艺形成。用于互连线的阻挡膜172A可以形成为具有约1000至
Figure BDA0000369793170000161
的厚度。
在一些实施例中，用于互连线的金属层172B可以包括Cu。用于互连线的金属层172B可以如下形成：可以在用于互连线的阻挡膜172A上形成Cu种子层，然后可以通过电镀从Cu种子层生长Cu层，可以对包括Cu层在内的所得结构进行退火。
参照图4L，如同参照图4J和4K描述的用于形成金属互连线层172的工艺，可以在金属互连线层172上形成与金属互连线层172具有相同堆叠结构的接触插塞174。此后，可以交替重复执行参照图4J和4K描述的用于形成金属互连线层172的工艺以及用于形成接触插塞174的工艺，以形成用于通孔电极的多层互连线图案176，其中多个金属互连线层172和多个接触插塞174彼此交替连接。
在一些实施例中，在形成多层互连线图案176时，即便在衬底102的其他区域上，也可以形成其他多层互连线图案，包括与金属互连线层172和接触插塞174中的至少一部分同时形成的金属互连线层和接触插塞。结果，可以在FEOL结构110上形成后端工艺(BEOL)结构170，BEOL结构170包括金属间绝缘膜结构168以及多个多层互连线图案，其中金属间绝缘膜结构168包括第二抛光停止层162和金属间绝缘膜164，多层互连线图案包括通过金属间绝缘膜结构168绝缘的部分。BEOL结构170可以包括多个用于在FEOL结构110中所包括的单独器件以及在衬底102上形成的其他互连线之间进行连接的互连线结构。在一些实施例中，BEOL结构170还可以包括互连线结构以及保护下方设置的其他结构免受外部影响或潮气的密封环。
可以在金属间绝缘膜结构168上形成与多层互连线图案176电连接的接触焊盘180。金属间绝缘膜结构168可以将金属互连线层172彼此分离。金属互连线层172和接触插塞174可以通过金属间绝缘膜结构168与其他相邻的互连线彼此电隔离。
在图4L中，所示出的多层互连线图案176包括三个金属互连线层172和三个接触插塞174。然而，图4L中示出的多层互连线图案176的结构仅仅是示例，本公开不限于此。此外，图4L示出的多层互连线图案176中金属互连线层172和接触插塞174之间的连接结构仅仅是示例，本公开不限于此。
在一些实施例中，金属互连线层172和接触插塞174各自均可以包括从W、铝(Al)和Cu中选择的至少一种金属。在一些实施例中，金属互连线层172和接触插塞174可以由相同材料形成。在其他实施例中，至少部分金属互连线层172和接触插塞174可以由不同材料形成。
在一些实施例中，在金属间绝缘膜结构168中，可以在与多层互连线图案176相同的层级上形成其他多层互连线图案。此外，可以在金属间绝缘膜164上在与接触焊盘180相同的层级上形成多个其他接触焊盘。
参照图4M，可以从衬底102的下表面去除衬底102的一部分，以露出TSV结构160的下表面160B。TSV结构160的下表面160B可以露出第一导电阻挡膜144的一部分和导电插塞156的一部分。如图4M所示，可以去除衬底102的一部分，使得TSV结构160的下表面160B从衬底102的下表面102B突出。在一些实施例中，为了从衬底102的下表面去除衬底102的一部分，可以使用CMP工艺、回蚀工艺或其组合。
由于从下表面去除衬底102的一部分，过孔130可以变为穿过衬底102和层间绝缘膜114的通孔。过孔绝缘膜140的一部分和TSV结构160的一部分可以从衬底102的下表面102B突出。在露出TSV结构160的下表面160B后，可以通过各向同性刻蚀或各向异性刻蚀，去除围绕TSV结构160的过孔绝缘膜140在TSV结构160从衬底102的下表面102B突出的部分附近的部分，以露出第一导电阻挡膜144的侧壁144E。
参照图4N，可以形成覆盖TSV结构160的下表面160B附近的衬底102的下表面102B的背侧绝缘膜190，从而完成集成电路器件100的制造。在一些实施例中，背侧绝缘膜190可以通过旋涂工艺或喷涂工艺形成。背侧绝缘膜190可以由聚合物形成。在一些实施例中，背侧绝缘膜190可以如下形成：可以形成覆盖衬底102的下表面102B以及TSV结构160的下表面160B的聚合物膜，然后可以回蚀聚合物膜的一部分，以露出TSV结构160的下表面160B。
图4N中半导体器件100的TSV结构160可以具有由衬底102围绕的侧壁，以及由FEOL结构110的层间绝缘膜114围绕的侧壁部分。衬底102和FEOL结构110可以对应于图1A中所示的半导体结构20，且TSV结构160可以对应于图1A中所示的TSV结构30A。一导电层可以连接到TSV结构160的下表面160B。在一些实施例中，该导电层可以对应于图1A和1B中所示的第一导电层52或第二导电层54。
图4N中半导体器件100的第二导电阻挡膜152可以沿过孔130的纵向方向具有相对均匀的厚度。然而，只要不脱离本公开的范围，第二导电阻挡膜152也可以沿过孔130的纵向方向具有可变厚度。
图5是示出了根据一些实施例的集成电路器件200的主要部件的截面图。图5和图4A至4N中相同的附图标记表示相同的部件，因此可能省略对它们的重复详细描述。集成电路器件200的TSV结构260可以与图4N中所示的TSV结构160相同，除了在过孔130中，导电插塞256的第二导电阻挡膜252在层间绝缘膜114的顶面附近具有厚度D3，而在衬底102的下表面102B附近具有厚度D4，其中厚度D4小于厚度D3。
图6是示出了根据一些实施例的集成电路器件300的主要部件的截面图。图6和图4A至4N中相同的附图标记表示相同的部件，因此可能省略对它们的重复详细描述。参照图6，集成电路器件300的TSV结构360可以穿过衬底102、FEOL结构110的层间绝缘膜114以及BEOL结构170的金属间绝缘膜结构168，同时TSV结构360的侧壁可以由过孔绝缘膜340围绕。
TSV结构360可以包括导电插塞356，与导电插塞356隔开且围绕导电插塞356的第一导电阻挡膜344，以及设于导电插塞356与第一导电阻挡膜344之间的绝缘薄膜346。
导电插塞356可以包括第二导电阻挡膜352以及由第二导电阻挡膜352围绕的金属插塞354，其中第二导电阻挡膜352穿过衬底102、FEOL结构110的层间绝缘膜114以及BEOL结构170的金属间绝缘膜结构168。导电插塞356可以与第一导电阻挡膜344隔开，它们之间设有绝缘薄膜346。在一些实施例中，第二导电阻挡膜352可以省略。
TSV结构360可以包括被衬底102围绕的部分、被FEOL结构110的层间绝缘膜114围绕的部分以及被BEOL结构170的金属间绝缘膜结构168围绕的部分。
TSV结构360可以通过如下一系列的处理来形成。首先，可以按参照图4A描述的相同方式来形成FEOL结构110，然后可以按参照图4J至4L描述的相同方式来形成包括多层互连线图案176和金属间绝缘膜结构168的BEOL结构170。此后，可以依次对金属间绝缘膜结构168、层间绝缘膜114和衬底102进行刻蚀，以形成过孔130，并按与参照图4A至4I描述的用于形成过孔绝缘膜140和TSV结构160的处理相同的方式来在过孔330中形成过孔绝缘膜340和TSV结构360。随后，可以形成可与多层互连线图案176电连接的接触焊盘180以及可与TSV结构360电连接的接触焊盘380。TSV结构360的第一导电阻挡膜344的一部分以及导电插塞356的一部分可以与接触焊盘380相接触。
此后，按参照图4M和4N描述的相同方式，可以露出TSV结构360的下表面360B，然后可以形成覆盖衬底102的下表面102B的背侧绝缘膜190，以完成集成电路器件300的制造。此外，应理解，TSV结构360的详细描述可以与参照图4A至4N描述的TSV结构160的详细描述相同。
图6中半导体器件300的第二导电阻挡膜352可以沿过孔330的纵向方向具有相对均匀的厚度。然而，只要不脱离本公开的范围，第二导电阻挡膜352事实上可以沿过孔330的纵向方向具有可变厚度。
图7是示出了根据一些实施例的集成电路器件400的主要部件的截面图。图7与图4A至4N、图6中相同的附图标记表示相同的部件，因此可能省略对它们的重复详细描述。
集成电路器件400的TSV结构460可以与图6中所示的集成电路器件300的TSV结构360相同，除了在过孔330中，导电插塞456的第二导电阻挡膜452在BEOL结构170的层间绝缘膜168的顶面附近可以具有厚度D5，而在衬底102的下表面102B附近可以具有厚度D6，其中厚度D6小于厚度D5。
图8是示出了根据一些实施例的集成电路器件500的主要部件的截面图。图8和图4A至4N中相同的附图标记表示相同的部件，因此可能省略对它们的重复详细描述。
参照图8，集成电路器件500的TSV结构560穿过衬底102，同时TSV结构560的侧壁被过孔绝缘膜340围绕。TSV结构560可以形成在比FEOL结构110低的层级上。TSV结构560可以包括导电插塞556，与导电插塞556隔开且围绕导电插塞556的第一导电阻挡膜544，以及设于导电插塞556与第一导电阻挡膜544之间的绝缘薄膜546。
导电插塞556可以包括穿过衬底102的第二导电阻挡膜552，以及由第二导电阻挡膜552围绕的金属插塞554。导电插塞556可以与第一导电阻挡膜544隔开，它们之间设有绝缘薄膜546。在一些实施例中，第二导电阻挡膜552可以省略。TSV结构560可以具有由衬底102围绕的侧壁。
TSV结构560可以通过如下的一系列处理来形成。首先，在衬底102上形成FEOL结构110之前，可以在衬底102中形成过孔530，并且可以按类似于参照图4A至4I描述的方式，在过孔530中形成过孔绝缘膜540以及由过孔绝缘膜540围绕的TSV结构560。
可以在具有TSV结构560的衬底102上形成参照图4A描述的FEOL结构110。FEOL结构110还可以包括可与TSV结构560电连接的互连线结构518。TSV结构的第一导电阻挡膜544的一部分以及导电插塞556的一部分可以与互连线结构518相接触。互连线结构518可以具有多层互连线结构，包括多个导电层和多个接触插塞。然而，互连线结构518的具体形状不限于此，并且互连线结构518可以具有各种互连线结构，只要它们不脱离本公开的范围。
此后，可以按参照图4J至4L描述的相同方式，形成BEOL结构170，包括多层互连线图案176和金属间绝缘膜结构168。参照图8，BEOL结构170还可以包括多层互连线图案576，该多层互连线图案576可通过互连线结构518电连接至TSV结构560。此后，可以在金属间绝缘膜结构168上形成可分别电连接至多层互连线图案176和576的接触焊盘180和580。
此后，可以按参照图4M和4N描述的相同方式，露出TSV结构560的下表面560B，然后可以形成覆盖衬底102的下表面102B的背侧绝缘膜190，以完成集成电路器件500的制造。此外，TSV结构560的详细描述可以与参照图4A至4N描述的TSV结构160的详细描述相同。
图8中半导体器件500的第二导电阻挡膜552可以沿过孔530的纵向方向具有相对均匀的厚度。然而，只要不脱离本公开的范围，第二导电阻挡膜552事实上可以沿过孔530的纵向方向具有可变厚度。
图9是示出了根据一些实施例的集成电路器件600的主要部件的截面图。图9与图4A至4N、图8中相同的附图标记表示相同的部件，因此可能省略对它们的重复详细描述。
集成电路器件600的TSV结构660可以与图8中所示的集成电路器件500的TSV结构560相同，除了在过孔530中，导电插塞656的第二导电阻挡膜652在衬底102的顶面附近具有厚度D7，而在衬底102的下表面102B附近具有厚度D8，其中厚度D8可以小于厚度D7。
图10A至10K是示出了根据一些实施例的制造集成电路器件700(见图10K)的方法的截面图。图10A至10K和图4A至4N中相同的附图标记表示相同的部件，因此可能省略对它们的重复详细描述。
参照图10A，可以在衬底102上形成FEOL结构110，包括单独器件1112和层间绝缘膜114，可以在FEOL结构110上形成刻蚀停止层710，并且可以在刻蚀停止层710上形成BEOL结构170。BEOL结构170可以包括金属间绝缘膜结构168和多个多层互连线图案176。多层互连线图案176各自均可以包括多个金属互连线层172和多个接触插塞174。
可以在金属间绝缘膜结构168上形成多个接触焊盘180，并且可以在BEOL结构170上形成钝化层782和多个凸块784。在图10A中，凸块784各自均可以包括堆叠结构，包括第一金属层784A和第二金属层784B。然而，本公开不限于此，凸块784也可以具有多种其他结构。
参照图10B，粘附涂层786可以施加到所得结构的凸块784所在的表面上，并且粘附涂层786可以用作粘附材料，以将具有凸块784的衬底102安装到晶片支撑衬底788上。备选地，为了获得图10B所示的结构，具有凸块784的衬底102可以附接到附有粘附涂层786的晶片支撑衬底788上。此外，衬底102与晶片支撑衬底788相反的一侧(例如，衬底102的背侧102D)可以暴露在外。
参照图10C，可以在衬底102的背侧102D上形成硬掩模层722，然后可以在硬掩模层722上形成掩模图案724。在一些实施例中，硬掩模层722可以由氮化硅膜构成。硬掩模层722可以具有约200至约
Figure BDA0000369793170000221
的厚度。掩模图案724可以具有多个孔724H，孔724H露出硬掩模层722的顶面的一部分。在一些实施例中，掩模图案724可以由光刻胶材料构成。
参照图10D，可以使用掩模图案724(见图10C)作为刻蚀掩模，对硬掩模层722进行刻蚀，以形成硬掩模图案722P，并且可以使用掩模图案724和硬掩模图案722P作为刻蚀掩模，对衬底102和刻蚀停止层710进行刻蚀，以形成露出金属互连线层172的多个过孔730。过孔730均可以延伸以穿过衬底102和FEOL结构110的层间绝缘膜114。
过孔730可以通过各向异性刻蚀或激光钻孔来形成。在一些实施例中，在刻蚀层间绝缘膜114以形成过孔730时，可以使用刻蚀停止层710来确定刻蚀停止点。过孔730各自可以具有约10μm或更小的宽度以及约50至约100μm的深度。然而，过孔730的宽度和深度不限于上述范围，而是可以根据设计目的而变化。在形成过孔730之后，可以去除掩模图案724(见图10C)，以露出硬掩模图案722P的顶面。
参照图10E，可以形成多个过孔绝缘膜740，以覆盖过孔730的内侧壁。在一些实施例中，过孔绝缘膜740可以如下形成：首先，可以形成覆盖过孔730的内壁以及衬底102的背侧102D的绝缘膜，然后可以通过各向异性离子刻蚀去除绝缘膜的一部分，以在过孔730中露出金属互连线层172。绝缘膜可以使用CVD工艺来形成。在一些实施例中，过孔绝缘膜740可以通过参照结合图4C呈现的对过孔绝缘膜140的描述来进一步理解。
参照图10F，可以在过孔730内外在过孔绝缘膜740上形成多个第一导电阻挡膜744。第一导电阻挡膜744可以如下形成：可以在包括过孔绝缘膜740在内的所得结构的外露表面上形成阻挡层，然后可以通过各向异性离子刻蚀去除阻挡层的一部分，以在过孔730中露出金属互连线层172。
金属互连线层172各自均可以接触第一导电阻挡膜744的一部分。第一导电阻挡膜774可以参照结合图4D呈现的对第一导电阻挡膜144的描述来进一步理解。
参照图10G，可以形成覆盖第一导电阻挡膜744的多个第一绝缘薄膜746。在过孔730中，金属互连线层172可以被绝缘薄膜746露出。绝缘薄膜746可以参照结合图4E呈现的对绝缘薄膜146的描述来进一步理解。
参照图10H，按照与参照图4F的用于形成第二导电阻挡膜152的处理类似的方式，可以在绝缘薄膜746和金属互连线层172上形成第二导电阻挡膜752。在一些实施例中，第二导电阻挡膜752可以形成为在过孔730中具有相对均匀的厚度。在一些实施例中，第二导电阻挡膜752可以形成为在过孔730中具有可变厚度。例如，第二导电阻挡膜752在过孔730入口附近的部分的厚度可以大于第二导电阻挡膜752在过孔730下表面附近的部分的厚度。在一些实施例中，第二导电阻挡膜752的形成处理可以省略。
参照图10I，可以按参照图4G描述的用来形成导电/金属膜154的相同方式，在第二导电阻挡膜752上形成导电膜754。在没有形成第二导电阻挡膜752的实施例中，导电膜754可以形成为直接接触金属互连线层172。
参照图10J，按参照图4H和4I描述的类似方式，可以使用硬掩模图案722P(见图10I)作为停止层，对图10I中包括金属膜754在内的所得结构进行抛光，并且可以去除硬掩模图案722P，以露出衬底102，从而在每个过孔730中形成由第二导电阻挡膜752和金属插塞754A构成的导电插塞756。导电插塞756可以参照结合图4H和4I呈现的导电插塞156的描述来进一步理解。因此，每一个均包括第一导电阻挡膜744、绝缘薄膜746和导电插塞756的多个TSV结构760可以留在过孔730中。
参照图10K，可以在过孔730的入口处形成与TSV结构760可电连接的多个接触焊盘790。在每一个TSV结构760中，第一导电阻挡膜744和导电插塞756可以通过绝缘薄膜746彼此隔开，且第一导电阻挡膜744和导电插塞756中每一个可以与接触焊盘790相接触。此后，晶片支撑衬底788和粘附涂层786(见图10J)可以去除，以露出凸块784，以便完成集成电路器件700的制造。
图11是示出了根据一些实施例的集成电路器件800的主要部件的截面图。参照图11，集成电路器件800可以包括半导体管芯802。半导体管芯802可以包括有源区804，有源区804包括模拟或数字电路。多个焊料凸块808可以连接到半导体管芯802的有源区804。
半导体管芯802可以具有穿过半导体管芯802的多个TSV结构810。TSV结构810可以通过过孔绝缘膜与半导体管芯802的有源区804电隔离。
每一TSV结构810可以包括导电插塞812、与导电插塞812隔开且围绕导电插塞812的柱状导电阻挡膜814以及设于导电插塞812与第一导电阻挡膜814之间的绝缘薄膜816。
TSV结构810的导电插塞812和导电阻挡膜814均可以从半导体管芯802的一侧802T延伸到半导体管芯802的另一侧802B，以便经由接触焊盘806电连接到焊料凸块808。半导体管芯802可以安装在衬底820上。接触焊盘826和828可以形成在衬底820的两侧。焊料凸块808可以连接到形成于衬底820一侧的接触焊盘826。TSV结构810的导电插塞812和导电阻挡膜814均可以通过焊料凸块808电连接到衬底820的接触焊盘826。
由环氧树脂或无机材料形成的底填充材料层830可以填充半导体管芯802与衬底820之间的空间。底填充材料层830可以保护接触焊盘806和826以及焊料凸块808。
制模化合物层840可以沉积在衬底820上半导体管芯802的相对侧。制模化合物层840可由绝缘材料形成。制模化合物层840可以保护半导体管芯802免受外部环境和污染影响。
导电层850可以形成在半导体管芯802上。导电层850可以通过TSV结构810电连接到衬底820的接触焊盘826。导电层850可以包括金属或含金属材料。TSV结构810的导电插塞812和导电阻挡膜814均可以电连接到导电层850。在一些实施例中，导电层850可以用作导电屏蔽层，以屏蔽器件间的干扰，例如电磁干扰(EMI)或射频干扰(RFI)。
图12是示出了根据一些实施例的集成电路器件1000的主要部件的截面图。参照图12，集成电路器件1000可以包括封装衬底1010上依次堆叠的多个半导体芯片1020。控制芯片1030可以连接到半导体芯片1020。半导体芯片1020和控制芯片1030的堆叠结构可以由密封剂1040例如热固性树脂密封在封装衬底1010上。在图12中，竖直堆叠了六个半导体芯片1020。然而，半导体芯片1020的数目及其堆叠方向不限于此。例如，根据设计目的，可以使用六个或更多半导体芯片1020。半导体芯片1020可以沿水平方向、竖直方向或其组合设置在封装衬底1010上。在一些实施例中，控制芯片1030可以省略。
封装衬底1010可以是柔性印刷电路板、刚性印刷电路板或其组合。封装衬底1010可以包括衬底内互连线1012和连接端子1014。连接端子1014可以形成在封装衬底1010的一个表面上。在封装衬底1010的另一表面上，可以形成焊料球1016。连接端子1014可以通过衬底内连接线1012电连接至焊料球1016。在一些实施例中，焊料球1016可以由导电凸块或引线栅格阵列(LGA)代替。
半导体芯片1020和控制芯片1030的TSV结构1022和1032可以通过连接部件1050(例如凸块)电连接到封装衬底1010的连接端子1014。在一些实施例中，控制芯片1030的TSV结构1032可以省略。
半导体芯片1020和控制芯片1030中至少一个可以包括参照图1A至11描述的集成电路器件10A、10B、100、200、300、400、500、600、700和800中至少之一。TSV结构1022和1032中至少一个可以具有参照图1A至11描述的集成电路器件10A、10B、100、200、300、400、500、600、700和800中至少之一的任一TSV结构的结构。
半导体芯片1020可以包括LSI系统、闪存、动态随机存取存储器(DRAM)、静态RAM(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变RAM(PRAM)、磁阻RAM(MRAM)或电阻RAM(RRAM)。控制芯片1030可以包括逻辑电路、例如串行化器/去串行化器(SER/DES)电路。
图13是示出了根据一些实施例的集成电路器件1100的主要部件的平面图。集成电路器件1100可以包括模块衬底1110、安装在模块衬底1100上的控制芯片1120以及多个半导体封装1130。模块衬底1110可以包括多个输入和输出端子1150。半导体封装1130可以包括参照图1A至12描述的集成电路器件10A、10B、100、200、300、400、500、600、700、800和1000中的至少一个。
图14是示出了根据一些实施例的集成电路器件1200的主要部件的图。集成电路器件1200可以包括控制器1210、输入/输出单元/器件1220、存储器1230和接口1240。集成电路器件1200可以是移动系统或者发送或接收信息的系统。在一些实施例中，移动系统可以包括从个人数字助理(PDA)、便携式计算机、上网平板电脑、无线电话、移动电话、数字音乐播放器和存储卡中选择的至少一个。
在一些实施例中，控制器1210可以是微处理器、数字信号处理器或微控制器。输入/输出单元/器件1220可以用于集成电路器件1200的数据输入/输出。集成电路器件1200可以使用输入/输出单元/器件1220连接到外部设备，例如个人计算机或网络，并可以与外部设备交换数据。在一些实施例中，输入/输出单元/器件1220可以是键区、键盘或显示器。
在一些实施例中，存储器1230可以存储用于控制器1210操作的代码和/或数据。在一些实施例中，存储器1230存储由控制器1210处理过的数据。控制器1210和存储器1230各自可以包括参照图1A至13描述的集成电路器件10A、10B、100、200、300、400、500、600、700、800和1000中的至少一个。
接口1240可以用作集成电路器件1200与其他外部设备之间的数据传输通道。控制器1210、输入/输出器件1220、存储器1230和接口1240可以经由总线1250彼此通信。集成电路器件1200可以包括在移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器中。
上述主题应理解为示例性的而非限制性的，并且所附权利要求意在覆盖落入本公开的真实精神和范围之内的所有修改、改进和其他实施例。因此，在法律允许的最大范围内，本公开的范围应由所附权利要求及其等同物的可能的最宽解释来确定，并且不应受限于之前的详细说明。

Claims (30)

1.一种集成电路器件，包括：
半导体结构；以及
半导体结构中的贯穿硅过孔TSV结构，
其中，所述TSV结构包括：
导电插塞；
与导电插塞隔开且围绕导电插塞的导电阻挡膜；以及
导电插塞和导电阻挡膜之间的绝缘薄膜。
2.根据权利要求1所述的集成电路器件，其中：
导电插塞包括第一金属；以及
导电阻挡膜包括不同于第一金属的第二金属。
3.根据权利要求1所述的集成电路器件，还包括：
半导体结构和导电阻挡膜之间的过孔绝缘膜。
4.根据权利要求3所述的集成电路器件，其中：
绝缘薄膜包括第一厚度，且过孔绝缘膜包括比第一厚度厚的第二厚度。
5.根据权利要求1所述的集成电路器件，还包括：
半导体结构的表面上的导电层，所述导电层接触导电插塞的端部以及导电阻挡膜的端部。
6.根据权利要求5所述的集成电路器件，其中：
导电插塞的所述端部包括导电插塞的第一端；
导电阻挡膜的所述端部包括导电阻挡膜的第一端；
所述表面包括第一表面；
所述导电层包括第一表面上的第一导电层；以及
所述集成电路器件还包括：
半导体结构的与第一表面相反的第二表面上的第二导电层，所述第二导电层接触导电插塞的第二端以及导电阻挡膜的第二端。
7.根据权利要求6所述的集成电路器件，其中：
导电插塞和导电阻挡膜被配置为经由第一导电层和第二导电层彼此电连接，使得导电插塞和导电阻挡膜共享等电势状态。
8.根据权利要求1所述的集成电路器件，其中：
导电阻挡膜沿TSV结构的纵向方向包括实质上均匀的厚度。
9.根据权利要求1所述的集成电路器件，其中：
绝缘薄膜沿TSV结构的纵向方向包括实质上均匀的厚度。
10.根据权利要求1所述的集成电路器件，其中：
导电阻挡膜包括第一导电阻挡膜；以及
导电插塞包括：
半导体结构中被绝缘薄膜围绕的金属插塞；以及
金属插塞和绝缘薄膜之间围绕金属插塞的第二导电阻挡膜。
11.根据权利要求10所述的集成电路器件，其中：
第一导电阻挡膜沿TSV结构的纵向方向包括实质上均匀的厚度；以及
第二导电阻挡膜沿TSV结构的纵向方向包括可变厚度。
12.根据权利要求1所述的集成电路器件，其中：
半导体结构包括半导体衬底以及半导体衬底上的层间绝缘膜；以及
导电插塞、绝缘薄膜和导电阻挡膜各自在半导体衬底和层间绝缘膜中延伸。
13.根据权利要求1所述的集成电路器件，其中：
半导体结构包括半导体衬底、半导体衬底上的层间绝缘膜以及层间绝缘膜上的金属间绝缘膜，以及
导电插塞、绝缘薄膜和导电阻挡膜各自在半导体衬底、层间绝缘膜和金属间绝缘膜中延伸。
14.一种集成电路器件，包括：
封装衬底，包括连接端子；以及
封装衬底上的至少一个半导体芯片，包括半导体衬底和半导体衬底中的贯穿硅过孔TSV结构，
其中，所述TSV结构包括：
与连接端子相连的导电插塞；
与导电插塞隔开的导电阻挡膜，所述导电阻挡膜围绕导电插塞，并连接到连接端子；以及
导电插塞和导电阻挡膜之间的绝缘薄膜。
15.根据权利要求14所述的集成电路器件，其中：
所述至少一个半导体芯片还包括半导体衬底上的多个导电层；以及
导电插塞和导电阻挡膜被配置为经由所述多个导电层中的至少一个导电层彼此电连接，使得导电插塞和导电阻挡膜共享等电势状态。
16.根据权利要求14所述的集成电路器件，还包括：
封装衬底和所述至少一个半导体芯片之间的导电层，其中所述导电层被配置为将封装衬底电连接到所述至少一个半导体芯片，其中
导电插塞和导电阻挡膜被配置为经由所述导电层彼此电连接，使得导电插塞和导电阻挡膜共享等电势状态。
17.根据权利要求16所述的集成电路器件，其中，导电层包括焊料凸块。
18.一种制造集成电路器件的方法，所述方法包括：
在半导体结构中形成过孔；
在过孔的内壁上形成过孔绝缘膜；
在过孔中在过孔绝缘膜上形成导电阻挡膜；
在过孔中在导电阻挡膜上形成绝缘薄膜；以及
在过孔中在绝缘薄膜上形成与导电阻挡膜隔开的导电插塞。
19.根据权利要求18所述的方法，其中：
过孔绝缘膜在过孔中包括第一厚度；以及
绝缘薄膜在过孔中包括比第一厚度薄的第二厚度。
20.根据权利要求18所述的方法，其中：
导电阻挡膜沿过孔的纵向方向包括实质上均匀的厚度。
21.根据权利要求18所述的方法，其中：
绝缘薄膜沿过孔的纵向方向包括实质上均匀的厚度。
22.根据权利要求18所述的方法，其中：
导电阻挡膜包括第一导电阻挡膜；以及
形成导电插塞包括：
在过孔中在绝缘薄膜上形成第二导电阻挡膜；以及
在过孔中在第二导电阻挡膜上形成金属插塞。
23.根据权利要求22所述的方法，其中：
第二导电阻挡膜与过孔的第一端相邻的部分包括第一厚度，所述第一厚度厚于第二导电阻挡膜与过孔的第二端相邻的部分的第二厚度。
24.一种制造集成电路器件的方法，所述方法包括：
在半导体衬底中形成过孔；
在过孔的内壁上形成过孔绝缘膜；
在过孔中在过孔绝缘膜上形成贯穿硅过孔TSV结构，其中所述TSV结构包括：导电插塞、与导电插塞隔开且围绕导电插塞的导电阻挡膜、以及导电插塞和导电阻挡膜之间的绝缘薄膜；以及
在TSV结构的一侧形成从导电插塞的端部延伸到导电阻挡膜的端部的导电层。
25.根据权利要求24所述的方法，其中：
形成TSV结构包括：将绝缘薄膜形成为具有第一厚度，所述第一厚度薄于过孔绝缘膜的第二厚度。
26.一种集成电路器件，包括：
半导体结构，包括第一部分和第二部分；
半导体结构的第一部分和第二部分之间的过孔结构，所述过孔结构包括：
导电插塞；
与导电插塞隔开的导电阻挡层；以及
导电插塞和导电阻挡层之间的绝缘层。
27.根据权利要求26所述的集成电路器件，还包括导电插塞的端部以及导电阻挡层的端部上的导电层。
28.根据权利要求27所述的集成电路器件，其中，导电层从半导体结构的第一部分的表面延伸到半导体结构的第二部分的表面。
29.根据权利要求28所述的集成电路器件，其中，半导体结构的第一部分的表面、半导体结构的第二部分的表面、导电插塞的端部以及导电阻挡层的端部实质上共面。
30.根据权利要求26所述的集成电路器件，其中：
过孔结构包括贯穿硅过孔结构；
导电阻挡层包括第一导电阻挡层；
导电插塞包括：
金属插塞；以及
绝缘层和金属插塞之间的第二导电阻挡层；以及
第二导电阻挡层包括非均匀厚度。
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