JP7009111B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
固体撮像装置等の半導体装置（半導体チップ）は、例えば、トランジスタ等の素子が形成された半導体基板、半導体基板の上に配された絶縁層、及び絶縁層の中に配された配線部を含む。配線部は、ある素子を他の素子に接続する配線パターン、素子に電力を供給するための配線パターン等を含む。また、半導体装置は、外部装置（他の半導体装置や回路基板等）との間の電気的接続を行うための電極部を更に備える。配線部の一部は、電極部に接続される。
半導体装置を、例えばフリップチップ接続により外部装置に接続する場合には、バンプと称される電極部が用いられる。このような電極部のなかには、半導体基板の裏面側（半導体基板の配線部に対して反対側）から配線部までにわたって形成されるものもある。このような電極部は、半導体基板（例えばシリコン基板）の内部を貫通するように形成されることから「貫通電極」とも称される。
貫通電極は、例えば次のようにして形成される。まず、半導体基板の裏面側からエッチングを行って、半導体基板と絶縁層の一部を貫通して半導体基板の表面側にある配線層（外部装置に接続されるべき一部）に達するビアホールを形成する。次いで、半導体基板の裏面及びビアホールの側面に絶縁層を形成する。次いで、ビアホールの中に導電部材を配することで、配線層に電気的に接続された貫通電極を形成する。
半導体基板を貫通するようにビアホールを形成する手法として、ボッシュ法と呼ばれるエッチング方法が知られている。ボッシュ法により形成したビアホールの側面には、スキャロップと呼ばれる周期的な凹凸形状が生じることが知られている。ビアホールの側面にスキャロップ形状が形成されると、貫通電極と半導体基板との間を絶縁するための絶縁層や、貫通電極を構成する金属材料が半導体基板中に拡散するのを防止するためのバリアメタル部の被覆性が低下する。絶縁層やバリアメタル部の被覆性が低下すると、半導体装置の特性劣化や信頼性の低下を引き起こす虞がある。
特許文献１には、ボッシュ法により形成したビアホールの側面の凹部に樹脂を埋め込んで側面の凹凸形状を緩和することにより、絶縁層及びバリアメタル部の被覆性を向上する技術が記載されている。
特開２０１２－１９０８２６号公報
しかしながら、特許文献１に記載の方法は、ビアホールに樹脂を充填する工程や不要な部分の樹脂を除去する工程が別途必要なため、工程数が増加し、ひいては製造コストが増加することがあった。また、ビアホールのアスペクト比が大きくなるとビアホールの底部まで樹脂を充填することが困難となり、ビアホールの側面の凹凸を十分に緩和できないことがあった。また、ビアホールを形成する方法としてボッシュ法以外の方法も知られているが、公知の方法はボッシュ法と比較してエッチングレートが低くビアホールの形成に長時間を要するため、生産性が悪かった。
本発明の目的は、生産性を低下することなく半導体装置の特性劣化や信頼性の低下を抑制しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の上に配された電極層と、前記半導体基板を貫通して前記電極層に達する開口部の中に設けられ、前記電極層に電気的に接続された導電部材と、を有し、前記導電部材は、金属部と、前記開口部の側面と前記金属部との間に設けられたバリアメタル部と、を有し、前記バリアメタル部は、空隙部又は欠陥部を含む第１の層と、前記第１の層と前記金属部との間に設けられ、前記第１の層よりも密である第２の層とを有し、前記空隙部又は前記欠陥部は前記第２の層により被覆されている半導体装置が提供される。
また、本発明の他の一観点によれば、半導体基板と、前記半導体基板の上に配された電極層と、前記半導体基板を貫通して前記電極層に達する開口部の中に設けられ、前記電極層に電気的に接続された導電部材と、を有し、前記導電部材は、金属部と、前記開口部の側面と前記金属部との間に設けられたバリアメタル部と、を有し、前記バリアメタル部は、第１の層と、前記第１の層と前記金属部との間に設けられた第２の層とを有し、前記第２の層は前記第１の層よりも密であり、前記第２の層と前記側面との間に空隙部が設けられている半導体装置が提供される。
また、本発明の更に他の一観点によれば、半導体基板と、前記半導体基板の上に配された電極層と、前記半導体基板を貫通して前記電極層に達する開口部の中に設けられ、前記電極層に電気的に接続された導電部材と、前記導電部材と前記開口部の側面との間に設けられた絶縁膜と、を有し、前記導電部材は、金属部と、前記絶縁膜と前記金属部との間に設けられたバリアメタル部と、を有し、前記金属部と前記絶縁膜との間に空隙部が設けられており、前記バリアメタル部は、前記空隙部と前記金属部との間に配されている半導体装置が提供される。
また、本発明の更に他の一観点によれば、第１面の上に、電極層が形成された半導体基板を準備する工程と、前記半導体基板の前記第１面とは反対の第２面の側から前記半導体基板を貫通し前記電極層に達する開口部を形成する工程と、前記開口部の側面及び底面に沿って、バリアメタル部を形成する工程と、前記バリアメタル部の上に金属部を形成する工程と、を有し、前記バリアメタル部を形成する工程は、空隙部又は欠陥部を含む第１の層を形成する工程と、前記第１の層の上に、前記空隙部又は前記欠陥部を被覆するように前記第１の層よりも密である第２の層を形成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、貫通電極を有する半導体装置において、半導体装置の生産性を低下することなくバリアメタル部の被覆性を向上し、半導体装置の特性劣化や信頼性の低下を抑制することができる。
本発明の第１実施形態による半導体装置構造を示す概略断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第２実施形態による半導体装置及びその製造方法を示す概略断面図である。
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について、図１乃至図５を用いて説明する。
はじめに、本実施形態による半導体装置の構造について、図１を用いて説明する。図１（ａ）は、本実施形態による半導体装置の構造を示す概略断面図である。図１（ｂ）は、図１（ａ）の点線で囲った部分の拡大図である。
図１（ａ）に示すように、本実施形態による半導体装置は、半導体基板１０を含む。半導体基板１０の一方の表面である第１面１２の側には、半導体素子１６が設けられている。半導体素子１６が設けられた半導体基板１０の第１面１２の上には、層間絶縁膜２０が設けられている。層間絶縁膜２０には、半導体素子１６に電気的に接続されたコンタクトプラグ２２が配されている。層間絶縁膜２０の上には、コンタクトプラグ２２を介して半導体素子１６に電気的に接続された配線層２４と、外部装置との電気的な接続を行うための電極部である電極層２６とが設けられている。層間絶縁膜２０の上には、層間絶縁膜２８が設けられている。層間絶縁膜２８の上には、接着層３０を介して支持基板３２が貼り合わされている。
半導体基板１０及び層間絶縁膜２０には、電極層２６に達する開口部であるビアホール３６が設けられている。ビアホール３６は、第２面１４の側から半導体基板１０及び層間絶縁膜２０を貫通し、電極層２６に達している。半導体基板１０の第２面１４の上には、絶縁膜３４が設けられている。ビアホール３６の側面には、絶縁膜３８が設けられている。絶縁膜３８が設けられたビアホール３６の中には、導電部材が配されている。この導電部材が、半導体基板１０を貫くように配された貫通電極５２である。貫通電極５２は、一端部が電極層２６に電気的に接続され、他端部が半導体基板１０の第２面１４の上に配された絶縁膜３４の上に延在している。貫通電極５２の当該他端部の上には、外部接続端子としてのはんだボール５４が設けられている。
半導体基板１０は、例えばシリコン基板である。半導体素子１６は、半導体装置の所定の機能を実現するための素子であり、ＭＯＳトランジスタやダイオード等を含む。例えば、固体撮像装置においては、光電変換素子を構成するフォトダイオードや、光電変換素子で生成された電荷に基づく信号を読み出すための読み出し回路を構成するＭＯＳトランジスタ等が設けられる。半導体基板１０には、半導体素子１６以外の素子、例えば容量素子や抵抗素子が更に設けられていてもよい。層間絶縁膜２０，２８は、半導体素子１６を含む半導体基板１０の第１面１２の側の全面に設けられ、例えば、酸化シリコン、窒化シリコン等の絶縁性の材料により構成される。
配線層２４は、素子間を接続する配線パターンや素子に電力を供給する配線パターンなどが層間絶縁膜２０，２８の中に配されてなる。図１には１層の配線層２４のみを示しているが、複数の配線層が配されていてもよい。その場合、各配線層の間は、ビアプラグを介して相互に接続される。配線層２４は、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属を主体とする導電性材料により構成することができる。コンタクトプラグ２２は、例えば、タングステン等の金属材料により構成することができる。コンタクトプラグ２２は、その構成金属が半導体基板１０中に拡散しないように、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等の導電性材料で構成されたバリアメタル部を更に有してもよい。
電極層２６は、配線層２４の一部の配線パターンに電気的に接続された引き出し電極部である。電極層２６は、配線層２４と同様、銅やアルミニウム等の金属を主体とする導電性材料により構成することができる。電極層２６は、工程削減の観点から、配線層２４のいずれかの層と同層、同一材料で形成するのが好ましい。ただし、電極層２６は、必ずしも配線層２４のいずれかの層と同じ層である必要はなく、配線層２４とは別の層で形成されてもよい。
絶縁膜３４，３８は、半導体基板１０と貫通電極５２との間の絶縁を保持するための絶縁部材である。絶縁膜３４，３８としては、例えば、酸化シリコン、窒化シリコン等の絶縁材料を用いることができる。絶縁膜３４，３８は省略可能であり、貫通電極５２が半導体基板１０（ビアホール３６の側面）に接していてもよい。その場合には、貫通電極５２を取り囲むトレンチを半導体基板１０に設けることで、貫通電極５２と半導体素子との間の分離を行うことができる。
貫通電極５２は、ビアホール３６の側面及び底面に沿って形成されたバリアメタル部４０と、バリアメタル部４０の上に設けられた金属部５０とを含む。貫通電極５２は、半導体基板１０の第２面１４の側から、半導体基板１０の第１面１２の側に配された電極層２６に向かって延在している。金属部５０は、金属材料、例えば、Ｃｕ、金（Ａｕ）、Ａｌ、ニッケル（Ｎｉ）及びタングステン（Ｗ）を含む群から選択される少なくとも１つを含む金属材料によって構成することができる。
なお、本出願の図面は、各部の構造が理解しやすいように描いた概念図であり、各部の大きさの比率は、必ずしも実際の半導体装置のスケールに準じたものではない。例えば、実際の半導体装置では、層間絶縁膜２０の厚さは例えば数ミクロン程度以下であるのに対して、半導体基板１０の厚さは例えば数十ミクロン以上である。
貫通電極５２のより具体的な構造について、図１（ｂ）を用いて説明する。ビアホール３６の側面には、図１（ｂ）に示すように、スキャロップと呼ばれる周期的な凹凸形状が形成されている。この凹凸形状は、ボッシュ法と呼ばれるエッチング方法を用いて半導体基板１０にビアホール３６を形成した場合に生じる特徴的な形状である。ボッシュ法を用いた半導体基板１０のエッチング方法については後述する。絶縁膜３８の表面には、ビアホール３６の側面のスキャロップ形状を反映した凹凸形状が形成されている。
バリアメタル部４０は、第１の層４２と第２の層４４とを含む。第１の層４２及び第２の層４４は、絶縁膜３８の表面にこの順番で設けられている。バリアメタル部４０の第１の層４２及び第２の層４４としては、金属部５０を構成する金属材料の拡散を抑制しうる導電性材料、例えば、Ｔｉ、Ｔａ、ＴｉＮ及びＴａＮを含む群から選択される少なくとも１つを含む導電性材料を適用可能である。金属部５０は、バリアメタル部４０の第２の層４４の表面に設けられている。
バリアメタル部４０の第１の層４２は、絶縁膜３８の表面の凸部における膜厚が厚く、絶縁膜３８の表面の凹部における膜厚が薄い不連続な形状を有している。一方、バリアメタル部４０の第２の層４４は、絶縁膜３８及び第１の層４２が設けられたビアホール３６の側面に一様に設けられている。これにより、バリアメタル部４０の内部には、第１の層４２及び第２の層４４で囲まれた空隙部４６が存在している。第２の層４４は、ビアホール３６の側面及び底面に沿って連続的に設けられており、空隙部４６は第２の層４４によって被覆されている。これにより、金属部５０が直に絶縁膜３８に接するのを防止することができる。また、金属部５０を構成する金属材料は空隙部４６を拡散することはできないため、第１の層４２に空隙部４６が存在していても、バリアメタル部４０は全体として高い金属拡散防止性能を維持することができる。
仮に、第２の層４４を設けずに第１の層４２の上に金属部５０を設けた場合、金属部５０を形成する際に金属部５０を構成する金属材料が空隙部４６に入り込み、絶縁膜３８と接触する虞がある。この点、本実施形態による半導体装置では、第２の層４４によって空隙部４６を被覆しているため、金属部５０の形成工程において金属部５０を構成する金属材料が絶縁膜３８に接触するのを効果的に抑制することができる。
第２の層４４は第１の層４２よりも密である。換言すれば、第１の層４２は第２の層４４よりも粗である。また、第１の層４２は、空隙部４６が設けられた断続的な形状を有しており、第２の層４４と比較して膜密度が低く膜応力の小さい膜となっている。これにより、バリアメタル部４０は、全体として、膜密度が低く膜応力が小さいという特徴も有している。したがって、バリアメタル部４０の膜応力が大きいことに起因して生じる不具合、例えば、バリアメタル部４０や金属部５０がビアホール３６の側面から剥離することや、半導体基板１０の第１面１２側のデバイスが損傷すること等を抑制することができる。
次に、本実施形態による半導体装置の製造方法について、図２乃至図５を用いて説明する。図２乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、半導体装置の製造には、公知の半導体製造プロセスを用いることができる。また、ここでは説明を省略するが、後述する各工程の間に、必要に応じてその他の工程、例えば熱処理工程や洗浄処理工程等を行ってもよい。
まず、半導体基板１０の一方の表面である第１面１２の側に、製造しようとする半導体装置に応じた所定の半導体素子１６を形成する（図２（ａ））。半導体基板１０には、ＳＴＩ（Shallow Trench Isolation）法等により素子分離部１８を形成してもよい。各半導体素子１６は、素子分離部１８によって隣接する他の素子から電気的に分離することができる。図２（ａ）には、素子分離部１８により画定された活性領域に設けられた半導体素子１６の一例としてＭＯＳトランジスタを示している。
次いで、半導体素子１６が設けられた半導体基板１０の上に、ＣＶＤ法により酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁膜を堆積し、層間絶縁膜２０を形成する。
次いで、層間絶縁膜２０に、半導体素子１６に電気的に接続されたコンタクトプラグ２２を形成する。例えば、層間絶縁膜２０に半導体素子１６の電極に達するコンタクトホールを形成後、このコンタクトホールにタングステン等の導電性材料を埋め込むことにより、コンタクトプラグ２２を形成する。
次いで、層間絶縁膜２０の上に、コンタクトプラグ２２を介して半導体素子１６に電気的に接続された配線層２４と、電極層２６とを形成する（図２（ｂ））。配線層２４及び電極層２６は、アルミニウムや銅を主体とする金属材料により構成することができる。例えば、スパッタリング法により、例えば膜厚３００ｎｍのアルミニウムを主体とする導電層を堆積後、この導電層をパターニングし、配線層２４及び電極層２６を形成する。
次いで、配線層２４及び電極層２６が設けられた層間絶縁膜２０の上に、層間絶縁膜２８を形成する。層間絶縁膜２８としては、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁材料を適用することができる。
こうして、第１面１２の上に、半導体素子１６、配線層２４、電極層２６、層間絶縁膜２０，２８等が配された半導体基板１０を準備する。
次いで、必要に応じて、半導体素子１６、配線層２４、電極層２６、層間絶縁膜２０，２８等を形成した半導体基板１０の第１面１２の側に、接着層３０を介して支持基板３２を貼り合わせる。支持基板３２は、特に限定されるものではないが、例えば厚さ０．５ｍｍの石英ガラス基板を用いることができる。
次いで、必要に応じて、第１面１２とは反対側の表面である半導体基板１０の第２面１４の側から半導体基板１０のバックグラインド処理を行い、半導体基板１０を薄化する（図２（ｃ））。例えば、バックグラインド処理により、半導体基板１０を厚さ２００μｍ程度まで薄化する。半導体基板１０を薄化することで、後工程における貫通電極５２の形成が容易になるので好適である。なお、本明細書では、半導体基板１０の第２面１４をバックグラインド処理することにより現れた新たな表面についても、バックグラインド前と同様、第２面１４と呼ぶものとする。
次いで、半導体基板１０の第２面１４の上に、例えばプラズマＣＶＤ法により窒化シリコン膜等の絶縁膜３４を堆積後、フォトリソグラフィ及びドライエッチングを用いてこの絶縁膜３４をパターニングする。これにより、貫通電極５２の形成予定領域に開口部を有する絶縁膜３４を形成する。絶縁膜３４は、ビアホール３６を形成する際にマスクとして用いる膜であり、少なくともビアホール３６を形成する際のエッチングで消失しない膜厚とする。
次いで、絶縁膜３４をマスクとして、半導体基板１０の第２面１４の側から、半導体基板１０及び層間絶縁膜２０を順次ドライエッチングし、電極層２６に達するビアホール３６を形成する（図３（ａ））。
ビアホール３６は、例えば、半導体基板１０をエッチングするステップと、層間絶縁膜２０をエッチングするステップと、の２段階のエッチングにより形成することができる。
半導体基板１０は、例えば、いわゆるボッシュ法を用いたドライエッチングによりエッチングすることができる。ボッシュ法を用いたドライエッチングによれば、半導体基板１０の表面に垂直な貫通孔を容易に形成することができる。ボッシュ法を用いたドライエッチングは、シリコンのエッチングレートに比べ、酸化シリコンや窒化シリコンのエッチングレートが非常に小さいため、層間絶縁膜２０が露出した時点でエッチングを停止することができる。
ボッシュ法とは、（１）等方的なエッチングステップ、（２）保護膜成膜ステップ、（３）ビア底面の保護膜除去ステップ、の３ステップを１サイクルとして、各ステップを短時間ずつ高速に切り替え、このサイクルを繰り返す手法である。等方的なエッチングステップでは、ＳＦ６等のガスを用い、主にラジカルを反応種としてエッチングを進行する。このステップを長時間行うとサイドエッチングが大きくなってしまうため、短時間（数秒程度）で保護膜成膜ステップに切り替える。保護膜成膜ステップでは、プラズマ中でＣ４Ｆ８等のガスを分解することでＣＦ重合膜を堆積する。このステップも数秒程度の短時間で次のステップに切り替える。ビア底面の保護膜除去ステップでは、ＳＦ６等のガスを用い、半導体基板１０が設置されているステージ側に比較的高いバイアスパワーを印加することで、異方性をもったイオンを半導体基板１０に入射し、ビア底面の保護膜を除去する。このとき、側面部にはイオンがほとんど入射しないため、側面の保護膜は除去されない。これにより、ビア低部の保護膜を選択的に除去することができる。次のサイクルの等方的なエッチングステップにおいて、側面部は保護膜によってエッチングから保護され、ビアホール３６の底面のみエッチングが進行する。このサイクルを繰り返すことで、半導体基板１０の深さ方向に少しずつ垂直にエッチングを進めることができる。
ボッシュ法では、上述の３ステップを１サイクルとして繰り返すため、形成したビアホール３６の側面に、スキャロップと呼ばれる周期的な凹凸が生じてしまう。スキャロップは、等方的なエッチングステップの時間が長いほど大きくなる。スキャロップのサイズを小さくするために等方的なエッチングステップを短くすると、エッチングレートが低下し、ビアホール３６の形成に要する処理時間が長くなる。ビアホール３６のエッチング条件は、スキャロップサイズ及び処理時間の許容範囲に応じて適宜設定することが望ましい。本実施形態では、スキャロップサイズが３００ｎｍ程度になるようにエッチング条件を設定するものとする。
層間絶縁膜２０は、例えば、ＣＦ４／Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスをエッチングガスに用いた容量結合型ＲＩＥによりエッチングすることができる。
このようにして、半導体基板１０及び層間絶縁膜２０を貫通するビアホール３６を形成し、ビアホール３６の底部に電極層２６を露出する。
次いで、ビアホール３６の側面及び底面（電極層２６の露出面）を含む半導体基板１０の第２面１４の側に、絶縁膜３８を形成する。絶縁膜３８には、酸化シリコンや窒化シリコン等の絶縁材料を適用することができる。例えば、原料ガスにＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤ法により酸化シリコンを堆積し、酸化シリコンよりなる絶縁膜３８を形成する。
次いで、ドライエッチングを用いて絶縁膜３８をエッチバックし、ビアホール３６の側面に絶縁膜３８を残しつつ、ビアホール３６の底面の絶縁膜３８を除去する（図３（ｂ））。この際、半導体基板１０の第２面１４の上の絶縁膜３８は、必ずしも完全に除去されなくてもよい。これにより、ビアホール３６の底面には電極層２６が露出する。
次いで、ビアホール３６の側面及び底面（電極層２６の露出面）を含む半導体基板１０の第２面１４の側に、バリアメタル部４０を形成する（図３（ｃ））。バリアメタル部４０としては、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ等の導電性材料を適用することができる。
本実施形態では、バイアススパッタリング法を用い、基板バイアス条件を変えて２段階の成膜を行うことにより、バリアメタル部４０を形成する。
ビアホール３６の側面には、前述の通り、スキャロップと呼ばれる凹凸構造が形成されている。ビアホール３６の側面を覆う絶縁膜３８の表面にも、ビアホール３６のスキャロップ形状を反映した凹凸が形成されている。このため、ロングスロースパッタリング法やコリメーションスパッタリング法等のようにスパッタ粒子の指向性の高い成膜方法では、スパッタ粒子の入射するビアホール３６の開口側から見て影になる凹部の面上に膜を堆積することは困難である。
一方、バイアススパッタリング法は、スパッタターゲット側だけでなく、処理対象の半導体基板が搭載されるステージ側にも高周波電力を印加する成膜方法である。ステージ側に印加するバイアス電圧を適宜設定することで、ビアホール３６の底面に堆積したスパッタ膜を逆スパッタし、ビアホール３６の底面側を向いた凹部の面上にも膜を堆積することが可能である。その反面、バイアススパッタリング法には、基板バイアスがある値よりも大きくなるとビアホール３６の底面やビアホール３６の上側角部に堆積された膜が消失し、下地の絶縁膜３４や電極層２６が削られるという問題がある。
そこで、本実施形態では、基板バイアスを低く設定した第１の条件で堆積した、第１の層４２になる膜と、基板バイアスを高く設定した第２の条件で堆積した、第２の層４４になる膜とにより、バリアメタル部４０を形成する。第１の層４２になる膜と第２の層４４になる膜は、基板バイアス条件を変更するだけで堆積することができるため、生産性を低下することなくバリアメタル部４０の被覆性を向上することができる。
図５は、図３（ｃ）の点線で囲った枠内の拡大断面図である。図５（ａ）は第１の層４２になる膜を形成した直後の状態を示しており、図５（ｂ）は第２の層４４になる膜を形成した直後の状態を示している。
まず、第１の層４２になる膜を形成する工程では、基板バイアスを低めに設定して逆スパッタ効果を弱め、下地の電極層２６が削られないようにして、ビアホール３６の底面における膜厚がｄ１である膜を第１の層４２として形成する（図５（ａ））。例えば、基板バイアスを１００Ｗとし、膜厚ｄ１が３００ｎｍとなるように、チタンよりなる第１の層４２を形成する。
第１の層４２になる膜の堆積条件では、図５（ａ）中にスパッタ粒子の入射方向を矢印で示しているように、逆スパッタ成分が少なく、ビアホール３６の開口側からのスパッタ粒子の入射が支配的である。その結果、第１の層４２になる膜は、ビアホール３６の上方に向かって成長することになる。ビアホール３６の側面を覆う絶縁膜３８の表面にはビアホール３６のスキャロップ形状を反映した凹凸が存在するため、凸部にはビアホール３６の上方に向かって膜が成長するが、凹部にはほとんど膜が堆積されない。その結果、第１の層４２になる膜は、図５（ａ）に示すように、絶縁膜３８の凹部に対応する部位に隙間が存在する不連続な状態で形成される。
次に、第２の層４４になる膜を形成する工程では、基板バイアスを高めに設定して逆スパッタ効果を強め、ビアホール３６の底面に堆積された第１の層４２の逆スパッタを行いつつ、第２の層４４になる膜を形成する（図５（ｂ））。例えば、基板バイアスを３００Ｗとし、ビアホール３６の底面における第１の層４２になる膜の膜厚ｄ２が１００ｎｍとなるように、第２の層４４になる膜を形成する。
第２の層４４になる膜の堆積条件では、図５（ｂ）中にスパッタ粒子の入射方向を矢印で示しているように、ビアホール３６の開口側からのスパッタ粒子の入射に加えて、ビアホール３６の底面側からもスパッタ粒子が入射する。その結果、第１の層４２のビアホール３６の開口側の表面だけでなく、第１の層４２のビアホール３６の底面側の表面にもスパッタ膜（第２の層４４になる膜）が堆積される。
これにより、絶縁膜３８の凹部に対応する部分に形成された第１の層４２の隙間は、第２の層４４によって塞がれる。第１の層４２と第２の層４４とにより構成されるバリアメタル部４０の中には、第１の層４２と第２の層４４とにより囲まれた空隙部４６が残存する。
第２の層４４の形成工程においてビアホール３６の底面の第１の層４２が逆スパッタされる影響で、膜厚ｄ２は膜厚ｄ１よりも薄くなる。ビアホール３６の底面に所望の膜厚ｄ２のバリアメタル部４０を形成するためには、第１の層４２になる膜の形成後における第１の層４２の膜厚ｄ１と、第２の層４４になる膜の形成工程における基板バイアスとを適宜設定すればよい。なお、図５（ｂ）には、ビアホール３６の底面に第２の層４４を図示していないが、ビアホール３６の底面に第２の層４４になる膜が堆積されても構わない。
次いで、ビアホール３６内を含むバリアメタル部４０の上に、例えばスパッタリング法により、アルミニウムや銅等の金属材料からなる金属部５０を形成する（図４（ａ））。金属部５０は、スキャロップに対する被覆性を考慮して、バリアメタル部４０と同様にバイアススパッタリング法を用いて堆積するのが望ましい。バイアススパッタリング法を用いる場合、ビアホール３６の底面におけるバリアメタル部４０の膜厚が所望の厚さよりも薄くならないように基板バイアスを適宜設定すればよい。
必要に応じて、金属部５０をシード層として電解メッキを行い、金属部５０を厚膜化するようにしてもよい。本実施形態の製造方法によれば、上述のように、バリアメタル部４０の第１の層４２の間隙部を第２の層４４により被覆することができる。したがって、電解メッキを用いる場合に、めっき液が第１の層４２の間隙部に侵入して間隙部に金属部５０が形成されることや、間隙部にめっき液が残留することによる導電部材の腐食を抑制することができる。
次いで、公知の半導体製造プロセスによりバリアメタル部４０及び金属部５０をパターニングし、ビアホール３６を介して電極層２６に接続された貫通電極５２を形成する（図４（ｂ））。
次いで、貫通電極５２上に、外部接続端子としてのはんだボール５４を設置する（図４（ｃ））。必要に応じて、はんだボール５４以外の領域にソルダーレジスト（図示せず）を形成しても構わない。この後、ダイシング等の工程を経て、本実施形態による半導体装置が完成する。
このように、本実施形態によれば、生産性を低下することなくバリアメタル部４０の被覆性を向上することができ、半導体装置の特性劣化や信頼性の低下を抑制することができる。また、バリアメタル部４０の金属拡散防止性能を損なうことなく膜応力を低減することができる。これにより、ビアホール３６の側面から導電部材が剥離したり、半導体基板１０の表面側の半導体素子１６や層間絶縁膜２０，２８等にクラックが延伸したりすることを抑制することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について、図６を用いて説明する。図１乃至図５に示す第１実施形態及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による半導体装置及びその製造方法を示す概略断面図である。
本実施形態による半導体装置は、バリアメタル部４０の構成が異なるほかは、図１（ａ）に示す第１実施形態による半導体装置と同様である。図６は、図１（ａ）の点線で囲った枠内の拡大断面図である。
本実施形態による半導体装置のバリアメタル部４０は、図６に示すように、第１の層４２と第２の層４４とを含む。第１の層４２は、内部に欠陥部４８を多く含有する膜密度の低い膜であり、第２の層４４は、第１の層４２よりも欠陥部４８が少ない膜密度の高い膜である。すなわち、第２の層４４は第１の層４２よりも密である。換言すれば、第１の層４２は第２の層４４よりも粗である。ここでいう欠陥部４８とは、ボイド、ポア、ピンホール等を指しており、原子空孔や転位等の原子サイズの欠陥ではない。膜応力の観点からは、欠陥部４８の多い膜密度の小さな膜ほど膜応力が小さいため、第１の層４２は第２の層４４よりも膜応力が小さくなる。
バリアメタル部４０を第１の層４２のみで形成した場合、第１の層４２の内部の欠陥部４８がバリアメタル部４０（第１の層４２）を貫き、金属部５０と絶縁膜３８とが接触する虞がある。これに対し、第１の層４２の上に第２の層４４を設けることにより、欠陥部４８がバリアメタル部４０を連通するのを抑制することができる。
欠陥部４８は空洞状となっているため、第１実施形態で述べた空隙部４６と同様、金属原子の拡散を抑制する効果がある。したがって、欠陥部４８がバリアメタル部４０を貫通するように形成されていない限りは、欠陥部４８の存在によってバリアメタル部４０の金属拡散防止性能が損なわれることはない。
また、第１の層４２を膜密度が低く膜応力の小さい膜により構成することで、金属拡散防止性能を高く維持したままバリアメタル部４０の全体としての膜応力を下げることができる。その結果、ビアホール３６の側面から導電部材が剥離したり、半導体基板１０の表面側の半導体素子１６や層間絶縁膜２０，２８等にクラックが延伸したりすることを抑制することができる。
欠陥部４８を多く含有する膜密度の低い第１の層４２は、例えば、低温で成膜を行うことにより形成することができる。基板を搭載するステージの温度を下げることでスパッタ粒子の被成膜面における流動、再配置が妨げられ、欠陥部４８の多い膜となる。或いは、チャンバ内や基板の表面から水分が多く放出されるような、水分等の不純物を多く含む成膜環境下で第１の層４２を成膜することによっても、欠陥部４８の多い多孔質の第１の層４２を形成することができる。
例えば、第１の層４２になる膜の形成工程では、処理対象の半導体基板１０をチャンバ内に導入してすぐに、つまり半導体基板１０の表面に水分が付着した状態のまま、ステージ温度１０℃で第１の層４２になる膜の成膜を行う。一方、第２の層４４になる膜の形成工程では、処理対象の半導体基板１０をチャンバ内に導入した後、１８０℃１０分の加熱処理を行い半導体基板１０の表面に付着した水分を十分に除去した後に、ステージ温度１８０℃で第２の層４４になる膜の成膜を行う。こうすることで、内部に欠陥部４８を多く含有する膜密度の低い第１の層４２と、第１の層４２よりも欠陥部４８が少ない膜密度の高い第２の層４４になる膜とを形成することができる。
このように、本実施形態によれば、生産性を低下することなくバリアメタル部４０の被覆性を向上することができ、半導体装置の特性劣化や信頼性の低下を抑制することができる。また、バリアメタル部４０の金属拡散防止性能を損なうことなく膜応力を低減することができる。これにより、ビアホール３６の側面から導電部材が剥離したり、半導体基板１０の表面側の半導体素子１６や層間絶縁膜２０，２８等にクラックが延伸したりすることを抑制することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態で説明した半導体装置の構成は、特に限定されるものではなく、ロジックデバイス、メモリデバイス、撮像デバイス等、種々の半導体装置に適用可能である。また、上記実施形態で説明した半導体装置は、種々の電子機器に適用可能である。電子機器は、特に限定されるものではなく、例えば、デジタルスチルカメラ、ビデオカメラ、スマートフォン、パーソナルコンピュータ、家電製品（ＩｏＴ）等を例示することができる。
また、上記実施形態で説明した半導体装置は、移動装置を備えた輸送機器に適用することも可能である。本実施形態の半導体装置は、金属の拡散や応力に起因する問題が改善されており、輸送機器に搭載しても高い信頼性を確保できる。例えば、輸送機器は、上記実施形態で説明した半導体装置から出力された信号に基づいて移動装置を制御する制御装置を備えることができる。例えば、半導体装置が固体撮像装置の場合にあっては、光電変換素子から出力された信号に基づいて対象物までの距離等を算出し、算出した距離等に基づいて移動装置を制御するように構成可能である。移動装置は、特に限定されるものではなく、例えば、エンジン、モータ、車輪、プロペラ等の動力源や推進機構を例示することができる。輸送機器は、特に限定されるものではなく、例えば、飛行機、車両、船舶等を例示することができる。
また、本明細書中の各用語は、本発明を説明する目的で用いられたものに過ぎず、その均等物をも含み得、本発明は、その用語の厳密な意味に限定されるものでない。
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０…半導体基板
１２…第１面
１４…第２面
２０，２８…層間絶縁膜
２６…電極層
３４，３８…絶縁膜
３６…ビアホール
４０…バリアメタル部
４２…第１の層
４４…第２の層
４６…間隙部
４８…欠陥部
５０…金属部
５２…貫通電極

Claims (18)

  1. 半導体基板と、
    前記半導体基板の上に配された電極層と、
    前記半導体基板を貫通して前記電極層に達する開口部の中に設けられ、前記電極層に電気的に接続された導電部材と、を有し、
    前記導電部材は、金属部と、前記開口部の側面と前記金属部との間に設けられたバリアメタル部と、を有し、
    前記バリアメタル部は、空隙部又は欠陥部を含む第１の層と、前記第１の層と前記金属部との間に設けられ、前記第１の層よりも密である第２の層とを有し、前記空隙部又は前記欠陥部は前記第２の層により被覆されている
    ことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の上に配された電極層と、
    前記半導体基板を貫通して前記電極層に達する開口部の中に設けられ、前記電極層に電気的に接続された導電部材と、を有し、
    前記導電部材は、金属部と、前記開口部の側面と前記金属部との間に設けられたバリアメタル部と、を有し、
    前記バリアメタル部は、第１の層と、前記第１の層と前記金属部との間に設けられた第２の層とを有し、前記第２の層は前記第１の層よりも密であり、
    前記第２の層と前記側面との間に空隙部が設けられている
    ことを特徴とする半導体装置。
  3. 前記第１の層は、前記空隙部が設けられている部位において不連続になっている
    ことを特徴とする請求項２記載の半導体装置。
  4. 前記空隙部は、前記第２の層により被覆されている
    ことを特徴とする請求項２又は３記載の半導体装置。
  5. 前記第１の層は、前記第２の層よりも多くの欠陥部を含む
    ことを特徴とする請求項１記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板の上に配された電極層と、
    前記半導体基板を貫通して前記電極層に達する開口部の中に設けられ、前記電極層に電気的に接続された導電部材と、
    前記導電部材と前記開口部の側面との間に設けられた絶縁膜と、を有し、
    前記導電部材は、金属部と、前記絶縁膜と前記金属部との間に設けられたバリアメタル部と、を有し、
    前記金属部と前記絶縁膜との間に空隙部が設けられており、前記バリアメタル部は、前記空隙部と前記金属部との間に配されている
    ことを特徴とする半導体装置。
  7. 前記開口部の前記側面に周期的な凹凸構造が設けられており、前記側面の凹部に対応する部位に、前記空隙部が設けられている
    ことを特徴とする請求項２、３及び６のいずれか１項に記載の半導体装置。
  8. 前記バリアメタル部は、チタン、窒化チタン、タンタル及び窒化タンタルを含む群から選択される少なくとも１つを含む導電性材料により構成されている
    ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記金属部は、銅、金、ニッケル、アルミニウム及びタングステンを含む群から選択される少なくとも１つを含む金属材料により構成されている
    ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記電極層と前記半導体基板との間に層間絶縁膜が配されている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記半導体基板に配された光電変換素子を更に有する
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 移動装置と、
    請求項１１記載の半導体装置と、
    前記半導体装置の前記光電変換素子から出力された信号に基づいて前記移動装置を制御する制御装置と、
    を備えることを特徴とする輸送機器。
  13. 第１面の上に、電極層が形成された半導体基板を準備する工程と、
    前記半導体基板の前記第１面とは反対の第２面の側から前記半導体基板を貫通し前記電極層に達する開口部を形成する工程と、
    前記開口部の側面及び底面に沿って、バリアメタル部を形成する工程と、
    前記バリアメタル部の上に金属部を形成する工程と、を有し、
    前記バリアメタル部を形成する工程は、空隙部又は欠陥部を含む第１の層を形成する工程と、前記第１の層の上に、前記空隙部又は前記欠陥部を被覆するように前記第１の層よりも密である第２の層を形成する工程と、を有する
    ことを特徴とする半導体装置の製造方法。
  14. 前記バリアメタル部を形成する工程では、バイアススパッタリング法により、前記半導体基板に第１のバイアス電圧を印加して前記第１の層を堆積し、前記半導体基板に前記第１のバイアス電圧よりも高い第２のバイアス電圧を印加して前記第２の層を堆積する
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記バリアメタル部を形成する工程では、第１の温度で前記第１の層を堆積し、前記第１の温度よりも高い第２の温度で前記第２の層を堆積する
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記開口部を形成する工程では、ボッシュ法により、前記半導体基板をエッチングする
    ことを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記バリアメタル部を形成する工程の前に、前記開口部の側面に絶縁膜を形成する工程を更に有する
    ことを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記開口部を形成する工程では、前記側面に周期的な凹凸構造が設けられた前記開口部を形成し、
    前記第１の層を形成する工程では、前記側面の凹部に対応する部位に空隙部を有し、前記空隙部が設けられている部位において不連続になっている前記第１の層を形成し、
    前記第２の層を形成する工程では、前記空隙部を被覆するように前記第２の層を形成する
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
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