CN103035660B - 半导体器件和半导体器件制造方法 - Google Patents
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Abstract
本发明的实施例提供一种半导体器件和半导体器件制造方法，可减小连接电极到配线构件的电阻变化且改善配线可靠性。形成电极通过其延伸的孔，并且在包括配线的配线层上执行过蚀刻工艺。然后，通过在该孔中嵌入铜，可形成由铜制作的电极。在电极通过作为连接区域的构件已经连接到配线后，该连接区域在热处理中被合金化，以便电连接该电极到该配线。因此，能够减小电极和该配线之间的电阻变化，并且还改善配线的可靠性。本发明可应用于半导体器件和制造该半导体器件的方法。
Description
技术领域
总体上，本技术涉及半导体器件和制造半导体器件的方法。更具体地，本技术涉及减小电阻变化和改进配线可靠性的半导体器件，并且涉及制造该半导体器件的方法。
背景技术
近年来，小尺寸照相机模块应用于数字静态照相机和智能电话的市场引起了人们的注意。CCD（电荷耦合器件）和CMOS（互补金属氧化物半导体）图像传感器为照相机模块中采用的典型的固态成像器件。在这样的固态成像器件的情况下，随着半导体技术上的小型化，已经能够改善图像传感器的性能，缩小了印迹（footprint），且提高了集成度。另外，作为进一步改善图像传感器性能、进一步缩小印迹和进一步提高集成度的一项技术，已经提出了制造三维半导体集成电路的技术。该技术的典型示例报告在日本专利特开2010-245506号公报中，作为制造构成背面照射型固态摄像器件的半导体器件的技术。根据该技术，首先，具有不同功能的半导体元件彼此接合。在此情况下，具有不同功能的半导体元件是具有像素阵列的半导体元件和具有逻辑电路的半导体元件。然后，像素阵列和逻辑电路通过利用构造为贯通硅基板的TSV（电极）彼此电连接。
发明内容
这样，在利用贯通电极构造半导体器件的工艺中，不管该器件具有背面照射型还是前面照射型，具有像素阵列的半导体元件都电连接到具有逻辑电路的半导体元件。因此，必须使贯通电极保证低的电阻和高的配线可靠性。另外，在贯通电极的情况下，特别是，为了以高度确定性电连接具有像素阵列的半导体元件到具有逻辑电路的半导体元件，上述电极必须形成为不仅贯通硅基板，而且贯通接合面，并且到达半导体元件的深的内部。
然而，由于蚀刻量的限制由诸如电极的直径、电极的深度、电极的布局和生产率的条件决定的事实，限制了用于形成TSV达到半导体元件的深内部部分的技术。因此，如果层间膜厚，则担心电极不能达到半导体元件的深内部部分。另外，如果增加蚀刻率，则电极的深度可控性变差。在具有高蚀刻率的电极的情况下，也就是，在具有大直径的电极的情况下，或者浅电极的情况下，在可能的范围内非常过度地执行蚀刻工艺，不仅使电极正下方的配线退化，而且使配线材料表面也被氧化。结果，担心增加电阻变化，并且配线可靠性恶化。
为了解决上述问题，通常，采用为电极正下方的配线形成蚀刻停止层的方法。蚀刻停止层是诸如TaN（氮化钽）膜或TiN（氮化钛）膜的阻挡金属膜。然而，对于直径和/或深度在几微米至大于十微米范围内的电极，如果形成厚度为几纳米到大于一百纳米范围的阻挡金属膜，从蚀刻可控性的观点以及蚀刻生产率的观点看，难于形成足够有效的蚀刻停止层。
本技术考虑了上述的情形而进行，并且特别通过合金化电极和配线之间的接触区域，减小了电阻变化，改善了配线可靠性。
根据本技术实施例的半导体器件具有合金化的接触区域，以便在半导体器件中将电极连接到配线。它可提供具有这样构造的半导体器件，其中电极和配线共享合金化的接触区域，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。
能够提供具有这样构造的半导体器件，其中该电极是贯通贴合到第二半导体晶片的第一半导体晶片的电极，并且接触区域被合金化以便在第二半导体晶片中彼此电连接电极和配线。
能够提供具有这样构造的半导体器件，其中，在贴合第一半导体晶片到第二半导体晶片且在贯通孔（电极通过其贯通第一半导体晶片）上形成阻挡金属膜的工艺中，去除第二半导体晶片中由铝制作的配线的表面上的铝氧化膜，并且将接触区域合金化，以便电连接由铜制作的电极到由铝制作的配线。
能够提供具有这样构造的半导体器件，其中接触区域通过执行热处理而被合金化，以便电连接由铜制作的电极到由铝制作的配线。
能够提供通过本技术提供的具有这样构造的背面照射固态成像器件，其中背面照射固态成像器件包括半导体器件，其中：接触区域被合金化，以便将电极连接到配线；并且电极和配线共享合金化的接触区域，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。
根据本技术实施例的半导体器件制造方法包括合金化接触区域的工艺，以便在半导体器件中将电极连接到配线。在该工艺中，能够配置该半导体器件制造方法，从而由电极和配线共享的接触区域被合金化，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。
在该工艺中，能够配置该半导体器件制造方法，从而电极形成为用作贯通贴合到第二半导体晶片的第一半导体晶片的电极，并且接触区域被合金化，以便在第二半导体晶片中彼此电连接电极和配线。
能够配置该半导体器件制造方法，从而该工艺包括第一工艺和第二工艺，第一工艺为贴合第一半导体晶片到第二半导体晶片，第二工艺为在电极通过其贯通第一半导体晶片的贯通孔上形成阻挡金属膜。在第二工艺中，去除第二半导体晶片中由铝制作的配线的表面上的铝氧化膜；并且在第二工艺中，接触区域被合金化，以便电连接由铜制作的电极到由铝制作的配线。
能够配置该半导体器件制造方法，从而接触区域通过执行热处理而被合金化，以便电连接由铜制作的电极到由铝制作的配线。
能够配置制造由本技术提供的背面照射固态成像器件的方法，从而该方法包括半导体器件制造方法，其包括合金化接触区域的工艺，以便在半导体器件中将电极连接到配线，其中，在该工艺中，由电极和配线共享的接触区域被合金化，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。
根据本技术的实施例，半导体器件具有合金化的接触区域，以便在半导体器件中将电极连接到配线。该电极和配线共享合金化的接触区域，以便在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将电极和配线彼此电连接。
根据本技术，能够减小通过本技术提供的半导体器件中的电阻变化，并且改善该半导体器件的配线可靠性。
附图说明
图1A和1B是示出现有制造器件的制造工艺中采用的两个半导体晶片的典型构造的示意图；
图2是示出图1A和1B所示两个半导体晶片彼此贴合的构造的示意图；
图3是用于描述电极形成孔的工艺的示意图；
图4是示出由于蚀刻不足形成接触不良情况的示意图；
图5是用于描述过蚀刻导致的配线退化和配线氧化的示意图；
图6是用于描述当利用蚀刻停止层时遇到的可控性困难的示意图；
图7A至7C是示出电极和配线之间接触区域不同状态的示范性示意图；
图8是表示制造根据本技术的半导体器件工艺的示范性流程图；
图9是用于描述为根据本技术的电极形成孔的工艺的示范性示意图；
图10是用于描述在如图9所示提供的孔中形成阻挡金属膜的工艺的示范性示意图；
图11是用于描述通过用铜填充孔形成电极的工艺的示范性示意图；以及
图12是用于描述在电极和配线之间合金化接触区域的工艺的示范性示意图。
具体实施方式
[现有半导体器件的典型构造]
在说明根据本技术的半导体器件之前，下面的描述通过采用背面照射型的固态成像器件中所用的现有半导体器件为例说明已知半导体器件以及制造现有半导体器件的方法。
首先，在第一工艺中，形成具有图1A所示像素阵列的第一半导体晶片1和具有图1B所示逻辑电路的第二半导体晶片2。在下面的描述中，第一半导体晶片1也称为CIS基板1，而第二半导体晶片2也称为逻辑基板2。
如图1A所示，CIS基板1构造为包括硅基板F12和在硅基板F12上的层间膜F11。对于层间膜F11中的每个像素，层间膜F11还包括光敏二极管PD、配线CC、像素晶体管和转移晶体管。光敏二极管PD是光电转换元件。像素晶体管和转移晶体管在附图中没有示出。像素晶体管和转移晶体管的每一个都包括源极区域、漏极区域和围绕这些区域的多层配线。
如图1B所示，另一方面，逻辑基板2构造为包括硅基板F22和在硅基板F22上的层间膜F21。逻辑基板2还包括图中没有示出的多个MOS晶体管。MOS晶体管的每一个都具有元件隔离区域、源极区域和漏极区域。另外，逻辑基板2还包括用于处理信号的逻辑电路和多层配线CL。
应当注意的是，CIS基板1的配线CC由Cu（铜）制造，而逻辑基板2的配线CL由Al（铝）制造。
在第二工艺中，如图2所示，CIS基板1中采用的层间膜F11的表面和逻辑基板2中采用的层间膜F21的表面通过执行CMP（化学机械抛光）而平坦化，然后被彼此贴合，以便将层间膜F11的表面接合到层间膜F21的表面。随后，研磨CIS基板1侧以形成薄膜。在图2中，图1A所示的CIS基板1设置为上下颠倒的状态，并且通过安装CIS基板1在表面上而贴合到逻辑基板2中采用的层间膜F21的表面，以形成接合面B。
在第三工艺中，为了形成电极，层间膜F13形成在CIS基板1侧，如图3所示。然后，为了连接到逻辑基板2中的配线CL，用于电极的孔H1制作为贯通接合面B。同样，为了进行到CIS基板1的配线CC的连接，制作用于另一个电极的孔H2。孔H1制作为达到配线CL或达到配线CL跟前的位置。同样，孔H2制作为达到配线CC或达到配线CC跟前的位置。另外，在孔H1和H2的每一个的内壁上，绝缘膜形成为用作针对CIS基板1的绝缘体。
在上述的工艺中，孔H1和H2的每一个的直径设定为典型地1至5微米的范围内的值。另一方面，孔H1和H2的每一个的深度设定为典型地3至15微米范围内的值。另外，配线CL在孔H1底部正下方的宽度设定为小于1微米的值。同样，配线CC在孔H2底部正下方的宽度设定为小于1微米的值。另一方面，配线CL和CC的每一个的厚度设定为在100纳米至1微米范围内的值。
在第四工艺中，孔H1的底部的氧化膜通过蚀刻去除。同样，孔H2的底部的氧化膜通过蚀刻去除。这样，特别难于控制作为孔H1和H2中的较深的一个的孔H1的深度。因此，在孔H1底部的氧化膜的变化容易增加。为此，如图3所示的虚线围绕的构件所示，理想上所希望的是孔H1具有使孔H1的底部达到配线CL的深度。然而，实际上，孔H1的底部从配线CL偏移。就是说，实际上，如图4所示的虚线围绕的构件所示，例如，孔H1具有使孔H1的底部没有达到配线CL的深度。孔H1的底部没有达到配线CL的状态是所谓的蚀刻不足的状态。在此情况下，担心连接不良，或者更为具体地，连接断开。
为了解决这样的问题，必须应用过度的过蚀刻。然而，在此情况下，如图5所示的虚线围绕的构件所示，担心保留在配线CL上的膜变薄，由过蚀刻损坏的层形成在配线CL的表面上，或者氧化层形成在配线CL的表面上。
为了解决如上所述由过蚀刻引起的问题，如图6所示的虚线围绕的构件所示，蚀刻停止层TCV可形成在配线CL上，以便增加保留在配线CL上的膜。然而，在为电极提供的孔H1用作直径和/深度在几微米到大于十微米范围内的孔的情况下，如果要形成通常采用的厚度在几纳米到大于一百纳米范围的阻挡金属膜，从蚀刻控制点的观点和蚀刻生产率点的观点看，难于形成足够的有效蚀刻停止层TCV。另一方面，如果形成厚度为约几百纳米的足够厚的蚀刻停止层TCV，则担心由填充孔H1的铜形成的电极和配线CL之间的接触电阻增加。
图7A至7C是示出通过执行类似于如上所述的蚀刻不足和过蚀刻工艺形成的电极TSV1结构的示范性示意图。就是说，如果由铜制造的电极TSV1通过执行过蚀刻工艺而形成，如图7A所示，电极TSV1具有从形成配线的表面的氮化钛（TiN）层达到铝层的结构。因此，电极TSV1从控制点的观点看可易于形成。然而，如图7A所示的十字符号所示，铝层和电极TSV1之间的边界表面在形成电极TSV1的工艺期间被氧化，从而接触电阻增加。因此，配线的可靠性变差。应当注意的是，在此情况下，配线的可靠性表示配线的EM（电子迁移）耐受性的程度和配线的SM（应力迁移）耐受性的程度。
另一方面，如果电极TSV1通过执行蚀刻不足工艺形成，如图7B所示，电极TSV1的深度控制难，这是因为必须考虑电极TSV1的深度变化。另外，担心由铜制造的电极TSV1和由铝制造的配线之间的接触电阻增加，这是因为氮化钛（TiN）层包括在电极TSV1和配线之间的位置。应当注意的是，如果电极TSV1的深度可以高精度控制，则即使执行非常困难，也可获得高可靠性。
[根据本技术的半导体器件的构造]
如上所述，为了由铜制造的电极和由铝制造的配线之间的连接以分别用作形成半导体器件的电极和配线，理想的是用于电极的孔的深度相对容易控制，连接构件的电阻低，并且配线的可靠性高。
为了上述原因，在根据本技术的半导体器件中，接触区域被合金化，以便实现上述的理想构造。接触区域是由铜制造的电极与由铝制造的配线接触的区域。
[制造根据本技术的半导体器件的工艺]
通过参考如图8所示的流程图，下面的描述说明了制造用作背面照射型固态成像器件的由本技术提供的半导体器件的工艺。就是说，下面的描述说明制造这样半导体器件的方法。另外，还描述该半导体器件的构造。应当注意的是，在参考图8所示的流程图说明制造半导体器件的工艺中，还参考图9至12。在图9至12中，与图1A至6所示的对应构造相同的每个构造给出与对应部分相同的名字或由相同的参考符号表示，并且相同构造的说明从下面的描述中适当省略。
如图所示，该流程以步骤S1开始，在步骤S1中具有像素阵列的第一半导体晶片1形成为如图1A所示。在下面的描述中，第一半导体晶片1也称为CIS基板1。
然后，在接下来的步骤S2，具有逻辑电路的第二半导体晶片2形成为如图1B所示。在下面的描述中，第二半导体晶片2也称为逻辑基板2。
随后，在接下来的步骤S3，如图2所示，CIS基板1中采用的层间膜F11的表面和逻辑基板2中采用的层间膜F21的表面通过执行CMP（化学机械抛光）工艺而平坦化，然后彼此贴合，以便接合层间膜F11的表面到层间膜F21的表面。
然后，在接下来的步骤S4，研磨CIS基板1侧以整体上形成薄膜。
随后，在接下来的步骤S5，为了形成电极，层间膜F13形成在CIS基板1侧，如图3所示。
然后，在接下来的步骤S6，为了连接到逻辑基板2的配线CL，用于电极的孔H1制作为贯通硅基板F12和接合面B，如图9所示。同样，为了连接到CIS基板1的配线CC，用于另一个电极的孔H2制作为贯通硅基板F12，如图9所示。孔H1制作为达到配线CL或者达到配线CL跟前的位置。同样，孔H2制作为达到配线CC或者达到配线CC跟前的位置。
随后，在接下来的步骤S7，在图9所示的孔H1和H2的每一个的内壁上，绝缘膜形成为用作针对CIS基板1的绝缘体。对于上述步骤，如前面所说明的，孔H1和H2的每一个的直径设定为典型地1至5微米范围内的值。另一方面，孔H1和H2的每一个的深度设定为典型地3至15微米范围内的至。另外，配线CL在孔H1的底部正下方的宽度设定为不小于1微米的值。同样，配线CC在孔H2的底部正下方的宽度设定为不小于1微米的值。另一方面，配线CL和CC的每一个的厚度设定为100纳米至1微米范围内的值。
应当注意的是，如前所述，配线CL由Al（铝）制作，而配线CC由Cu（铜）制作。
然后，在接下来的步骤S8，孔H1的底部的氧化膜通过执行蚀刻工艺去除。同样，孔H2的底部的氧化膜通过执行蚀刻工艺去除。如果阻挡金属膜存在于孔H2正下方的配线CC以及孔H1正下方的配线CL的每一个中，则高选择比的条件是该步骤所希望的条件。作为示例，如果阻挡金属膜是由氮化钛（TiN）、钛（Ti）、钽（Ta）或氮化钽（TaN）制作的层或者由这样的材料制作的堆叠层，则蚀刻工艺在下面所希望的条件下进行。在通常的温度，压力设定为10至70mTorr范围的值，而电源设定为700至2000W范围的值。另外，采用过氟化环丁烷（C4F8）、氩（Ar）和氧（O2）。这时，过氟化环丁烷（C4F8）、氩（Ar）和氧（O2）的气流比设定为9：1：1。基板偏置设定为50至300W范围内的值，并且蚀刻工艺的持续时间设定为约30秒至3分钟范围内的值。在如上所述的条件下，下层的蚀刻停止层的选择比可适当地保证在不小于2的值。
然而，不管是否存在阻挡金属膜，即使非故意地执行了过蚀刻，假如保持在下层配线CL上的膜的厚度至少为100纳米，过蚀刻也不引起问题。在这样的情况下，如图9所示的虚线围绕范围所示，蚀刻工艺导致配线CL的上表面上形成高电阻层OF。高电阻层OF的典型示例是氮化物膜层和氧化物膜层。作为选择，通过暴露金属的表面，形成用作高电阻层OF的自然氧化膜。
随后，在接下来的步骤S9，如图10所示，阻挡金属膜BM通过采用溅射法形成在孔H1和H2的表面的每一个上。这时，如图10所示的虚线围绕的范围所示，改善了配线CL的上表面上形成的高电阻层OF。如果阻挡金属膜BM是由氮化钛（TiN）、钛（Ti）、钽（Ta）或氮化钽（TaN）制作的层或者由这样的材料制作的堆叠层，则厚度在几纳米至几十纳米范围内的阻挡金属膜BM形成在孔H1和H2的每一个的内壁上。应当注意的是，孔H1和H2的底部的每一个上形成的阻挡金属膜BM也可与高电阻层OF一起被去除。
然后，在接下来的步骤S10，厚度为约几百纳米的铜（Cu）膜通过采用溅射法形成在孔H1和H2中，并且铜Cu通过采用利用铜硫酸盐的镀覆法嵌入，以便分别形成电极TSV1和TSV2，如图11所示。稍后，在电极TSV1和TSV2上执行采用CMP方法的工艺以及通过嵌入配线层而形成Cu（铜）配线层，以便形成双镶嵌配线结构。
随后，在接下来的步骤S11，整个CIS基板1和逻辑基板2通过进行热处理而被加热，以便在电极TSV1和配线CL之间的位置将铝（Al）和铜（Cu）扩散到彼此中，从而电极TSV1和配线CL之间的接触区域G被合金化，如图12所示。对于热处理，加热温度设定为约400°C，而加热环境可为真空环境、大气、氧环境或氮环境。热处理执行约一个小时。在热处理的过程中，由配线CL的铝Al和电极TSV1的铜Cu组成的合金成分扩散进入由铜Cu制作的电极TSV1内，从而由铜Cu制作的电极TSV1的一部分被合金化。另外，此时，在由铝Al制作的配线CL上，与由铜Cu制作的电极TSV1的Cu（铜）成分反应的层形成为作为CuAl合金层的接触区域G。
作为CuAl合金层的接触区域G具有涵盖从电极TSV1的底部表面至电极TSV1的内部覆盖的合金部分和由铝Al制作的配线CL的反应层（=CuAl合金层）的范围。
结果，如图7C所示的虚线围绕的范围所示，由铜Cu制作的电极TSV1和由铝Al制作的配线CL之间的接触区域G被合金化。在此情况下，即使非故意地执行了过蚀刻，电极TSV1的深度也相对容易控制，这是因为由于接触区域G被合金化的事实而使得配线CL不退化且不被氧化。另外，因为接触区域G被合金化，所以减小了电阻，并且可改善配线CL的可靠性。
结果，能够防止电极TSV1的边缘连接到配线CL的接触区域中增加电阻变化。因此，可获得优良的配线可靠性，并且能够以良好可控性和良好生产率制造具有电极的半导体器件。
应当注意的是，如果铜Cu和铝Al在普通的配线中被合金化，则铜Cu在合金化工艺中扩散，导致空洞，从而担心可靠性变差。然而，由铜Cu制作的电极TSV1具有约几微米的大尺寸，从而铜Cu占据的体积大。因此，几乎不形成空洞。另外，因为合金化部分自身具有良好的可靠性，所以应力在结构上集中，从而能够改善电极的边缘和配线的表面之间的连接构件的可能弱的EM和SM耐受性特性。因此，可改善配线可靠性。
另外，上面的描述已经说明了用作背面照射型固态成像器件的半导体器件的典型构造。然而，本技术的范围不意味着限于固态成像器件。就是说，本技术也可应用于其它半导体器件。此外，上面的描述已经说明了铜Cu用作制作电极材料、铝Al用制作配线的材料且接触区域合金化成CuAl合金的典型情况。然而，电极和配线可由任何其它材料制造，只要该其它材料为可彼此合金化的材料。另外，上面的描述已经说明了这样的典型情况，其采用通过执行热处理合金化材料的方法。然而，假如其它方法在包括电极和配线的半导体器件的结构上没有任何影响，为了合金化材料也可采用任何其它方法。
此外，本技术的实施不意味着限于上述的实施例。就是说，该实施例可在不偏离本技术本质的范围内可进行各种方式的变化。
另外，前面描述的流程图的步骤的每一个可执行为一个工序或分成多个工序。
此外，如果一个步骤包括多个工艺，则该步骤中包括的工艺可执行为一个工序或分成多个工序。
应当注意的是，本技术也可实现成如下所述的实施方案：
1.一种半导体器件，其中：
接触区域被合金化以将电极连接到配线；并且
所述电极和所述配线共享合金化的所述接触区域，以在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将所述电极和所述配线彼此电连接。
2.根据实施方案1所述的半导体器件，其中所述电极是贯通贴合到所述第二半导体晶片的所述第一半导体晶片的电极，并且所述接触区域被合金化以在所述第二半导体晶片中将所述电极和所述配线彼此电连接。
3.根据实施方案1或2所述的半导体器件，其中，在将所述第一半导体晶片贴合到所述第二半导体晶片并且在所述电极通过其贯通所述第一半导体晶片的贯通孔上形成阻挡金属膜的工艺期间，去除所述第二半导体晶片中由铝制作的所述配线的表面上的铝氧化膜，并且所述接触区域被合金化以将由铜制作的所述电极电连接到由铝制作的所述配线。
4.根据实施方案1至3任一项所述的半导体器件，其中所述接触区域通过执行热处理而被合金化，以将由铜制作的所述电极电连接到由铝制作的所述配线。
5.一种背面照射固态成像器件，包括根据实施方案1至4任一项所述的半导体器件。
6.一种半导体器件制造方法，包括：
合金化接触区域的工艺，以在半导体器件中将电极连接到配线，其中，在所述工艺中，合金化所述电极和所述配线共享的所述接触区域，以在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将所述电极和所述配线彼此电连接。
7.根据实施方案6所述的半导体器件制造方法，其中，在所述工艺中，所述电极形成为用作在所述第一半导体晶片已经贴合到所述第二半导体晶片后贯通所述第一半导体晶片的电极，并且合金化所述接触区域，以在所述第二半导体晶片中将所述电极和所述配线彼此电连接。
8.根据实施方案6或7所述的半导体器件制造方法，其中：
所述工艺执行为包括如下的工艺：
第一工艺，将所述第一半导体晶片贴合到所述第二半导体晶片，以及
第二工艺，在所述电极通过其贯通所述第一半导体晶片的贯通孔上形成阻挡金属膜；
在所述第二工艺中，去除所述第二半导体晶片中由铝制作的所述配线的表面上的铝氧化膜；并且
在所述第二工艺中，合金化所述接触区域，以将由铜制作的所述电极电连接到由铝制作的所述配线。
9.根据实施方案6至8任一项所述的半导体器件制造方法，其中，在所述工艺或所述第二工艺中，所述接触区域通过执行热处理而被合金化，以将由铜制作的所述电极电连接到由铝制作的所述配线。
10.一种用于制造背面照射型固态成像器件的方法，所述方法包括根据实施方案6至9任一项所述的半导体器件制造方法。
本申请包含2011年9月30日提交日本专利局的日本优先权专利申请JP2011-216930中公开的相关主题，其全部内容通过引用结合于此。
Claims (9)
1.一种半导体器件，包括：
第一半导体晶片，所述第一半导体晶片包括光电转换部分和配线；
第二半导体晶片，所述第二半导体晶片包括逻辑电路和配线；
其中，所述第一半导体晶片贴合到所述第二半导体晶片，
电极和所述配线共享接触区域，
所述电极贯通所述第一半导体晶片，并且所述接触区域被合金化以在所述第二半导体晶片中将所述电极和所述配线彼此电连接，
所述配线被绝缘膜覆盖，并且所述电极贯通所述绝缘膜。
2.根据权利要求1所述的半导体器件，其中，在将所述第一半导体晶片贴合到所述第二半导体晶片并且在所述电极通过其贯通所述第一半导体晶片的贯通孔上形成阻挡金属膜的工艺期间，去除所述第二半导体晶片中由铝制作的所述配线的表面上的铝氧化膜，并且所述接触区域被合金化以将由铜制作的所述电极电连接到由铝制作的所述配线。
3.根据权利要求1或2所述的半导体器件，其中所述接触区域通过执行热处理而被合金化，以将由铜制作的所述电极电连接到由铝制作的所述配线。
4.一种背面照射固态成像器件，包括：
半导体器件，其中所述半导体器件是权利要求1-3中任一项所述的半导体器件。
5.一种半导体器件制造方法，包括：
合金化接触区域的工艺，以在半导体器件中将电极连接到配线，其中，在所述工艺中，合金化所述电极和所述配线共享的所述接触区域，以在包括逻辑电路和配线的第二半导体晶片以及包括光电转换部分和配线的第一半导体晶片中将所述电极和所述配线彼此电连接，
其中所述电极是贯通贴合到所述第二半导体晶片的所述第一半导体晶片的电极，并且所述接触区域被合金化以在所述第二半导体晶片中将所述电极和所述配线彼此电连接，
所述配线被绝缘膜覆盖，并且所述电极贯通所述绝缘膜。
6.根据权利要求5所述的半导体器件制造方法，其中，在所述工艺中，所述电极形成为用作在所述第一半导体晶片已经贴合到所述第二半导体晶片后贯通所述第一半导体晶片的电极，并且合金化所述接触区域，以在所述第二半导体晶片中将所述电极和所述配线彼此电连接。
7.根据权利要求5或6所述的半导体器件制造方法，其中：
所述工艺执行为包括如下的工艺：
第一工艺，将所述第一半导体晶片贴合到所述第二半导体晶片，以及
第二工艺，在所述电极通过其贯通所述第一半导体晶片的贯通孔上形成阻挡金属膜；
在所述第二工艺中，去除所述第二半导体晶片中由铝制作的所述配线的表面上的铝氧化膜；并且
在所述第二工艺中，合金化所述接触区域，以将由铜制作的所述电极电连接到由铝制作的所述配线。
8.根据权利要求7所述的半导体器件制造方法，其中，在所述第二工艺中，所述接触区域通过执行热处理而被合金化，以将由铜制作的所述电极电连接到由铝制作的所述配线。
9.一种用于制造背面照射型固态成像器件的方法，所述方法包括：
半导体器件制造方法，包括权利要求5-8中任一项所述的半导体器件制造方法。
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